JPH0310420A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
- Publication number
- JPH0310420A JPH0310420A JP14634589A JP14634589A JPH0310420A JP H0310420 A JPH0310420 A JP H0310420A JP 14634589 A JP14634589 A JP 14634589A JP 14634589 A JP14634589 A JP 14634589A JP H0310420 A JPH0310420 A JP H0310420A
- Authority
- JP
- Japan
- Prior art keywords
- capacitive elements
- gain
- analog
- output
- electric charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号をディジタル信号に変換するアナ
ログ・ディジタル変換器に関し、特にアナログ信号に対
応した電荷を充電する容量素子を備えたアナログ・ディ
ジタル変換器に関する。
ログ・ディジタル変換器に関し、特にアナログ信号に対
応した電荷を充電する容量素子を備えたアナログ・ディ
ジタル変換器に関する。
近年、アナログ信号をディジタル信号に変換する装置（
以下、Ａ／Ｄ変換器と称す）は、オーバーサンプリング
手法がよく使用されている。この手段は、入力信号をＡ
／Ｄ変換する際に問題となる折り返し雑音を防止するた
めのものであり、特に入力信号に前もって帯域制限を行
なうフィルタの性能に対する要求を軽減する上で非常に
有効である。
以下、Ａ／Ｄ変換器と称す）は、オーバーサンプリング
手法がよく使用されている。この手段は、入力信号をＡ
／Ｄ変換する際に問題となる折り返し雑音を防止するた
めのものであり、特に入力信号に前もって帯域制限を行
なうフィルタの性能に対する要求を軽減する上で非常に
有効である。
第２図はかかる従来のＡ／Ｄ変換方式の原理を説明する
ための信号線図である。
ための信号線図である。
第２図に示すように、この方式は上述したオーバーサン
プリング手法を用いたＡ／Ｄ変換器の信号線を示してお
り、Ｘ（Ｚ）は入力信号、Ｙ（Ｚ）は出力信号、５は電
圧比較器、７，１０゜１１は遅延素子である。この方式
における入力信号と出力信号との関係をＺ関数により示
すと、（１）式のようになる。
プリング手法を用いたＡ／Ｄ変換器の信号線を示してお
り、Ｘ（Ｚ）は入力信号、Ｙ（Ｚ）は出力信号、５は電
圧比較器、７，１０゜１１は遅延素子である。この方式
における入力信号と出力信号との関係をＺ関数により示
すと、（１）式のようになる。
Ｙ（Ｚ）＝ｚ−ｔ・ｘ （ｚ） ＋ｚ−１・（１−Ｚ−
１＞・ Ｑ（Ｚ） ・・・（１） ここで、Ｑ（Ｚ）はＡ／Ｄ変換することにより生じる量
子化誤差である。
１＞・ Ｑ（Ｚ） ・・・（１） ここで、Ｑ（Ｚ）はＡ／Ｄ変換することにより生じる量
子化誤差である。
第３図は従来の一例を示すＡ／Ｄ変換器の回路図である
。
。
第３図に示すように、このＡ／Ｄ変換回路は第２図に示
した方式を具体的に記述した回路である。
した方式を具体的に記述した回路である。
尚、全体を制御するコントローラ（ＣＯＮＴ）回路につ
いては省略している。このＡ／Ｄ変換回路は、アナログ
信号Ｘ（Ｚ）を入力するアナログ入力端子１あるいは接
地電位をＣ０ＮＴの制御により切り換えるメインのスイ
ッチＳＬと、基準電源接続端子２あるいは接地電位を後
述するカウンタ出力により切り換えるスイッチＳ 、、
Ｓ、〜Ｓ４と、各スイッチに接続された容量素子Ｃ１
Ｃ１〜Ｃ３と、積分器４と、積分器４の（−）個入力お
よび出力端に接続されたスイッチ５ｂＳＰ、容量素子Ｃ
フと、積分器４の出力および接地電位を比較し且つその
出力端がディジタル信号Ｙ（Ｚ）を出力するための出力
端子６に接続された電圧比較器５と、電圧比較器５のデ
ィジタル出力を遅延する遅延素子７と、極性判別回路８
と、アップダウンカウンタ９とを有している。尚、容量
素子Ｃ１〜Ｃ７およびＣｉの容量値はそれぞれ特に限定
されないが、例えば、ここではＣＯ＋Ｃｏ 、２Ｃｏ
、４Ｃｏ 、８Ｃｏ 、１６Ｃｏ 、３２Ｃｏ、３２Ｃ
Ｏと設定される。
いては省略している。このＡ／Ｄ変換回路は、アナログ
信号Ｘ（Ｚ）を入力するアナログ入力端子１あるいは接
地電位をＣ０ＮＴの制御により切り換えるメインのスイ
ッチＳＬと、基準電源接続端子２あるいは接地電位を後
述するカウンタ出力により切り換えるスイッチＳ 、、
Ｓ、〜Ｓ４と、各スイッチに接続された容量素子Ｃ１
Ｃ１〜Ｃ３と、積分器４と、積分器４の（−）個入力お
よび出力端に接続されたスイッチ５ｂＳＰ、容量素子Ｃ
フと、積分器４の出力および接地電位を比較し且つその
出力端がディジタル信号Ｙ（Ｚ）を出力するための出力
端子６に接続された電圧比較器５と、電圧比較器５のデ
ィジタル出力を遅延する遅延素子７と、極性判別回路８
と、アップダウンカウンタ９とを有している。尚、容量
素子Ｃ１〜Ｃ７およびＣｉの容量値はそれぞれ特に限定
されないが、例えば、ここではＣＯ＋Ｃｏ 、２Ｃｏ
、４Ｃｏ 、８Ｃｏ 、１６Ｃｏ 、３２Ｃｏ、３２Ｃ
Ｏと設定される。
次に、このＡ／Ｄ変換回路の動作を説明するが、このＡ
／Ｄ変換回路は入力信号Ｘ（Ｚ）のサンプリング周期と
、このサンプリングされた信号に比例した電荷およびア
ップダウンカウンタ９の内容に比例した電荷の差を積分
器４に累積する周期と、この積分器４の出力が接地電位
に比して大であるか小であるかを電圧比較器５で比較し
且つ極性判別回路８およびアップダウンカウンタ９を制
御する周期との３つの周期で動作する。
／Ｄ変換回路は入力信号Ｘ（Ｚ）のサンプリング周期と
、このサンプリングされた信号に比例した電荷およびア
ップダウンカウンタ９の内容に比例した電荷の差を積分
器４に累積する周期と、この積分器４の出力が接地電位
に比して大であるか小であるかを電圧比較器５で比較し
且つ極性判別回路８およびアップダウンカウンタ９を制
御する周期との３つの周期で動作する。
いま、基準電位２を負の一定値（ＶＲ）とし、入力電圧
１を正の値、極性判別回路８の出力を正、アップダンラ
ンカウンタ９の値を例えば１サイクル前でカウントアツ
プして００１０１であったとする。入力信号サンプリン
グ周期には、スイッチＳｂはオン、ＳＰはオフとなり、
スイッチＳｏ〜Ｓ４及びＳＮは基準電位２側に接続され
、スイッチＳｉは入力端子１側に接続されている。
１を正の値、極性判別回路８の出力を正、アップダンラ
ンカウンタ９の値を例えば１サイクル前でカウントアツ
プして００１０１であったとする。入力信号サンプリン
グ周期には、スイッチＳｂはオン、ＳＰはオフとなり、
スイッチＳｏ〜Ｓ４及びＳＮは基準電位２側に接続され
、スイッチＳｉは入力端子１側に接続されている。
このとき、積分器４の入力は仮想接地され、容量素子Ｃ
ｉ （容量値３２Ｃｏ）の両端には入力電圧Ｖｉに対
応した電荷３２ＣｏＶｉが充電される。
ｉ （容量値３２Ｃｏ）の両端には入力電圧Ｖｉに対
応した電荷３２ＣｏＶｉが充電される。
次に、スイッチＳｂをオフ＋ＳＦをオン、Ｓｉを接地側
に接続し且つアップダウンカウンタ９の値００１０１に
対応したスイッチＳ２及びＳｏを接地側に接続するとと
もにスイッチＳＮを接地側に接続する。これにより、積
分器４には〔−３２Ｃｏ Ｖｉ ＋４Ｃｏ ＶＲ＋Ｃｏ
Ｖａ ＋ＣＯＶ２ ）の電荷が流入するので、この電
荷が積分器４に接続された容量素子Ｃ７（容量値３２Ｃ
ｏ）に累積される。この結果、積分器４の出力電圧は（
３２Ｃｏ Ｖｉ ６Ｃｏ ＶＩＬ＞／３２Ｃｏだけ１
周期前の積分器４の出力電圧より変化する。この積分器
４の出力電圧の正負を電圧比較器５により判定する。判
定を行なった後、再びスイッチＳ。
に接続し且つアップダウンカウンタ９の値００１０１に
対応したスイッチＳ２及びＳｏを接地側に接続するとと
もにスイッチＳＮを接地側に接続する。これにより、積
分器４には〔−３２Ｃｏ Ｖｉ ＋４Ｃｏ ＶＲ＋Ｃｏ
Ｖａ ＋ＣＯＶ２ ）の電荷が流入するので、この電
荷が積分器４に接続された容量素子Ｃ７（容量値３２Ｃ
ｏ）に累積される。この結果、積分器４の出力電圧は（
３２Ｃｏ Ｖｉ ６Ｃｏ ＶＩＬ＞／３２Ｃｏだけ１
周期前の積分器４の出力電圧より変化する。この積分器
４の出力電圧の正負を電圧比較器５により判定する。判
定を行なった後、再びスイッチＳ。
をオフ、Ｓｂをオン、Ｓｉを入力側に接続し、しかもス
イッチＳ。及びＳ２を基準電位２側に接続する。また、
スイッチＳＮはカウントダウンの時には接地側に接続さ
れたままである。
イッチＳ。及びＳ２を基準電位２側に接続する。また、
スイッチＳＮはカウントダウンの時には接地側に接続さ
れたままである。
そして、アップダウンカウンタ９の出力は１を減算され
ｏｏｔｏｏとなる。この一連の操作において、もしアッ
プダウンカウンタ９の内容が零となって更に１を減する
場合には、極性判別回路８により極性を反転させ、アッ
プダウンカウンタ９の出力に１を加える。このとき、ス
イッチＳｏ〜Ｓ４はすべて接地電位側に接続され、積分
時にアップダウンカウンタ９の出力に対応したスイッチ
が基準電位２側に接続されることにより、加算される電
荷の極性が反転される。
ｏｏｔｏｏとなる。この一連の操作において、もしアッ
プダウンカウンタ９の内容が零となって更に１を減する
場合には、極性判別回路８により極性を反転させ、アッ
プダウンカウンタ９の出力に１を加える。このとき、ス
イッチＳｏ〜Ｓ４はすべて接地電位側に接続され、積分
時にアップダウンカウンタ９の出力に対応したスイッチ
が基準電位２側に接続されることにより、加算される電
荷の極性が反転される。
このような動作により、アップダウンカウンタ９の出力
ｙ’ （ｚ）の値は入力信号Ｘ（Ｚ）の変化に追従す
る形で変化する。この出力値は入力信号に対して良好な
Ａ／Ｄ変換を行った結果に対応している。
ｙ’ （ｚ）の値は入力信号Ｘ（Ｚ）の変化に追従す
る形で変化する。この出力値は入力信号に対して良好な
Ａ／Ｄ変換を行った結果に対応している。
上述した従来のＡ／Ｄ１Ｒ換器は利得可変機能を有して
いないため、かかる機能を実現させるためには、例えば
Ａ／Ｄ変換器の前段に可変利得増幅器を置く必要があり
、素子数の増加や消費電力の増加等を招き、集積回路化
には適していないと−いう欠点がある。
いないため、かかる機能を実現させるためには、例えば
Ａ／Ｄ変換器の前段に可変利得増幅器を置く必要があり
、素子数の増加や消費電力の増加等を招き、集積回路化
には適していないと−いう欠点がある。
本発明の目的は、かかる可変利得増幅器を用いることな
く利得可変機能を持たせ、消費電力等の増加を抑えると
ともに経済的にして且つ集積化に適したＡ／Ｄ変換器を
提供することにある。
く利得可変機能を持たせ、消費電力等の増加を抑えると
ともに経済的にして且つ集積化に適したＡ／Ｄ変換器を
提供することにある。
本発明のＡ／Ｄ変換器は、アナログ入力電圧に対応した
電荷を充電するための複数個の容量素子と、前記容量素
子に対応して前後に設けた複数個のスイッチとを積分器
の前段に設け、前記スイッチを利得制御部の出力により
駆動することにより、前記容量素子の中から前記アナロ
グ入力電圧に対応した電荷が充電される容量素子を少な
くとも一個以上選択するようにして構成される。
電荷を充電するための複数個の容量素子と、前記容量素
子に対応して前後に設けた複数個のスイッチとを積分器
の前段に設け、前記スイッチを利得制御部の出力により
駆動することにより、前記容量素子の中から前記アナロ
グ入力電圧に対応した電荷が充電される容量素子を少な
くとも一個以上選択するようにして構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すＡ／Ｄ変換器の回路図
である。
である。
第１図に示すように、本実施例は前述した第３図の従来
例と同一の箇所には同一の符号を付している。本実施例
が従来例と異なるのは、入力アナログ電圧Ｘ（Ｚ）に対
応した電荷を充電するための容量素子（第３図における
容量素子Ｃｉ ）が複数個（Ｃ１１＋ Ｃ１２＋・・・
、Ｃｉ、＋）用意され、さらにこれらの容量素子を設定
された利得に応じて、すなわち利得制御部３．スイッチ
Ｓ ｉｌ、 Ｓ ｉ２．・・・Ｓｉ、及びＳ’ ｉｌ、
Ｓ’ ｉ２．・・・Ｓ’ｉ、により選択制御される機
能を有している点である。
例と同一の箇所には同一の符号を付している。本実施例
が従来例と異なるのは、入力アナログ電圧Ｘ（Ｚ）に対
応した電荷を充電するための容量素子（第３図における
容量素子Ｃｉ ）が複数個（Ｃ１１＋ Ｃ１２＋・・・
、Ｃｉ、＋）用意され、さらにこれらの容量素子を設定
された利得に応じて、すなわち利得制御部３．スイッチ
Ｓ ｉｌ、 Ｓ ｉ２．・・・Ｓｉ、及びＳ’ ｉｌ、
Ｓ’ ｉ２．・・・Ｓ’ｉ、により選択制御される機
能を有している点である。
次に、このＡ／Ｄ変換回路の動作について説明するが、
このＡ／Ｄ変換回路も入力信号サンプリング周期と、こ
のサンプリングされた信号に比例した電荷およびアップ
ダウンカウンタ９の内容に比例した電荷の差を積分器４
に累積する周期と、この積分器４の出力が接地電位に比
例して大であるか小であるかを電圧比較器５により比較
し且つ極性判別回路８およびアップダウンカウンタ９を
制御する周期との３つの周期で動作する。
このＡ／Ｄ変換回路も入力信号サンプリング周期と、こ
のサンプリングされた信号に比例した電荷およびアップ
ダウンカウンタ９の内容に比例した電荷の差を積分器４
に累積する周期と、この積分器４の出力が接地電位に比
例して大であるか小であるかを電圧比較器５により比較
し且つ極性判別回路８およびアップダウンカウンタ９を
制御する周期との３つの周期で動作する。
いま、基準電圧端子２からの基準電位（ＲＥＦ）を負の
一定値（−ＶＲ＞ 、アナログ入力端子１からの入力電
圧を正の値１判別回路８の極性出力を正とし、アップダ
ウンカウンタ９の値を例えば１サイクル前でカウントア
ツプして００１０１であったとする。入力信号サンプリ
ング周期には、スイッチＳｂはオン、ＳＰはオフ、Ｓｏ
〜Ｓ４及びＳＮは基準電位ＲＥＦ側に接続され、スイッ
チＳｔは入力側に接続される。さらに、コントローラ（
図示省略’）ＣＯＮＴより制御される利得制御部３の出
力信号に応じて、スイッチＳｉｌとＳ’ ｉｌ、 Ｓ
ｉ２とＳ’ｉ２．・・・、ＳｔＮとＳ’ｉＮの中の少な
くとも１組以上のスイッチがオンする。この状態で積分
器４の入力は仮想接地される。従って、アナログ入力端
子１からの入力電圧Ｖｉと利得制御部３の出力信号に基
づき、接続された容量素子の容量値の総和に対応した電
荷が充電される。
一定値（−ＶＲ＞ 、アナログ入力端子１からの入力電
圧を正の値１判別回路８の極性出力を正とし、アップダ
ウンカウンタ９の値を例えば１サイクル前でカウントア
ツプして００１０１であったとする。入力信号サンプリ
ング周期には、スイッチＳｂはオン、ＳＰはオフ、Ｓｏ
〜Ｓ４及びＳＮは基準電位ＲＥＦ側に接続され、スイッ
チＳｔは入力側に接続される。さらに、コントローラ（
図示省略’）ＣＯＮＴより制御される利得制御部３の出
力信号に応じて、スイッチＳｉｌとＳ’ ｉｌ、 Ｓ
ｉ２とＳ’ｉ２．・・・、ＳｔＮとＳ’ｉＮの中の少な
くとも１組以上のスイッチがオンする。この状態で積分
器４の入力は仮想接地される。従って、アナログ入力端
子１からの入力電圧Ｖｉと利得制御部３の出力信号に基
づき、接続された容量素子の容量値の総和に対応した電
荷が充電される。
例えば、スイッチＳｉ１とＳ’ｉｌがオンしたとすると
、充電される電荷はＣｉＩＶ ｉとなる。以後の動作は
第３図に示した従来のＡ／Ｄ変換回路の動作と同一であ
るので説明を省略する。
、充電される電荷はＣｉＩＶ ｉとなる。以後の動作は
第３図に示した従来のＡ／Ｄ変換回路の動作と同一であ
るので説明を省略する。
このように、利得制御部３の出力信号に応じて、入力端
子１からの入力電圧Ｖｉに対応した電荷が充電される容
量素子の容量値の総和を可変することができ、充電され
る電荷量を可変することができる。従って、その結果Ａ
／Ｄ変換回路に利得可変機能をもたせることができる。
子１からの入力電圧Ｖｉに対応した電荷が充電される容
量素子の容量値の総和を可変することができ、充電され
る電荷量を可変することができる。従って、その結果Ａ
／Ｄ変換回路に利得可変機能をもたせることができる。
また、かがるＡ／Ｄ変換回路は容量素子、スイッチおよ
び利得制御部だけの追加で済むので、消費電力も抑制で
き且つ集積回路化にも適合させることができる。
び利得制御部だけの追加で済むので、消費電力も抑制で
き且つ集積回路化にも適合させることができる。
以上説明したように、本発明のＡ／Ｄ変換器は、入力電
圧に対応した電荷を充電するための容量素子を複数個設
は且つ実際に電荷が充電される容量素子をこれらの容量
素子の中から選択する機能を有することにより、利得可
変機能を持たせることができるという効果がある。
圧に対応した電荷を充電するための容量素子を複数個設
は且つ実際に電荷が充電される容量素子をこれらの容量
素子の中から選択する機能を有することにより、利得可
変機能を持たせることができるという効果がある。
更に、本発明のＡ／Ｄ変換器は、容量素子、スイッチ及
び利得制御部を追加しているだけであるので、消費電力
を抑えることができ、しかも得られる利得の精度は容量
の比精度により決まるため、現在の集積回路製造技術に
より十分高精度のものが得られ集積回路化に適合できる
という効果がある。
び利得制御部を追加しているだけであるので、消費電力
を抑えることができ、しかも得られる利得の精度は容量
の比精度により決まるため、現在の集積回路製造技術に
より十分高精度のものが得られ集積回路化に適合できる
という効果がある。
第１図は本発明の一実施例を示すＡ／Ｄ変換器の回路図
、第２図は従来のＡ／Ｄ変換方式の原理を説明するため
の信号線図、第３図は従来の一例を示すＡ／Ｄ変換器の
回路図である。 １・・・アナログ信号入力端子、２・・・基準電源接続
端子（ＲＥＦ）、３・・・利得制御部、４・・・積分器
、５・・・電圧比較器、６・・・ディジタル信号出力端
子、７・・・遅延素子、８・・・極性判別回路、９・・
・アップダウンカウンタ。
、第２図は従来のＡ／Ｄ変換方式の原理を説明するため
の信号線図、第３図は従来の一例を示すＡ／Ｄ変換器の
回路図である。 １・・・アナログ信号入力端子、２・・・基準電源接続
端子（ＲＥＦ）、３・・・利得制御部、４・・・積分器
、５・・・電圧比較器、６・・・ディジタル信号出力端
子、７・・・遅延素子、８・・・極性判別回路、９・・
・アップダウンカウンタ。
Claims (1)
- アナログ入力電圧に対応した電荷を充電するための複数
個の容量素子と、前記容量素子に対応して前後に設けた
複数個のスイッチとを積分器の前段に設け、前記スイッ
チを利得制御部の出力により駆動することにより、前記
容量素子の中から前記アナログ入力電圧に対応した電荷
が充電される容量素子を少なくとも一個以上選択するよ
うにしたことを特徴とするアナログ・ディジタル変換器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634589A JPH0310420A (ja) | 1989-06-07 | 1989-06-07 | アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634589A JPH0310420A (ja) | 1989-06-07 | 1989-06-07 | アナログ・ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310420A true JPH0310420A (ja) | 1991-01-18 |
Family
ID=15405606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14634589A Pending JPH0310420A (ja) | 1989-06-07 | 1989-06-07 | アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310420A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1728328A1 (en) * | 2004-03-24 | 2006-12-06 | Analog Devices, Inc. | Programmable input range adc |
| JP2010166298A (ja) * | 2009-01-15 | 2010-07-29 | Fujitsu Ltd | アナログデジタル回路 |
| JP2010200081A (ja) * | 2009-02-26 | 2010-09-09 | Panasonic Corp | デルタシグマａｄ変調器 |
| JP2013059105A (ja) * | 2012-11-19 | 2013-03-28 | Fujitsu Ltd | アナログデジタル回路及びそのアナログデジタル回路を用いた受信機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63294132A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | Ａ／ｄ変換器 |
| JPH01212123A (ja) * | 1988-02-19 | 1989-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 量子化器 |
-
1989
- 1989-06-07 JP JP14634589A patent/JPH0310420A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63294132A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | Ａ／ｄ変換器 |
| JPH01212123A (ja) * | 1988-02-19 | 1989-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 量子化器 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1728328A1 (en) * | 2004-03-24 | 2006-12-06 | Analog Devices, Inc. | Programmable input range adc |
| JP2007531408A (ja) * | 2004-03-24 | 2007-11-01 | アナログ・デバイシズ・インコーポレーテッド | プログラマブル入力レンジａｄｃ |
| JP2010166298A (ja) * | 2009-01-15 | 2010-07-29 | Fujitsu Ltd | アナログデジタル回路 |
| JP2010200081A (ja) * | 2009-02-26 | 2010-09-09 | Panasonic Corp | デルタシグマａｄ変調器 |
| JP2013059105A (ja) * | 2012-11-19 | 2013-03-28 | Fujitsu Ltd | アナログデジタル回路及びそのアナログデジタル回路を用いた受信機 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0434248B1 (en) | Electrical power measuring devices | |
| US6307494B2 (en) | Device and method for the rapid digital/analog conversion of pulse width modulated signals | |
| JPH0310420A (ja) | アナログ・ディジタル変換器 | |
| JP3833548B2 (ja) | デルタ・シグマ変調器 | |
| KR100374097B1 (ko) | 전기신호의아날로그/디지탈변환방법및그장치 | |
| JPS6218095B2 (ja) | ||
| US5144310A (en) | A/D converter utilizing successive approximation | |
| US5148171A (en) | Multislope continuously integrating analog to digital converter | |
| CN114641936A (zh) | 传感器电路 | |
| JP3189077B2 (ja) | Σδａｄ変換器 | |
| US10305507B1 (en) | First-order sigma-delta analog-to-digital converter | |
| GB2223137A (en) | Analogue to digital convertors | |
| RU2036559C1 (ru) | Аналого-цифровой преобразователь совмещенного интегрирования | |
| JPH03119829A (ja) | Ｄａ変換器 | |
| JPH0583135A (ja) | ２重積分型ａ／ｄコンバータ | |
| US20030058152A1 (en) | Analog/digital converter and method for controlling the same | |
| JP3374788B2 (ja) | アナログ信号処理装置 | |
| EP0355835A3 (en) | Self-timing analog-to-digital converting system | |
| JP2651240B2 (ja) | Ａ／ｄ変換器 | |
| JP2776058B2 (ja) | サンプルホールド回路 | |
| JPS59230324A (ja) | Ａ／ｄ変換制御方法 | |
| JPH09205367A (ja) | 積分型ａ／ｄ変換方法 | |
| JP2545836B2 (ja) | オ−バサンプリング型アナログ・デイジタル変換器 | |
| SU1278896A1 (ru) | Квадратичный преобразователь напр жени в частоту | |
| JPS643374B2 (ja) |