JP3152674B2 - アナログディジタル変換器 - Google Patents
アナログディジタル変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は、信号周波数と比較し
て、十分に高い周波数で変換動作を行うアナログディジ
タル変換器に関するものである。
て、十分に高い周波数で変換動作を行うアナログディジ
タル変換器に関するものである。
【０００２】
【従来の技術】従来、オーバサンプリング型アナログデ
ィジタル変換器として図５のブロック図に示すようなも
のがある。以下、図５を用いて従来のオーバサンプリン
グ型アナログディジタル変換器の動作を説明する。図５
に示すように、入力端子５０１に印加された入力アナロ
グ信号は、加算器５０３によって１ビットのディジタル
・アナログ変換器５１５の出力である基準アナログ電圧
との差がとられ、その差信号は積分器５１０により積分
される。この積分された信号は量子化器５１２でディジ
タル信号に量子化される。この量子化信号は、ディジタ
ル・アナログ変換器５１５に入力され、基準アナログ電
圧として、加算器５０３に入力される。これら、加算器
５０３、積分器５１０、量子化器５１２、ディジタル・
アナログ変換器５１５からなる回路を第１の量子化ルー
プと呼び量子化器５１２の出力をこの第１の量子化ルー
プの出力とする。
ィジタル変換器として図５のブロック図に示すようなも
のがある。以下、図５を用いて従来のオーバサンプリン
グ型アナログディジタル変換器の動作を説明する。図５
に示すように、入力端子５０１に印加された入力アナロ
グ信号は、加算器５０３によって１ビットのディジタル
・アナログ変換器５１５の出力である基準アナログ電圧
との差がとられ、その差信号は積分器５１０により積分
される。この積分された信号は量子化器５１２でディジ
タル信号に量子化される。この量子化信号は、ディジタ
ル・アナログ変換器５１５に入力され、基準アナログ電
圧として、加算器５０３に入力される。これら、加算器
５０３、積分器５１０、量子化器５１２、ディジタル・
アナログ変換器５１５からなる回路を第１の量子化ルー
プと呼び量子化器５１２の出力をこの第１の量子化ルー
プの出力とする。
【０００３】そして、積分器５１０の出力とディジタル
・アナログ変換器５１５の出力を５０４へ入力し、その
差信号を、第１の量子化ループと同じ構成である第２の
量子化ループの入力として加算器５０５に入力される。
その後は、第１の量子化ループと同様に、加算器５０５
では、加算器５０４の出力と１ビットのディジタル・ア
ナログ変換器５１６の出力である基準アナログ電圧との
差がとられ、その差信号は、積分器５１１により積分さ
れる。この積分された信号は、量子化器５１３でディジ
タル信号に量子化される。この量子化信号は、遅延回路
５０９を介してディジタル・アナログ変換器５１６に入
力され基準アナログ電圧として加算器５０５に入力され
る。これを繰り返し量子化器５１３から第２の量子化ル
ープの出力として出力される。この第２の量子化ループ
の出力は、加算器５０６により微分回路５１３で微分さ
れ、遅延回路５０７を介して出力された第１の量子化ル
ープの出力と加算される。この結果がオーバサンプリン
グディジタル・アナログ回路全体の出力として、出力端
子５０２に印加される。
・アナログ変換器５１５の出力を５０４へ入力し、その
差信号を、第１の量子化ループと同じ構成である第２の
量子化ループの入力として加算器５０５に入力される。
その後は、第１の量子化ループと同様に、加算器５０５
では、加算器５０４の出力と１ビットのディジタル・ア
ナログ変換器５１６の出力である基準アナログ電圧との
差がとられ、その差信号は、積分器５１１により積分さ
れる。この積分された信号は、量子化器５１３でディジ
タル信号に量子化される。この量子化信号は、遅延回路
５０９を介してディジタル・アナログ変換器５１６に入
力され基準アナログ電圧として加算器５０５に入力され
る。これを繰り返し量子化器５１３から第２の量子化ル
ープの出力として出力される。この第２の量子化ループ
の出力は、加算器５０６により微分回路５１３で微分さ
れ、遅延回路５０７を介して出力された第１の量子化ル
ープの出力と加算される。この結果がオーバサンプリン
グディジタル・アナログ回路全体の出力として、出力端
子５０２に印加される。
【０００４】次に、従来のオーバサンプリングディジタ
ル・アナログ変換器の詳細な動作を図６および図７を用
いて説明する。図６は、従来のオーバサンプリングディ
ジタル・アナログ変換器の具体回路構成図である。図６
において、６００１は入力端子、６００２は出力端子で
あり６０１〜６０４、６０８〜６１１、６１６〜６１
９、６２３〜６２６はアナログスイッチ、６０５、６０
７、６１２、６２０、６２２、６２７は容量素子、６０
６、６２１は演算増幅器である。６３１、６３２は遅延
回路であり、６３３、６３４は加算回路である。量子化
器である６１３、６２８は電圧比較器であり、この出力
はスイッチ制御回路である６２９、６３０を介して、デ
ィジタル・アナログ変換部であるアナログスイッチ６０
８〜６１２および６２３〜６２７を制御し、基準電圧Ｖ
Ｒに充電された容量の電荷を積分容量６０７、６２２に
それぞれ積分する。
ル・アナログ変換器の詳細な動作を図６および図７を用
いて説明する。図６は、従来のオーバサンプリングディ
ジタル・アナログ変換器の具体回路構成図である。図６
において、６００１は入力端子、６００２は出力端子で
あり６０１〜６０４、６０８〜６１１、６１６〜６１
９、６２３〜６２６はアナログスイッチ、６０５、６０
７、６１２、６２０、６２２、６２７は容量素子、６０
６、６２１は演算増幅器である。６３１、６３２は遅延
回路であり、６３３、６３４は加算回路である。量子化
器である６１３、６２８は電圧比較器であり、この出力
はスイッチ制御回路である６２９、６３０を介して、デ
ィジタル・アナログ変換部であるアナログスイッチ６０
８〜６１２および６２３〜６２７を制御し、基準電圧Ｖ
Ｒに充電された容量の電荷を積分容量６０７、６２２に
それぞれ積分する。
【０００５】次にこの回路が平衡状態に達した時のタイ
ムチヤートを図７を用いて説明する。（但し、第２の量
子化ループの動作は省略してある。）図７（Ａ）は、容
量素子６０５と６０７の動作を示すタイムチヤートで、
図７（Ｂ）は、容量素子６１２の動作を示すタイムチヤ
ートであり、図７（Ｃ）は、第１の量子化ループとして
の出力のタイムチヤートである。図７（ｂ）のハで示す
容量素子６１２のプリセット及び容量素子６０７への容
量素子６１２の電荷の充電は、１周期前の周期で行われ
た動作であり、このプリセットが完了した時点以後の動
作について説明する。まず、スイッチ６０１、６０３を
オンにし、スイッチ６０２、６０４をオフにして、図７
（ａ）のイに示すように容量素子６０５に入力電圧Ｖｉ
ｎを充電する。次に、スイッチ６０１、６０５をオフに
し、スイッチ６０２、６０４をオンにして、図７（ａ）
のロに示すように、容量素子６０７に、容量素子６０５
と容量素子６１２の電荷を加算したものが充電される。
ムチヤートを図７を用いて説明する。（但し、第２の量
子化ループの動作は省略してある。）図７（Ａ）は、容
量素子６０５と６０７の動作を示すタイムチヤートで、
図７（Ｂ）は、容量素子６１２の動作を示すタイムチヤ
ートであり、図７（Ｃ）は、第１の量子化ループとして
の出力のタイムチヤートである。図７（ｂ）のハで示す
容量素子６１２のプリセット及び容量素子６０７への容
量素子６１２の電荷の充電は、１周期前の周期で行われ
た動作であり、このプリセットが完了した時点以後の動
作について説明する。まず、スイッチ６０１、６０３を
オンにし、スイッチ６０２、６０４をオフにして、図７
（ａ）のイに示すように容量素子６０５に入力電圧Ｖｉ
ｎを充電する。次に、スイッチ６０１、６０５をオフに
し、スイッチ６０２、６０４をオンにして、図７（ａ）
のロに示すように、容量素子６０７に、容量素子６０５
と容量素子６１２の電荷を加算したものが充電される。
【０００６】次に、電圧比較器６１３によりこれを量子
化し、その結果によって、図７（ｂ）のニに示すよう
に、容量素子６１２をプリセットして図７（ｂ）のホに
示すように、容量素子６１２の電荷を容量素子６０７に
積分することによって帰還ディジタルアナログ回路を実
現している。ここで図７（ａ）のイは、入力充電、ロ
は、入力積分、図７（ｃ）のハを帰還積分と呼ぶ。そし
て、図７（ｃ）に示すように、サンプリング周期は入力
信号積分と帰還信号積分が終了した時点で定義される。
化し、その結果によって、図７（ｂ）のニに示すよう
に、容量素子６１２をプリセットして図７（ｂ）のホに
示すように、容量素子６１２の電荷を容量素子６０７に
積分することによって帰還ディジタルアナログ回路を実
現している。ここで図７（ａ）のイは、入力充電、ロ
は、入力積分、図７（ｃ）のハを帰還積分と呼ぶ。そし
て、図７（ｃ）に示すように、サンプリング周期は入力
信号積分と帰還信号積分が終了した時点で定義される。
【０００７】以上の回路を入力周波数に比べて非常に高
い周波数で動作させることにより、量子化ノイズは、入
力周波数帯域に比べて高い周波数帯域に集中する。この
時、動作周波数（サンプリング周波数）と入力信号周波
数との比、すなわちオーバサンプル比が高い程より高周
波帯域にノイズが分布し、高Ｓ／Ｎ比が得られる。
い周波数で動作させることにより、量子化ノイズは、入
力周波数帯域に比べて高い周波数帯域に集中する。この
時、動作周波数（サンプリング周波数）と入力信号周波
数との比、すなわちオーバサンプル比が高い程より高周
波帯域にノイズが分布し、高Ｓ／Ｎ比が得られる。
【０００８】
【発明が解決しようとする課題】しかしながら上記構成
の変換器では、帰還信号を積分する周期と、入力信号を
積分する周期とを交互に行うため、サンプリング速度
は、積分器の動作速度によって制限されてしまい、これ
以上動作速度が上げられないという問題点がある。
の変換器では、帰還信号を積分する周期と、入力信号を
積分する周期とを交互に行うため、サンプリング速度
は、積分器の動作速度によって制限されてしまい、これ
以上動作速度が上げられないという問題点がある。
【０００９】
【課題を解決するための手段】本発明は、上記問題点を
除去するために入力信号が印加される入力端子と、電荷
を蓄積する複数の電荷蓄積手段と、前記入力端子と前記
電荷蓄積手段とを順次接続する第１のスイッチと、電荷
を積分する積分手段と、前記入力端子が接続されていな
い前記電荷蓄積手段と、前記積分手段とを順次接続する
第２のスイッチと、前記積分手段の出力を量子化する量
子化手段と、前記量子化手段の出力が印加される出力端
子と前記量子化手段の出力レベルに応じた基準電圧を前
記積分手段が接続された前記電荷蓄積手段に供給する基
準電圧供給手段とからなる構成をとったものである。
除去するために入力信号が印加される入力端子と、電荷
を蓄積する複数の電荷蓄積手段と、前記入力端子と前記
電荷蓄積手段とを順次接続する第１のスイッチと、電荷
を積分する積分手段と、前記入力端子が接続されていな
い前記電荷蓄積手段と、前記積分手段とを順次接続する
第２のスイッチと、前記積分手段の出力を量子化する量
子化手段と、前記量子化手段の出力が印加される出力端
子と前記量子化手段の出力レベルに応じた基準電圧を前
記積分手段が接続された前記電荷蓄積手段に供給する基
準電圧供給手段とからなる構成をとったものである。
【００１０】
【作用】本発明は、入力信号を充電する蓄積手段を２組
設け、この蓄積手段の一方が入力信号を充電している
間、もう一方の蓄積手段で、半周期前の入力信号の値
と、帰還された信号を同時に積分器に出力する動作を行
う。つまり積分器には、常に入力信号が入力しかつ、入
力積分と帰還積分を同時に行うので、動作速度が実質２
倍に上がる。
設け、この蓄積手段の一方が入力信号を充電している
間、もう一方の蓄積手段で、半周期前の入力信号の値
と、帰還された信号を同時に積分器に出力する動作を行
う。つまり積分器には、常に入力信号が入力しかつ、入
力積分と帰還積分を同時に行うので、動作速度が実質２
倍に上がる。
【００１１】
【実施例】本発明の第１の実施例を図１、図２に示す。
図１は、本発明の第１の実施例を示す回路図である。１
００は入力端子、１５０は出力端子、１０６、１１２、
１１４は容量素子、１１３、１１５は演算増幅器、１４
０は容量素子１１４および演算増幅器１１３からなる積
分器、１４１は、演算増幅器１１５からなる量子化器、
１０１〜１０５、１０７〜１１１はスイッチであり、１
０１、１０４、１０７、１１０は同じタイミングで動作
（オン状態になる）し、他は、これとは逆のタイミング
で動作する。１４２は量子化器１４１の出力を容量素子
１０６及び１１２に交互に伝える役割を持っているスイ
ッチで１４２、１４３は、量子化器１４１の出力に応じ
た基準電圧±ＶＲを選択するスイッチである。図２は、
この回路が動作したときの積分器１４０の出力のタイム
チャートである。
図１は、本発明の第１の実施例を示す回路図である。１
００は入力端子、１５０は出力端子、１０６、１１２、
１１４は容量素子、１１３、１１５は演算増幅器、１４
０は容量素子１１４および演算増幅器１１３からなる積
分器、１４１は、演算増幅器１１５からなる量子化器、
１０１〜１０５、１０７〜１１１はスイッチであり、１
０１、１０４、１０７、１１０は同じタイミングで動作
（オン状態になる）し、他は、これとは逆のタイミング
で動作する。１４２は量子化器１４１の出力を容量素子
１０６及び１１２に交互に伝える役割を持っているスイ
ッチで１４２、１４３は、量子化器１４１の出力に応じ
た基準電圧±ＶＲを選択するスイッチである。図２は、
この回路が動作したときの積分器１４０の出力のタイム
チャートである。
【００１２】以下、図１、図２を用いて本発明を説明す
る。最初に入力信号が入力端子に印加される。そしてス
イッチ１０１とスイッチ１０４が動作し、入力信号が容
量素子１０６に充電される。（入力信号充電）次に、ス
イッチ１４２が容量素子１０６側に接続される。これを
受けてスイッチ１４４が、＋ＶＲが印加された端子に接
続する。さらにスイッチ１０２、スイッチ１０５も同時
に動作する。
る。最初に入力信号が入力端子に印加される。そしてス
イッチ１０１とスイッチ１０４が動作し、入力信号が容
量素子１０６に充電される。（入力信号充電）次に、ス
イッチ１４２が容量素子１０６側に接続される。これを
受けてスイッチ１４４が、＋ＶＲが印加された端子に接
続する。さらにスイッチ１０２、スイッチ１０５も同時
に動作する。
【００１３】この一連の動作は、帰還信号である量子化
器１４１の出力を容量素子１０６に帰還して、先に充電
された入力信号を積分器１４０に出力しているものであ
る。つまり、従来の技術で行っている入力信号積分と帰
還信号積分を同時に行っていることになる。また、ここ
ではスイッチ１４４が、基準電圧として＋ＶＲを選択し
たが、量子化器１４１の出力に応じて、−ＶＲを選択す
ることもある。この場合スイッチ１０３がスイッチ１０
２に代わって動作する。ここの動作については後述す
る。
器１４１の出力を容量素子１０６に帰還して、先に充電
された入力信号を積分器１４０に出力しているものであ
る。つまり、従来の技術で行っている入力信号積分と帰
還信号積分を同時に行っていることになる。また、ここ
ではスイッチ１４４が、基準電圧として＋ＶＲを選択し
たが、量子化器１４１の出力に応じて、−ＶＲを選択す
ることもある。この場合スイッチ１０３がスイッチ１０
２に代わって動作する。ここの動作については後述す
る。
【００１４】一方、容量１１２側では、容量素子１０６
側が行う動作の半周期遅れた（又は進んだ）動作を行っ
ている。まず、先の入力信号が印加された半周期後（又
は前）スイッチ１０７、スイッチ１１０が動作し、入力
信号が容量素子１１２に充電される。（入力信号充電）
次に、スイッチ１４２が、今度は容量素子１１２側に接
続する。これを受けてスイッチ１４３が、＋ＶＲが印加
された端子に接続する。さらにスイッチ１０８、スイッ
チ１１１も同時に動作する。
側が行う動作の半周期遅れた（又は進んだ）動作を行っ
ている。まず、先の入力信号が印加された半周期後（又
は前）スイッチ１０７、スイッチ１１０が動作し、入力
信号が容量素子１１２に充電される。（入力信号充電）
次に、スイッチ１４２が、今度は容量素子１１２側に接
続する。これを受けてスイッチ１４３が、＋ＶＲが印加
された端子に接続する。さらにスイッチ１０８、スイッ
チ１１１も同時に動作する。
【００１５】この一連の動作は、容量素子１０６側のも
のと同じであり、容量素子１１２側でも入力信号積分と
帰還信号積分を同時に行っていることになる。また、こ
の一連の動作において、スイッチ１４２が、入力信号充
電を終了した容量素子に帰還信号を与えるように動作し
ていることに注意されたい。次に、積分器１４０以降の
動作を説明する。まず、積分器１４０の出力が量子化器
１４１に入力される。量子化器１４１は、積分器１４０
の出力電圧がプラスであれば１を出力し、マイナスであ
れば０を出力する。つまり、ここでディジタル出力が得
られ、出力端子にディジタル信号が現れる。この量子化
器１４１の出力は帰還信号としても利用される。
のと同じであり、容量素子１１２側でも入力信号積分と
帰還信号積分を同時に行っていることになる。また、こ
の一連の動作において、スイッチ１４２が、入力信号充
電を終了した容量素子に帰還信号を与えるように動作し
ていることに注意されたい。次に、積分器１４０以降の
動作を説明する。まず、積分器１４０の出力が量子化器
１４１に入力される。量子化器１４１は、積分器１４０
の出力電圧がプラスであれば１を出力し、マイナスであ
れば０を出力する。つまり、ここでディジタル出力が得
られ、出力端子にディジタル信号が現れる。この量子化
器１４１の出力は帰還信号としても利用される。
【００１６】この帰還の様子を、容量素子１０６側を使
い詳細に説明する。入力信号１Ｖが入力端子１００に印
加された場合を考える。この時基準電圧としては、±
１．２５Ｖが選ばれ、積分器１４０の出力が１Ｖである
とする。まず、スイッチ１０１、スイッチ１０４が動作
し、入力信号１Ｖが容量素子１０６に充電されるととも
に、積分器１４０の出力１Ｖが量子化器１４１に入力さ
れる。次に、量子化器１４１は積分器１４０からの出力
をプラスと判断し、出力として１を出力するとともにス
イッチ１４２が容量素子１０６側に接続する。すると、
スイッチ１４４は、量子化器１４１の出力である１に反
応して、＋１．２５を選択する。同時にスイッチ１０
２、スイッチ１０５が動作し、容量素子１０６に１．２
５Ｖが与えられるが実際容量素子１０６には１Ｖ−１．
２５Ｖ＝−０．２５Ｖが残り、これが積分器１４０に出
力される。そして積分器１４０の出力として＋０．２５
Ｖが出力される。このように容量素子１０６では入力信
号と帰還信号の差がとられ、その結果を積分器１４０に
出力している。このようにここでは、入力信号積分と帰
還信号積分を同時に行っていることになる。
い詳細に説明する。入力信号１Ｖが入力端子１００に印
加された場合を考える。この時基準電圧としては、±
１．２５Ｖが選ばれ、積分器１４０の出力が１Ｖである
とする。まず、スイッチ１０１、スイッチ１０４が動作
し、入力信号１Ｖが容量素子１０６に充電されるととも
に、積分器１４０の出力１Ｖが量子化器１４１に入力さ
れる。次に、量子化器１４１は積分器１４０からの出力
をプラスと判断し、出力として１を出力するとともにス
イッチ１４２が容量素子１０６側に接続する。すると、
スイッチ１４４は、量子化器１４１の出力である１に反
応して、＋１．２５を選択する。同時にスイッチ１０
２、スイッチ１０５が動作し、容量素子１０６に１．２
５Ｖが与えられるが実際容量素子１０６には１Ｖ−１．
２５Ｖ＝−０．２５Ｖが残り、これが積分器１４０に出
力される。そして積分器１４０の出力として＋０．２５
Ｖが出力される。このように容量素子１０６では入力信
号と帰還信号の差がとられ、その結果を積分器１４０に
出力している。このようにここでは、入力信号積分と帰
還信号積分を同時に行っていることになる。
【００１７】次に量子化器１４１は、積分器１４０の出
力＋０．２５Ｖを受けて１を出力する。もしも積分器１
４０の出力がマイナスのときは、スイッチ１４４（スイ
ッチ１４３）によって基準電圧−１．２５Ｖが選択さ
れ、積分器１４０の出力として−｛１Ｖ−（−１．２５
Ｖ）｝＝−２．２５Ｖが出力される。以下同様の動作を
繰り返し行い、順次ディジタル信号を出力する。
力＋０．２５Ｖを受けて１を出力する。もしも積分器１
４０の出力がマイナスのときは、スイッチ１４４（スイ
ッチ１４３）によって基準電圧−１．２５Ｖが選択さ
れ、積分器１４０の出力として−｛１Ｖ−（−１．２５
Ｖ）｝＝−２．２５Ｖが出力される。以下同様の動作を
繰り返し行い、順次ディジタル信号を出力する。
【００１８】本第１の実施例では、図２のタイムチャー
トに示すように同一周期内で入力信号の積分と、帰還信
号の積分が２回同時に行われているので、積分器の積分
時間を従来例と同一とした場合、実質２倍のサンプリン
グスピードが得られたことになる。次に本発明の第２の
実施例を図３、図４に示す。基本的に第２の実施例は、
第１の実施例で用いた回路を２段設け、１段目の量子化
によるノイズを、さらに高周波側にシフトさせようとい
うものである。第１の実施例と異なる点は、スイッチ１
０４、スイッチ１１０に対応するスイッチ２１９、スイ
ッチ２２２に入力端子１００が接続されている点と、ス
イッチ１０１、スイッチ１０７に対応するスイッチ２１
６、スイッチ２２２が、１段目の積分器に接続されてい
る点と、２段目の量子化器２４１が積分器２４２を介し
て出力端子１５０に接続されている点である。
トに示すように同一周期内で入力信号の積分と、帰還信
号の積分が２回同時に行われているので、積分器の積分
時間を従来例と同一とした場合、実質２倍のサンプリン
グスピードが得られたことになる。次に本発明の第２の
実施例を図３、図４に示す。基本的に第２の実施例は、
第１の実施例で用いた回路を２段設け、１段目の量子化
によるノイズを、さらに高周波側にシフトさせようとい
うものである。第１の実施例と異なる点は、スイッチ１
０４、スイッチ１１０に対応するスイッチ２１９、スイ
ッチ２２２に入力端子１００が接続されている点と、ス
イッチ１０１、スイッチ１０７に対応するスイッチ２１
６、スイッチ２２２が、１段目の積分器に接続されてい
る点と、２段目の量子化器２４１が積分器２４２を介し
て出力端子１５０に接続されている点である。
【００１９】次に、第２の実施例の動作を図３、図４を
用いて説明する。タイムチャートは、第１の実施例のも
のに、２段目の動作を加えたものであり、１段目は図４
（ａ）（ｂ）、２段目は図４（ｃ）（ｄ）に示してあ
る。なお、第１の実施例と同様の動作部分は省略する。
まずスイッチ２１６、スイッチ２１９が動作し、積分器
１４０の出力と入力端子１００からの入力信号との差が
とられ、その結果が容量素子２４０に充電される。（入
力信号充電）ここで差をとるのは、２段目の入力として
必要な、１段目の帰還信号成分のみが必要であるからで
ある。（従来の技術と同様）その後、量子化器２４１ま
での動作は、一段目と同様に、容量素子２２７側では、
容量素子２２１側が行う動作の半周期遅れた動作を行っ
ている。また容量素子２２１の動作は容量素子１０６よ
り半周期遅れた動作を行い、容量素子２２７は容量素子
１１２より半周期遅れた動作を行っている。
用いて説明する。タイムチャートは、第１の実施例のも
のに、２段目の動作を加えたものであり、１段目は図４
（ａ）（ｂ）、２段目は図４（ｃ）（ｄ）に示してあ
る。なお、第１の実施例と同様の動作部分は省略する。
まずスイッチ２１６、スイッチ２１９が動作し、積分器
１４０の出力と入力端子１００からの入力信号との差が
とられ、その結果が容量素子２４０に充電される。（入
力信号充電）ここで差をとるのは、２段目の入力として
必要な、１段目の帰還信号成分のみが必要であるからで
ある。（従来の技術と同様）その後、量子化器２４１ま
での動作は、一段目と同様に、容量素子２２７側では、
容量素子２２１側が行う動作の半周期遅れた動作を行っ
ている。また容量素子２２１の動作は容量素子１０６よ
り半周期遅れた動作を行い、容量素子２２７は容量素子
１１２より半周期遅れた動作を行っている。
【００２０】次に量子化器２４１の出力を微分器２４２
で微分し、１段目の出力とする。その後、１段目と２段
目の出力を加え第２の実施例の回路全体の出力として出
力端子１５０に出力される。本第２の実施例では、量子
化ノイズが高周波側へ集中するので第１の実施例よりも
高いＳ／Ｎ比が得られる。
で微分し、１段目の出力とする。その後、１段目と２段
目の出力を加え第２の実施例の回路全体の出力として出
力端子１５０に出力される。本第２の実施例では、量子
化ノイズが高周波側へ集中するので第１の実施例よりも
高いＳ／Ｎ比が得られる。
【００２１】この理由を以下伝達関数を用いて説明す
る。まず、１段目つまり第１の実施例の伝達関数は、以
下のようなＺ関数で表される。
る。まず、１段目つまり第１の実施例の伝達関数は、以
下のようなＺ関数で表される。
【数１】 ここでＹ1 は１段目の出力、Ｘは入力、Ｑ1 は量子化器
の量子化ノイズである。式（１）は、入力したＸに対し
て、（１−Ｚ-1）Ｑ1 のノイズが加わったものが出力さ
れていることを示す。
の量子化ノイズである。式（１）は、入力したＸに対し
て、（１−Ｚ-1）Ｑ1 のノイズが加わったものが出力さ
れていることを示す。
【００２２】次に２段目の回路の伝達関数は、 Ｙ2 ＝−Ｑ1 ＋（１−Ｚ-1）Ｑ2 （２） ここでＹ2 は２段目の出力、Ｑ2 は２段目の量子化器の
量子化ノイズである。式（２）は入力−Ｑ1 に対して
（１−Ｚ-1）Ｑ2 のノイズが加わったものが出力されて
いることを示す。
量子化ノイズである。式（２）は入力−Ｑ1 に対して
（１−Ｚ-1）Ｑ2 のノイズが加わったものが出力されて
いることを示す。
【００２３】次に本第２の実施例で示す回路の伝達関数
は式（２）に微分回路の伝達関数を乗算し、式（１）に
加算することによって式（３）のようになる。 Ｙ＝Ｘ＋（１−Ｚ-1）Ｑ1 ＋｛−Ｑ1 ＋（１−Ｚ-1）Ｑ2 ｝（１−Ｚ-1）＝Ｘ ＋（１−Ｚ-1）2 Ｑ2 （３）
は式（２）に微分回路の伝達関数を乗算し、式（１）に
加算することによって式（３）のようになる。 Ｙ＝Ｘ＋（１−Ｚ-1）Ｑ1 ＋｛−Ｑ1 ＋（１−Ｚ-1）Ｑ2 ｝（１−Ｚ-1）＝Ｘ ＋（１−Ｚ-1）2 Ｑ2 （３）
【００２４】式（３）は、入力したＸに対して、（１−
Ｚ-1）2 Ｑ2 のノイズが加わったものが出力されている
ことを示す。ここで式（１）と式（３）を比較してわか
るように、式（３）では式（１）よりも、より高周波側
にノイズが集中していることがわかる。つまり、量子化
する回路を２段にしたことにより、実用域（低周波側）
での量子化ノイズを大幅に軽減することができる。
Ｚ-1）2 Ｑ2 のノイズが加わったものが出力されている
ことを示す。ここで式（１）と式（３）を比較してわか
るように、式（３）では式（１）よりも、より高周波側
にノイズが集中していることがわかる。つまり、量子化
する回路を２段にしたことにより、実用域（低周波側）
での量子化ノイズを大幅に軽減することができる。
【００２５】また、２段目の入力としては、１段目の帰
還信号成分のみが必要であるが、本実施例では、入力信
号を２段目に入力するという簡単な構成で実現してい
る。
還信号成分のみが必要であるが、本実施例では、入力信
号を２段目に入力するという簡単な構成で実現してい
る。
【００２６】
【発明の効果】本発明によれば、入力信号を充電する蓄
積手段を並列に２組設け、この蓄積手段の一方が入力信
号を充電している間、もう一方の蓄積手段では、半周期
前の入力信号と帰還信号とを同時に積分器に出力するよ
うにしたため、同一サンプリング周期内で入力信号積分
と帰還信号積分を２回行うことができる。つまり、積分
器の積分時間を従来例と同一とした場合、実質２倍のサ
ンプリングスピードが得られる。また、この回路を２段
設けることによって量子化によるノイズを、高周波側に
集中させることができ、実用域でのＳ／Ｎ比を大幅に改
善することができる。
積手段を並列に２組設け、この蓄積手段の一方が入力信
号を充電している間、もう一方の蓄積手段では、半周期
前の入力信号と帰還信号とを同時に積分器に出力するよ
うにしたため、同一サンプリング周期内で入力信号積分
と帰還信号積分を２回行うことができる。つまり、積分
器の積分時間を従来例と同一とした場合、実質２倍のサ
ンプリングスピードが得られる。また、この回路を２段
設けることによって量子化によるノイズを、高周波側に
集中させることができ、実用域でのＳ／Ｎ比を大幅に改
善することができる。
【図１】本発明の第１の実施例の回路図
【図２】本発明の第１の実施例のタイムチャート
【図３】本発明の第２の実施例の回路図
【図４】本発明の第２の実施例のタイムチャート
【図５】従来の技術のブロック図
【図６】従来の技術の回路図
【図７】従来の技術のタイムチャート
１００ 入力端子 １０１〜１０５、１０７〜１１１ スイッチ １０６、１１２、１１４ 容量素子 １１３、１１５ 演算増幅器 １４０ 積分器 １４１ 量子化器 １５０ 出力端子 １４２、１４３、１４４ スイッチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (3)
- 【請求項１】 入力信号を受信する入力端子と、 電荷を蓄積する第１及び第２の電荷蓄積手段と、第１の期間に 前記入力端子と前記第１の電荷蓄積手段と
を電気的に接続し、第２の期間に該入力端子と該第１の
電荷蓄積手段とを電気的に接続しない第１のスイッチ
と、前記第２の期間に前記入力端子と前記第２の電荷蓄積手
段とを電気的に接続し、前記第１の期間に該入力端子と
該第２の電荷蓄積手段とを電気的に接続しない第２のス
イッチと、 前記第１及び第２の電荷蓄積手段において蓄えられた 電
荷を積分する積分手段と、 前 記積分手段の出力を量子化する量子化手段と、前記第２の期間に、 前記量子化手段の出力レベルに応じ
た基準電圧を該第１の電荷蓄積手段に供給する第１の基
準電圧供給手段と、 前記第１の期間に、前記量子化手段の出力レベルに応じ
た基準電圧を該第２の電荷蓄積手段に供給する第２の基
準電圧供給手段 とからなることを特徴とするアナログデ
ィジタル変換器。 - 【請求項２】 請求項１記載のアナログディジタル変換
器であって、 前記第２の期間に前記第１の電荷蓄積手段と前記積分手
段とを電気的に接続し、前記第１の期間に該第１の電荷
蓄積手段と該積分手段とを電気的に接続しない第３のス
イッチと、 前記第１の期間に前記第２の電荷蓄積手段と前記積分手
段とを電気的に接続し、前記第２の期間に該第２の電荷
蓄積手段と該積分手段とを電気的に接続しない第４のス
イッチとを有することを特徴とするアナログディジタル
変換器。 - 【請求項３】 請求項２記載のアナログディジタル変換
器であって、 前記第１及び第２の基準電圧供給手段は、前記量子化手
段の出力レベルに応じて、第１あるいは第２の基準電圧
を出力することを特徴とするアナログディジタル変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09522891A JP3152674B2 (ja) | 1991-04-25 | 1991-04-25 | アナログディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09522891A JP3152674B2 (ja) | 1991-04-25 | 1991-04-25 | アナログディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326210A JPH04326210A (ja) | 1992-11-16 |
| JP3152674B2 true JP3152674B2 (ja) | 2001-04-03 |
Family
ID=14131903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09522891A Expired - Fee Related JP3152674B2 (ja) | 1991-04-25 | 1991-04-25 | アナログディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152674B2 (ja) |
-
1991
- 1991-04-25 JP JP09522891A patent/JP3152674B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04326210A (ja) | 1992-11-16 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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