JPH08307275A - 可変利得端を内蔵するデルタ シグマ アナログ ディジタル変換器 - Google Patents
可変利得端を内蔵するデルタ シグマ アナログ ディジタル変換器Info
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- JPH08307275A JPH08307275A JP7321509A JP32150995A JPH08307275A JP H08307275 A JPH08307275 A JP H08307275A JP 7321509 A JP7321509 A JP 7321509A JP 32150995 A JP32150995 A JP 32150995A JP H08307275 A JPH08307275 A JP H08307275A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】１０ビット以上の解像度を要するアナログ フ
ロント エンドに使用可能な、ＡＧＣ機能を有するデル
タ シグマ アナログ ディジタル変換器を提供する。 【解決手段】入力信号を増幅して出力する増幅器２１、
２２と、信号電圧を蓄積する蓄電器Ｃ１１、Ｃ１２、Ｃ
２１、Ｃ２２と、必要とするタイミングに応じて入力信
号を蓄電器Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２に接続し、
該蓄電器に蓄積された電圧を増幅器２１、２２に接続す
る複数のスイッチと、増幅器２１、２２の出力が所定値
以上となればハイの出力を発生し、所定値以下となれば
ローの出力を発生する比較器２３とを含んでなるデルタ
シグマ アナログ ディジタル変換部７０と、両端が基
準電圧に接続され、複数の抵抗の各接続点におけるスイ
ッチを介して基準電圧の数分の１の電圧を発生するＡＧ
Ｃ回路とを含めてなる。
ロント エンドに使用可能な、ＡＧＣ機能を有するデル
タ シグマ アナログ ディジタル変換器を提供する。 【解決手段】入力信号を増幅して出力する増幅器２１、
２２と、信号電圧を蓄積する蓄電器Ｃ１１、Ｃ１２、Ｃ
２１、Ｃ２２と、必要とするタイミングに応じて入力信
号を蓄電器Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２に接続し、
該蓄電器に蓄積された電圧を増幅器２１、２２に接続す
る複数のスイッチと、増幅器２１、２２の出力が所定値
以上となればハイの出力を発生し、所定値以下となれば
ローの出力を発生する比較器２３とを含んでなるデルタ
シグマ アナログ ディジタル変換部７０と、両端が基
準電圧に接続され、複数の抵抗の各接続点におけるスイ
ッチを介して基準電圧の数分の１の電圧を発生するＡＧ
Ｃ回路とを含めてなる。
Description
【０００１】
【発明の属する技術分野】本発明は、可変利得端を内蔵
するデルタ シグマ アナログ ディジタル変換器（ΔΣ
Ａ-Ｄ変換器）に関し、特に１０ビット以上の解像度を
要するアナログ フロント エンド(アナログ入力端、Ana
log Front End)に使用可能な、ＡＧＣ（自動利得調整）
機能を有する可変利得端を内蔵したデルタ シグマ アナ
ログ ディジタル変換器に関する。
するデルタ シグマ アナログ ディジタル変換器（ΔΣ
Ａ-Ｄ変換器）に関し、特に１０ビット以上の解像度を
要するアナログ フロント エンド(アナログ入力端、Ana
log Front End)に使用可能な、ＡＧＣ（自動利得調整）
機能を有する可変利得端を内蔵したデルタ シグマ アナ
ログ ディジタル変換器に関する。
【０００２】
【従来の技術】ファクシミリ モデム（facsimile MODE
M）で使われるアナログ フロント エンドにおいては、
アナログ信号が電話線を通じて入力され、該アナログ信
号はアナログ処理のフィルタを経た後、電話線の減衰を
補償する自動利得調整回路（以下ＡＧＣ回路と呼ぶ）を
経てからディジタル信号に変換される。すなわち、入力
されるアナログ信号は、フィルタ回路→ＡＧＣ回路→Ａ
-Ｄ変換器の過程を経る。このため、フィルタ回路と、
ＡＧＣ回路と、Ａ-Ｄ変換器とが必要である。ファクシ
ミリ モデムに関する従来の技術は、アイ イー イー イ
ー ジャーナル オブソリッド ステート サーキット、第
ＳＣ-２２巻、第９９０〜９９５頁、１９８７年１２月
（Cheng-Chung, Shih, et. al., “A CMOS 5-V Analog
Front End for 9600-bit/S Facsimile MODEMs”, IEEE
Journal of SOLID-STATE CIRCUITS, VOL. SC-22, PP.99
0-995, DEC., 1987)に記載されている。
M）で使われるアナログ フロント エンドにおいては、
アナログ信号が電話線を通じて入力され、該アナログ信
号はアナログ処理のフィルタを経た後、電話線の減衰を
補償する自動利得調整回路（以下ＡＧＣ回路と呼ぶ）を
経てからディジタル信号に変換される。すなわち、入力
されるアナログ信号は、フィルタ回路→ＡＧＣ回路→Ａ
-Ｄ変換器の過程を経る。このため、フィルタ回路と、
ＡＧＣ回路と、Ａ-Ｄ変換器とが必要である。ファクシ
ミリ モデムに関する従来の技術は、アイ イー イー イ
ー ジャーナル オブソリッド ステート サーキット、第
ＳＣ-２２巻、第９９０〜９９５頁、１９８７年１２月
（Cheng-Chung, Shih, et. al., “A CMOS 5-V Analog
Front End for 9600-bit/S Facsimile MODEMs”, IEEE
Journal of SOLID-STATE CIRCUITS, VOL. SC-22, PP.99
0-995, DEC., 1987)に記載されている。
【０００３】ディジタル信号をアナログ信号に変換して
電話線を通じて伝送する従来のモデムにおいては、フィ
ルタとして一般にバンドパスフィルタが使われる。ＡＧ
Ｃ回路としては、入力信号をキャパシタに信号電荷とし
て貯蔵し、その電荷を容量が異なる別のキャパシタに再
分布させることにより、出力電圧をキャパシタの容量の
比で調節する方式の、キャパシタ切換方式（capacitor-
switching mode）の回路が用いられている。また、Ａ-
Ｄ変換器としては、電荷再分配形変換器やデルタ シグ
マ アナログ ディジタル変換器が用いられている。
電話線を通じて伝送する従来のモデムにおいては、フィ
ルタとして一般にバンドパスフィルタが使われる。ＡＧ
Ｃ回路としては、入力信号をキャパシタに信号電荷とし
て貯蔵し、その電荷を容量が異なる別のキャパシタに再
分布させることにより、出力電圧をキャパシタの容量の
比で調節する方式の、キャパシタ切換方式（capacitor-
switching mode）の回路が用いられている。また、Ａ-
Ｄ変換器としては、電荷再分配形変換器やデルタ シグ
マ アナログ ディジタル変換器が用いられている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術のキャパシタ切換方式のＡＧＣ回路においては、
解像度はキャパシタ間の整合許容限界（matching toler
ance）によって決まり、標準的なＣＭＯＳ（Complement
ary MOS、相補形MOS）を使用した場合の解像度は１０ビ
ットを越えないので、次段階のＡ-Ｄ変換器の解像度は
１０ビット内に限られるという問題があった。
来技術のキャパシタ切換方式のＡＧＣ回路においては、
解像度はキャパシタ間の整合許容限界（matching toler
ance）によって決まり、標準的なＣＭＯＳ（Complement
ary MOS、相補形MOS）を使用した場合の解像度は１０ビ
ットを越えないので、次段階のＡ-Ｄ変換器の解像度は
１０ビット内に限られるという問題があった。
【０００５】また、ＡＧＣ回路には精密なキャパシタ処
理が必要であり、増幅器のオフセット誤差を補正するた
めには、オートゼロ技術（auto-zero technique）の導
入を要する等のハードウェア上の困難な問題があった。
理が必要であり、増幅器のオフセット誤差を補正するた
めには、オートゼロ技術（auto-zero technique）の導
入を要する等のハードウェア上の困難な問題があった。
【０００６】本発明の目的は、上記従来技術における問
題点を解決して、１０ビット以上の解像度を要するアナ
ログ フロント エンドに使用可能な、可変利得端を内蔵
するデルタ シグマ アナログ ディジタル変換器を提供
することにある。
題点を解決して、１０ビット以上の解像度を要するアナ
ログ フロント エンドに使用可能な、可変利得端を内蔵
するデルタ シグマ アナログ ディジタル変換器を提供
することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本願発明の可変利得端を内蔵するデルタ シグマア
ナログ ディジタル変換器は、入力信号を増幅して出力
する増幅器と、信号電圧を蓄積する蓄電器と、必要とす
るタイミングに応じて入力信号を上記蓄電器に接続し、
上記蓄電器に蓄積された電圧を上記増幅器に接続する複
数のスイッチと、上記増幅器の出力が所定値以上となれ
ばハイの出力を発生し、所定値以下となればローの出力
を発生する比較器とを含んでなるデルタ シグマ アナロ
グ ディジタル 変換部と、両端が基準電圧に接続され、
複数の抵抗の各接続点におけるスイッチを介して基準電
圧の数分の１の電圧を発生するＡＧＣ回路と、を含めて
なることを特徴とする。
に、本願発明の可変利得端を内蔵するデルタ シグマア
ナログ ディジタル変換器は、入力信号を増幅して出力
する増幅器と、信号電圧を蓄積する蓄電器と、必要とす
るタイミングに応じて入力信号を上記蓄電器に接続し、
上記蓄電器に蓄積された電圧を上記増幅器に接続する複
数のスイッチと、上記増幅器の出力が所定値以上となれ
ばハイの出力を発生し、所定値以下となればローの出力
を発生する比較器とを含んでなるデルタ シグマ アナロ
グ ディジタル 変換部と、両端が基準電圧に接続され、
複数の抵抗の各接続点におけるスイッチを介して基準電
圧の数分の１の電圧を発生するＡＧＣ回路と、を含めて
なることを特徴とする。
【０００８】この場合、上記増幅器は差動演算増幅器で
あることを特徴とする。
あることを特徴とする。
【０００９】またこの場合、上記差動演算増幅器を２段
に使用することを特徴とする。
に使用することを特徴とする。
【００１０】またこの場合、上記ＡＧＣ回路は、抵抗値
が２種類の抵抗を台形に接続して構成することを特徴と
する。
が２種類の抵抗を台形に接続して構成することを特徴と
する。
【００１１】またこの場合、上記ＡＧＣ回路は、直列に
接続した複数の抵抗で構成することを特徴とする。
接続した複数の抵抗で構成することを特徴とする。
【００１２】またこの場合、上記スイッチは、ＮＭＯＳ
トランジスタであることを特徴とする。
トランジスタであることを特徴とする。
【００１３】
【発明の実施の形態】以下、添付図面を参照して、本発
明の可変利得端を内蔵するデルタ シグマ アナログ デ
ィジタル変換器の実施の形態を説明する。
明の可変利得端を内蔵するデルタ シグマ アナログ デ
ィジタル変換器の実施の形態を説明する。
【００１４】図１は、本発明の１実施の形態である可変
利得端を内蔵するデルタ シグマ アナログ ディジタル
変換器が組み込まれたファクシミリ モデムのアナログ
フロント エンドの部分を示すブロック図である。
利得端を内蔵するデルタ シグマ アナログ ディジタル
変換器が組み込まれたファクシミリ モデムのアナログ
フロント エンドの部分を示すブロック図である。
【００１５】図示のごとく、本発明の可変利得端を内蔵
するデルタ シグマ アナログ ディジタル変換器２０
は、デルタ シグマ アナログ ディジタル変換部７０と
ＡＧＣ回路６０とからなる。
するデルタ シグマ アナログ ディジタル変換器２０
は、デルタ シグマ アナログ ディジタル変換部７０と
ＡＧＣ回路６０とからなる。
【００１６】図１において、アナログ入力信号は、アン
ティ-エイリアシング フィルタ(Anti-aliasing Filter)
１０を経て、デルタ シグマ アナログ ディジタル 変換
器２０に入力される。入力された信号は、デルタ シグ
マ アナログ ディジタル 変換器２０において、クロッ
ク発生器４０からのクロック信号に応じて、１ビット-
ディジタル信号に変換される。ディジタル信号に変換さ
れた信号は、デシメーション フィルタ(Decimation Fil
ter)３０を通じて、１２ビット並列ディジタル信号とし
て出力される。デルタ シグマ アナログ ディジタル 変
換器２０は、抵抗ネットワークからなるＡＧＣ回路６０
と、デルタ シグマ アナログ ディジタル変換部７０と
から構成されている。ＡＧＣ回路６０には、基準電圧発
生器５０の基準電圧が印加される。
ティ-エイリアシング フィルタ(Anti-aliasing Filter)
１０を経て、デルタ シグマ アナログ ディジタル 変換
器２０に入力される。入力された信号は、デルタ シグ
マ アナログ ディジタル 変換器２０において、クロッ
ク発生器４０からのクロック信号に応じて、１ビット-
ディジタル信号に変換される。ディジタル信号に変換さ
れた信号は、デシメーション フィルタ(Decimation Fil
ter)３０を通じて、１２ビット並列ディジタル信号とし
て出力される。デルタ シグマ アナログ ディジタル 変
換器２０は、抵抗ネットワークからなるＡＧＣ回路６０
と、デルタ シグマ アナログ ディジタル変換部７０と
から構成されている。ＡＧＣ回路６０には、基準電圧発
生器５０の基準電圧が印加される。
【００１７】図２は、本発明の１実施の形態である可変
利得端を内蔵するデルタ シグマ アナログ ディジタル
変換器２０の１部であるデルタ シグマ アナログ ディ
ジタル変換部７０の回路図である。
利得端を内蔵するデルタ シグマ アナログ ディジタル
変換器２０の１部であるデルタ シグマ アナログ ディ
ジタル変換部７０の回路図である。
【００１８】デルタ シグマ アナログ ディジタル変換
部７０は、第１差動演算増幅器２１と、第２差動演算増
幅器２２と、それぞれ蓄電器である第１サンプリング
キャパシタＣ１１と第２サンプリング キャパシタＣ１
２と第３サンプリング キャパシタＣ２１と第４サンプ
リング キャパシタＣ２２と、複数のＭＯＳトランジス
タからなるスイッチとからなる２次オーダのデルタ シ
グマ アナログ ディジタル変換器の１例である。最終段
は、１ビットの出力ディジタルコードＱ、／Ｑ（ここ
に、／はバーを示す。以下同じ。）を発生する比較器
（１ビット量子化器）２３で構成されている。全体の利
得を調節するために、フィードバック ポート（図にお
いてＲＥＦ+、ＲＥＦ-と表示されている箇所）には、図
３に示すような、複数のスイッチと抵抗Ｒと抵抗２Ｒと
からなるＡＧＣ回路の１例である抵抗ネットワークが接
続される。
部７０は、第１差動演算増幅器２１と、第２差動演算増
幅器２２と、それぞれ蓄電器である第１サンプリング
キャパシタＣ１１と第２サンプリング キャパシタＣ１
２と第３サンプリング キャパシタＣ２１と第４サンプ
リング キャパシタＣ２２と、複数のＭＯＳトランジス
タからなるスイッチとからなる２次オーダのデルタ シ
グマ アナログ ディジタル変換器の１例である。最終段
は、１ビットの出力ディジタルコードＱ、／Ｑ（ここ
に、／はバーを示す。以下同じ。）を発生する比較器
（１ビット量子化器）２３で構成されている。全体の利
得を調節するために、フィードバック ポート（図にお
いてＲＥＦ+、ＲＥＦ-と表示されている箇所）には、図
３に示すような、複数のスイッチと抵抗Ｒと抵抗２Ｒと
からなるＡＧＣ回路の１例である抵抗ネットワークが接
続される。
【００１９】図２のデルタ シグマ アナログ ディジタ
ル 変換部７０は、入力アナログ電圧Ｖｉｎ+とＶｉｎ-
とを受け、信号成分とシェーピングされた量子化雑音と
が混ざった出力ディジタルコードＱ、／Ｑを発生する、
２次オーダのデルタ シグマ アナログ ディジタル ノイ
ズ-シェーピング コーダ(ΔΣ analog-to-digital nois
e-shaping corder)である。出力ディジタルコードＱ、
／Ｑは、１ビットディジタル信号となって次の段のデシ
メーションフィルタ３０に送られる。
ル 変換部７０は、入力アナログ電圧Ｖｉｎ+とＶｉｎ-
とを受け、信号成分とシェーピングされた量子化雑音と
が混ざった出力ディジタルコードＱ、／Ｑを発生する、
２次オーダのデルタ シグマ アナログ ディジタル ノイ
ズ-シェーピング コーダ(ΔΣ analog-to-digital nois
e-shaping corder)である。出力ディジタルコードＱ、
／Ｑは、１ビットディジタル信号となって次の段のデシ
メーションフィルタ３０に送られる。
【００２０】この出力ディジタルコードＱ、／Ｑは、Ａ
ＧＣ回路６０の１例である抵抗ネットワークの出力電圧
ＲＥＦ+とＲＥＦ-とをデルタ シグマ アナログ ディジ
タル変換部７０の入力側に必要なタイミングで接続する
スイッチを制御して、出力ディジタルコードＱ、／Ｑに
相当するアナログ量で蓄電器である入力キャパシタ（第
１〜第４サンプリング キャパシタＣ１１、Ｃ１２、Ｃ
２１、Ｃ２２）にフィードバックされる。
ＧＣ回路６０の１例である抵抗ネットワークの出力電圧
ＲＥＦ+とＲＥＦ-とをデルタ シグマ アナログ ディジ
タル変換部７０の入力側に必要なタイミングで接続する
スイッチを制御して、出力ディジタルコードＱ、／Ｑに
相当するアナログ量で蓄電器である入力キャパシタ（第
１〜第４サンプリング キャパシタＣ１１、Ｃ１２、Ｃ
２１、Ｃ２２）にフィードバックされる。
【００２１】図３は、本発明の１実施の形態である可変
利得端を内蔵するデルタ シグマ アナログ ディジタル
変換器の１部であるＡＧＣ回路の１例である抵抗ネット
ワークの回路図である。抵抗ネットワークの両端には、
それぞれ基準電圧ＲＳ+とＲＳ-とが接続され、常時一定
の基準電圧を供給している。抵抗ネットワークの出力電
圧ＲＥＦ+とＲＥＦ-とは、関連するＣＭＯＳスイッチが
開閉される毎に０．５倍ほどずつ増減される。例えば、
ＣＭＯＳスイッチＳ１+とＳ１-とを閉じると、抵抗ネッ
トワークの出力電圧ＲＥＦ+とＲＥＦ-とは、それぞれＲ
Ｓ+／２とＲＳ-／２とになる。
利得端を内蔵するデルタ シグマ アナログ ディジタル
変換器の１部であるＡＧＣ回路の１例である抵抗ネット
ワークの回路図である。抵抗ネットワークの両端には、
それぞれ基準電圧ＲＳ+とＲＳ-とが接続され、常時一定
の基準電圧を供給している。抵抗ネットワークの出力電
圧ＲＥＦ+とＲＥＦ-とは、関連するＣＭＯＳスイッチが
開閉される毎に０．５倍ほどずつ増減される。例えば、
ＣＭＯＳスイッチＳ１+とＳ１-とを閉じると、抵抗ネッ
トワークの出力電圧ＲＥＦ+とＲＥＦ-とは、それぞれＲ
Ｓ+／２とＲＳ-／２とになる。
【００２２】抵抗ネットワークの出力電圧ＲＥＦ+とＲ
ＥＦ-とがＲＳ+／２とＲＳ-／２とになると、これは信
号の大きさを２倍にする効果が生じて６ＤＢほどの増加
された増幅率を得る。同様に、抵抗ネットワークの出力
電圧ＲＥＦ+とＲＥＦ-とがＲＳ+／ＮとＲＳ-／Ｎとにな
ると、これは信号の大きさをＮ倍にする効果をもたら
し、信号増幅効果を生じる。この場合においては、Ｎは
２8とすることができ、これは８ビットのＡＧＣ回路を
組み込むのと同様の効果を生じる。
ＥＦ-とがＲＳ+／２とＲＳ-／２とになると、これは信
号の大きさを２倍にする効果が生じて６ＤＢほどの増加
された増幅率を得る。同様に、抵抗ネットワークの出力
電圧ＲＥＦ+とＲＥＦ-とがＲＳ+／ＮとＲＳ-／Ｎとにな
ると、これは信号の大きさをＮ倍にする効果をもたら
し、信号増幅効果を生じる。この場合においては、Ｎは
２8とすることができ、これは８ビットのＡＧＣ回路を
組み込むのと同様の効果を生じる。
【００２３】一般に、ＤＳＰ（ディジタル信号処理器）
は、入力されるアナログ信号の感度を測定して、ＡＧＣ
の調整量を適宜に調整する役割を果たす。本実施の形態
の場合、ＤＳＰからの制御信号に応じてそれぞれ各スイ
ッチＳ０+、Ｓ１+、Ｓ２+、Ｓ３+、・・・・Ｓ７+、Ｓ
８+とＳ０-、Ｓ１-、Ｓ２-、Ｓ３-、・・・、Ｓ７-、Ｓ
８-等が開閉された場合には、基準電圧ＲＳ+とＲＳ-と
が所定の電圧値に変換されて、ＲＥＦ+とＲＥＦ-として
出力される。すなわち、この場合はＮ＝２8まで可能な
ので、８ビットのＡＧＣ段を内蔵したと同様の効果をも
たらす。
は、入力されるアナログ信号の感度を測定して、ＡＧＣ
の調整量を適宜に調整する役割を果たす。本実施の形態
の場合、ＤＳＰからの制御信号に応じてそれぞれ各スイ
ッチＳ０+、Ｓ１+、Ｓ２+、Ｓ３+、・・・・Ｓ７+、Ｓ
８+とＳ０-、Ｓ１-、Ｓ２-、Ｓ３-、・・・、Ｓ７-、Ｓ
８-等が開閉された場合には、基準電圧ＲＳ+とＲＳ-と
が所定の電圧値に変換されて、ＲＥＦ+とＲＥＦ-として
出力される。すなわち、この場合はＮ＝２8まで可能な
ので、８ビットのＡＧＣ段を内蔵したと同様の効果をも
たらす。
【００２４】図４は、図２に示す本発明の１実施の形態
である可変利得端を内蔵するデルタシグマ アナログ デ
ィジタル変換器の１部であるデルタ シグマ アナログ
ディジタル変換部を駆動するクロック信号の波形図であ
る。図４を用いて回路全体の動作を説明する。ここに、
クロック信号ＣＫ１、ＣＫ２は、それぞれクロック信号
ＣＫ３、ＣＫ４を微小時間遅延したものあって、クロッ
クスキューによるスイッチング誤差を最小化するもので
ある。
である可変利得端を内蔵するデルタシグマ アナログ デ
ィジタル変換器の１部であるデルタ シグマ アナログ
ディジタル変換部を駆動するクロック信号の波形図であ
る。図４を用いて回路全体の動作を説明する。ここに、
クロック信号ＣＫ１、ＣＫ２は、それぞれクロック信号
ＣＫ３、ＣＫ４を微小時間遅延したものあって、クロッ
クスキューによるスイッチング誤差を最小化するもので
ある。
【００２５】第１段階では、クロック信号ＣＫ３とクロ
ック信号ＣＫ１とがハイ（high）となり、クロック信号
ＣＫ４とクロック信号ＣＫ２がロー（low）となる。ク
ロック信号ＣＫ１が接続されたトランジスタとクロック
信号ＣＫ３が接続されたトランジスタとがターン オン
(turn on）される。クロック信号ＣＫ２が接続されたト
ランジスタとクロック信号ＣＫ４が接続されたトランジ
スタはターン オフ(turn off）される。この状態で、入
力アナログ信号Ｖｉｎ+とＶｉｎ-とが、それぞれ第１キ
ャパシタＣ１１と第２キャパシタＣ１２とにチャージさ
れると共に、第１差動演算増幅器２１の出力が第３キャ
パシタＣ２１と第４キャパシタＣ２２とにそれぞれチャ
ージされる。第１差動演算増幅器２１には先のクロック
サイクルでも出力があって、第３キャパシタＣ２１と第
４キャパシタＣ２２とにストアされている。
ック信号ＣＫ１とがハイ（high）となり、クロック信号
ＣＫ４とクロック信号ＣＫ２がロー（low）となる。ク
ロック信号ＣＫ１が接続されたトランジスタとクロック
信号ＣＫ３が接続されたトランジスタとがターン オン
(turn on）される。クロック信号ＣＫ２が接続されたト
ランジスタとクロック信号ＣＫ４が接続されたトランジ
スタはターン オフ(turn off）される。この状態で、入
力アナログ信号Ｖｉｎ+とＶｉｎ-とが、それぞれ第１キ
ャパシタＣ１１と第２キャパシタＣ１２とにチャージさ
れると共に、第１差動演算増幅器２１の出力が第３キャ
パシタＣ２１と第４キャパシタＣ２２とにそれぞれチャ
ージされる。第１差動演算増幅器２１には先のクロック
サイクルでも出力があって、第３キャパシタＣ２１と第
４キャパシタＣ２２とにストアされている。
【００２６】ついで、第２段階では、クロック信号ＣＫ
３とクロック信号ＣＫ１とがローとなり、クロック信号
ＣＫ４とクロック信号ＣＫ２とがハイとなる。クロック
信号ＣＫ１に接続されたトランジスタと、クロック信号
ＣＫ３に接続されたトランジスタとはターン オフされ
る。クロック信号ＣＫ２が接続されたトランジスタとク
ロック信号ＣＫ４が接続されたトランジスタとはターン
オンされる。この状態では、入力アナログ信号Ｖｉｎ+
とＶｉｎ-とは、それぞれ第１キャパシタＣ１１と第２
キャパシタＣ１２とから遮断され、同時に、第１キャパ
シタＣ１１と第２キャパシタＣ１２とにチャージされて
いる電荷は、第１差動演算増幅器２１の＋入力と−入力
とにそれぞれ入力される。第１差動演算増幅器２１の＋
出力と−出力とは、第３キャパシタＣ２１と第４キャパ
シタＣ２２とから遮断され、第３キャパシタＣ２１と第
４キャパシタＣ２２とにチャージされた電荷は第２差動
演算増幅器２２の＋入力と−入力とにそれぞれ入力され
る。
３とクロック信号ＣＫ１とがローとなり、クロック信号
ＣＫ４とクロック信号ＣＫ２とがハイとなる。クロック
信号ＣＫ１に接続されたトランジスタと、クロック信号
ＣＫ３に接続されたトランジスタとはターン オフされ
る。クロック信号ＣＫ２が接続されたトランジスタとク
ロック信号ＣＫ４が接続されたトランジスタとはターン
オンされる。この状態では、入力アナログ信号Ｖｉｎ+
とＶｉｎ-とは、それぞれ第１キャパシタＣ１１と第２
キャパシタＣ１２とから遮断され、同時に、第１キャパ
シタＣ１１と第２キャパシタＣ１２とにチャージされて
いる電荷は、第１差動演算増幅器２１の＋入力と−入力
とにそれぞれ入力される。第１差動演算増幅器２１の＋
出力と−出力とは、第３キャパシタＣ２１と第４キャパ
シタＣ２２とから遮断され、第３キャパシタＣ２１と第
４キャパシタＣ２２とにチャージされた電荷は第２差動
演算増幅器２２の＋入力と−入力とにそれぞれ入力され
る。
【００２７】比較器２３は、第２差動演算増幅器２２の
＋出力と−出力とを受け、所定の電圧値と比較して、出
力ディジタルコードＱ、／Ｑを出力する。
＋出力と−出力とを受け、所定の電圧値と比較して、出
力ディジタルコードＱ、／Ｑを出力する。
【００２８】この出力ディジタルコードＱ、／Ｑは、こ
れに接続されたトランジスタをそれぞれターン オンま
たはターン オフさせ、第１キャパシタＣ１１と、第２
キャパシタＣ１２と、第３キャパシタＣ２１と、第４キ
ャパシタＣ２２の入力側端子に所定の大きさに調整され
た抵抗ネットワークの出力電圧ＲＥＦ+とＲＥＦ-とを接
続する役割を果たす。出力ディジタルコードＱ、／Ｑに
応じて、抵抗ネットワークの出力電圧ＲＥＦ+とＲＥＦ-
とが第２段階のタイミングで、キャパシタの入力側端子
に接続され、加算され、増幅器に入力される。その結
果、ディジタルコードＱ、／Ｑにより、基準電圧が入力
にフィードバックされる。
れに接続されたトランジスタをそれぞれターン オンま
たはターン オフさせ、第１キャパシタＣ１１と、第２
キャパシタＣ１２と、第３キャパシタＣ２１と、第４キ
ャパシタＣ２２の入力側端子に所定の大きさに調整され
た抵抗ネットワークの出力電圧ＲＥＦ+とＲＥＦ-とを接
続する役割を果たす。出力ディジタルコードＱ、／Ｑに
応じて、抵抗ネットワークの出力電圧ＲＥＦ+とＲＥＦ-
とが第２段階のタイミングで、キャパシタの入力側端子
に接続され、加算され、増幅器に入力される。その結
果、ディジタルコードＱ、／Ｑにより、基準電圧が入力
にフィードバックされる。
【００２９】したがって、クロックパルスタイミングに
応じて、入力アナログ信号は積分された後、その積分さ
れた電圧値が出力電圧に加えられ、増幅され、量子化さ
れる。すなわち、デルタ シグマ アナログ ディジタル
変換される。
応じて、入力アナログ信号は積分された後、その積分さ
れた電圧値が出力電圧に加えられ、増幅され、量子化さ
れる。すなわち、デルタ シグマ アナログ ディジタル
変換される。
【００３０】抵抗ネットワークの出力電圧ＲＥＦ+、Ｒ
ＥＦ-が基準電圧ＲＳ+、ＲＳ-の１／Ｎとなれば、これ
は相対的に信号成分の大きさをＮ倍ほど大きくする効果
となって、増幅の役割を果たす。すなわち、この場合は
Ｎ＝２8までできるので、８ビットＡＧＣ段を内蔵した
のと同様である。
ＥＦ-が基準電圧ＲＳ+、ＲＳ-の１／Ｎとなれば、これ
は相対的に信号成分の大きさをＮ倍ほど大きくする効果
となって、増幅の役割を果たす。すなわち、この場合は
Ｎ＝２8までできるので、８ビットＡＧＣ段を内蔵した
のと同様である。
【００３１】
【発明の効果】以上述べたように、本発明の可変利得端
を内蔵するデルタ シグマ アナログディジタル変換器に
おいては、アナログ フロント エンドに必要なＡＧＣ回
路を、デルタ シグマ アナログ ディジタル 変換器に内
蔵して構成するので、従来技術においてＡＧＣ段を別途
に構成する場合に必要なハードウェアを減少させること
が可能となり、精密なキャパシタ工程の簡単化が可能と
なるという効果がある。また、従来技術のＡＧＣ回路に
おいては、解像度は受動素子の整合許容限界（matching
tolerance）によって制限され、これがＡ-Ｄ変換器の
最大解像度を決定するが、本発明の可変利得端を内蔵す
るデルタ シグマ アナログ ディジタル変換器において
は、デルタ シグマ アナログ ディジタル 変換器の固有
特性を用いて、ＡＧＣと等価な効果を得ることができる
ので、ハードウェアの簡略化と、工程の単純化と、解像
度の改善効果とを得ることが可能となるという効果があ
る。
を内蔵するデルタ シグマ アナログディジタル変換器に
おいては、アナログ フロント エンドに必要なＡＧＣ回
路を、デルタ シグマ アナログ ディジタル 変換器に内
蔵して構成するので、従来技術においてＡＧＣ段を別途
に構成する場合に必要なハードウェアを減少させること
が可能となり、精密なキャパシタ工程の簡単化が可能と
なるという効果がある。また、従来技術のＡＧＣ回路に
おいては、解像度は受動素子の整合許容限界（matching
tolerance）によって制限され、これがＡ-Ｄ変換器の
最大解像度を決定するが、本発明の可変利得端を内蔵す
るデルタ シグマ アナログ ディジタル変換器において
は、デルタ シグマ アナログ ディジタル 変換器の固有
特性を用いて、ＡＧＣと等価な効果を得ることができる
ので、ハードウェアの簡略化と、工程の単純化と、解像
度の改善効果とを得ることが可能となるという効果があ
る。
【図１】本発明の１実施の形態である可変利得端を内蔵
するデルタ シグマ アナログディジタル変換器が組み込
まれたファクシミリ モデムのアナログ フロント エン
ドの部分を示すブロック図である。
するデルタ シグマ アナログディジタル変換器が組み込
まれたファクシミリ モデムのアナログ フロント エン
ドの部分を示すブロック図である。
【図２】本発明の１実施の形態である可変利得端を内蔵
するデルタ シグマ アナログディジタル変換器の１部で
あるデルタ シグマ アナログ ディジタル変換部の回路
図である。
するデルタ シグマ アナログディジタル変換器の１部で
あるデルタ シグマ アナログ ディジタル変換部の回路
図である。
【図３】本発明の１実施の形態である可変利得端を内蔵
するデルタ シグマ アナログディジタル変換器の１部で
あるＡＧＣ回路の１例である抵抗ネットワークの回路図
である。
するデルタ シグマ アナログディジタル変換器の１部で
あるＡＧＣ回路の１例である抵抗ネットワークの回路図
である。
【図４】図２に示す本発明の１実施の形態である可変利
得端を内蔵するデルタ シグマアナログ ディジタル変換
器の１部であるデルタ シグマ アナログ ディジタル変
換部を駆動するクロック信号の波形図である。
得端を内蔵するデルタ シグマアナログ ディジタル変換
器の１部であるデルタ シグマ アナログ ディジタル変
換部を駆動するクロック信号の波形図である。
１０…アンティ-エイリアシング フィルタ、 ２０…デルタ シグマ アナログ ディジタル変換器、 ２１、２２…第１、第２差動演算増幅器、 ２３…比較器、 ３０…デシメーション フィルタ、 ４０…クロック発生器、 ５０…基準電圧発生器、 ６０…ＡＧＣ回路、 ７０…デルタ シグマ アナログ ディジタル変換部、 Ｃ１１、１２、２１、２２…第１〜第４サンプリング
キャパシタ、 Ｒ、２Ｒ…抵抗、 Ｖｉｎ+、Ｖｉｎ-…入力アナログ電圧、 Ｑ、／Ｑ…出力ディジタルコード、 ＲＥＦ+、ＲＥＦ-…抵抗ネットワークの出力電圧、 ＲＳ+、ＲＳ-…基準電圧、 Ｓ０+〜Ｓ８+、Ｓ０-〜Ｓ８-…スイッチ、 ＣＫ１〜４…クロック信号
キャパシタ、 Ｒ、２Ｒ…抵抗、 Ｖｉｎ+、Ｖｉｎ-…入力アナログ電圧、 Ｑ、／Ｑ…出力ディジタルコード、 ＲＥＦ+、ＲＥＦ-…抵抗ネットワークの出力電圧、 ＲＳ+、ＲＳ-…基準電圧、 Ｓ０+〜Ｓ８+、Ｓ０-〜Ｓ８-…スイッチ、 ＣＫ１〜４…クロック信号
Claims (6)
- 【請求項１】入力信号を増幅して出力する増幅器と、信
号電圧を蓄積する蓄電器と、必要とするタイミングに応
じて入力信号を上記蓄電器に接続し、上記蓄電器に蓄積
された電圧を上記増幅器に接続する複数のスイッチと、
上記増幅器の出力が所定値以上となればハイの出力を発
生し、所定値以下となればローの出力を発生する比較器
とを含んでなるデルタ シグマ アナログ ディジタル 変
換部と、 両端が基準電圧に接続され、複数の抵抗の各接続点にお
けるスイッチを介して基準電圧の数分の１の電圧を発生
するＡＧＣ回路と、 を含めてなることを特徴とする可変利得端を内蔵するデ
ルタ シグマ アナログディジタル変換器。 - 【請求項２】請求項１に記載の可変利得端を内蔵するデ
ルタ シグマ アナログ ディジタル変換器において、上
記増幅器は差動演算増幅器であることを特徴とする可変
利得端を内蔵するデルタ シグマ アナログ ディジタル
変換器。 - 【請求項３】請求項２に記載の可変利得端を内蔵するデ
ルタ シグマ アナログ ディジタル変換器において、上
記差動演算増幅器を２段に使用することを特徴とする可
変利得端を内蔵するデルタ シグマ アナログ ディジタ
ル変換器。 - 【請求項４】請求項１に記載の可変利得端を内蔵するデ
ルタ シグマ アナログ ディジタル変換器において、上
記ＡＧＣ回路は、抵抗値が２種類の抵抗を台形に接続し
て構成することを特徴とする可変利得端を内蔵するデル
タ シグマ アナログ ディジタル変換器。 - 【請求項５】請求項１に記載の可変利得端を内蔵するデ
ルタ シグマ アナログ ディジタル変換器において、上
記ＡＧＣ回路は、直列に接続した複数の抵抗で構成する
ことを特徴とする可変利得端を内蔵するデルタ シグマ
アナログ ディジタル変換器。 - 【請求項６】請求項１に記載の可変利得端を内蔵するデ
ルタ シグマ アナログ ディジタル変換器において、上
記スイッチは、ＮＭＯＳトランジスタであることを特徴
とする可変利得端を内蔵するデルタ シグマ アナログ
ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950010740A KR0155622B1 (ko) | 1995-05-02 | 1995-05-02 | 가변이득단을 내재한 델타시그마 아날로그 디지탈 변환기 |
| KR1995-10740 | 1995-05-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307275A true JPH08307275A (ja) | 1996-11-22 |
| JP2813565B2 JP2813565B2 (ja) | 1998-10-22 |
Family
ID=19413587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7321509A Expired - Fee Related JP2813565B2 (ja) | 1995-05-02 | 1995-12-11 | 可変利得端を内蔵するデルタシグマアナログディジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5821890A (ja) |
| JP (1) | JP2813565B2 (ja) |
| KR (1) | KR0155622B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445320B1 (en) | 1919-11-27 | 2002-09-03 | Yamaha Corporation | A/D conversion apparatus |
| JP2009540716A (ja) * | 2006-06-12 | 2009-11-19 | ジーエス・アイピー・リミテッド・ライアビリティ・カンパニー | シグマデルタ変調器 |
| JP2010200081A (ja) * | 2009-02-26 | 2010-09-09 | Panasonic Corp | デルタシグマａｄ変調器 |
| WO2011081069A1 (ja) * | 2009-12-29 | 2011-07-07 | ザインエレクトロニクス株式会社 | シグマデルタ変調器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005500A (en) * | 1997-06-06 | 1999-12-21 | Rosemount, Inc. | Transmitter with improved analog to digital converter |
| US6218972B1 (en) * | 1997-09-11 | 2001-04-17 | Rockwell Science Center, Inc. | Tunable bandpass sigma-delta digital receiver |
| US6160859A (en) * | 1998-10-19 | 2000-12-12 | Motorola, Inc. | Integrated multi-mode bandpass sigma-delta receiver subsystem with interference mitigation and method of using the same |
| US6456219B1 (en) | 2000-02-22 | 2002-09-24 | Texas Instruments Incorporated | Analog-to-digital converter including two-wire interface circuit |
| US6614375B2 (en) * | 2001-09-19 | 2003-09-02 | Texas Instruments Incorporated | Sigma-delta analog-to-digital converter having improved reference multiplexer |
| US6677876B1 (en) | 2002-08-27 | 2004-01-13 | Motorola, Inc. | Differential sigma-delta DAC with dynamic spectral shaping |
| GB0614259D0 (en) * | 2006-07-18 | 2006-08-30 | Global Silicon Ltd | A debouncing circuit |
| EP2498400A1 (en) * | 2011-03-11 | 2012-09-12 | Dialog Semiconductor GmbH | A delta-sigma modulator approach to increased amplifier gain resolution |
| US10461771B2 (en) | 2018-03-20 | 2019-10-29 | Texas Instruments Incorporated | Sigma-delta analog-to-digital converter with multiple counters |
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| JPS58170115A (ja) * | 1982-01-20 | 1983-10-06 | アルカテル・エヌ・ブイ | 切換えキヤパシタ装置を備えたデルタ−シグマ変調器 |
| JPS60218923A (ja) * | 1984-03-16 | 1985-11-01 | アルカテル・エヌ・ブイ | スイッチドキャパシタンスを使用するシグマ・デルタ変調器 |
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| JPS63262921A (ja) * | 1987-04-20 | 1988-10-31 | Nec Corp | Ａ／ｄ変換回路 |
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| JPH04114562A (ja) * | 1990-09-05 | 1992-04-15 | Canon Inc | 画像読取装置 |
| JPH0593742A (ja) * | 1991-02-15 | 1993-04-16 | Crystal Semiconductor Corp | 比率コンバータ型回路の妨害信号及び雑音に対する感度を減少させる方法及び装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541599A (en) * | 1993-06-30 | 1996-07-30 | Crystal Semiconductor Corporation | Data independent loading of a reference in a discrete time system |
| US5548833A (en) * | 1994-06-03 | 1996-08-20 | Transwitch Corporation | Data independent automatic gain control circuit for telecommunication applications |
| US5581213A (en) * | 1995-06-07 | 1996-12-03 | Hughes Aircraft Company | Variable gain amplifier circuit |
-
1995
- 1995-05-02 KR KR1019950010740A patent/KR0155622B1/ko not_active IP Right Cessation
- 1995-12-11 JP JP7321509A patent/JP2813565B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-02 US US08/641,935 patent/US5821890A/en not_active Expired - Lifetime
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| US8552895B2 (en) | 2009-12-29 | 2013-10-08 | Thine Electronics, Inc. | Sigma-delta modulator for reducing power consumption and suitable for high-speed operations |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043544A (ko) | 1996-12-23 |
| US5821890A (en) | 1998-10-13 |
| KR0155622B1 (ko) | 1998-12-15 |
| JP2813565B2 (ja) | 1998-10-22 |
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