JP2009540716A - シグマデルタ変調器 - Google Patents

Abstract

【課題】アナログ入力信号の大きさに相当するディジタル出力信号を生成するシグマデルタ変調器を提供する。
【解決手段】アナログ入力に調節信号を加算して加算出力信号を形成する加算ユニット８と、加算出力信号を受け取り、この信号に応じた積分出力信号を形成するように構成された積分器９と、積分出力信号を受け取り、この信号に応じたディジタル出力信号を形成するように構成された量子化器とを有する変調器ユニットを、シグマデルタ変調器は備える。シグマデルタ変調器はさらに、調節信号を生成し、かつ調節信号に２つの境界値のうちの１つを選択することによって調節信号を形成するように構成された選択回路１１を有するフィードバックループを備え、この選択はディジタル出力信号に応じて実行される。
【選択図】図９

Description

本発明は、利得関数およびオフセット関数を有するシグマデルタ変調器に関する。

シグマデルタ変調器はアナログ／ディジタル変換に用いられる。シグマデルタ変調器は、高分解能、高集積化および低コストを提供する。そして、これらを、アナログ／ディジタル変換が必要とされる多くの用途に対して理想的な選択とする。

シグマデルタ変調器の作用は、最も単純な１ビットの実施形態を用いて最良に説明される。

図１に示す基本の実装では、シグマデルタ変調器は、加算ユニット１、積分器２、比較器３、およびディジタル−アナログ変換器（ＤＡＣ）４を備える。加算ユニットは、例えば、差動増幅器であってもよい。比較器はアナログ／ディジタル変換器（ＡＤＣ）であってもよい。

図１に示すとおり、変調器の構成要素はフィードバックループに接続されている。アナログ入力信号は加算ユニットに供給される。加算ユニットでは、アナログ入力信号からフィードバック信号が減算され、その後にループフィルタ（この場合は、積分器）に供給される。積分器からの出力信号は、比較器において基準電圧と比較される。積分器からの出力信号が基準電圧よりも大きい場合、「１」が出力され、積分器からの出力信号が基準電圧よりも小さい場合、「０」が出力される。このようにして、アナログ入力信号はディジタル出力信号に変換される。

ディジタル出力信号は、ＤＡＣを介して加算ユニットにフィードバックされる。この信号は、加算ユニットにおいて入力信号から減算される。フィードバック信号の目的は、ディジタル出力信号の「１」および「０」にアナログ入力を相当させることによって、積分器の平均出力を比較器の基準信号レベル近くに維持することにある。

フィードバックループ内のＤＡＣは上側基準電圧および下側基準電圧を有する。比較器が「１」を出力すると、ＤＡＣは上側基準電圧で信号を出力し、比較器が「０」を出力すると、ＤＡＣは下側基準電圧で信号を出力する。入力信号がフィードバックＤＡＣの上側基準電圧または下側基準電圧に等しいとき、変調器はフルスケール範囲で作動する。例えば、フィードバックＤＡＣが、「０」を受け取ると−２．５Ｖを出力し、「１」を受け取ると＋２．５Ｖを出力するのであれば、入力範囲は±２．５Ｖである。比較器の基準電圧は入力範囲の上側境界値および下側境界値の中間値であり、例えば、±２．５Ｖの入力範囲に対しては、比較器の基準電圧は０Ｖになる。比較器の基準電圧は、変調器の仮想接地レベルを表す。「０（ゼロ）」を中心として対称な入力範囲を有する変調器については、仮想接地レベルはゼロである。

シグマデルタ変調器からの出力は「１」および［０］のストリームである。「１」の［０］に対する比率が、変調器の入力範囲に対する入力信号の大きさを表す。例えば、変調器の入力範囲が±２．５Ｖであり、入力信号の大きさが１．０Ｖである場合、入力信号は５Ｖ範囲の下側境界値よりも３．５Ｖ高い。この例では、出力信号の７０％は［１］からなる。変調器がアナログ入力信号を正確に表すディジタル出力信号を生成するには、変調器はアナログ入力信号の変化速度よりもかなり高速でサンプリングする必要がある。

上述の１ビット変調器よりも高性能なシグマデルタ変調器は、複数の変調器および積分器を有する。

シグマデルタ変調器は、従来のＡＤＣに比べて改良された雑音性能を提供する。これは、オーバーサンプリング、雑音整形、ディジタルフィルタ処理、およびデシメーションによって達成される。

従来のマルチビットＡＤＣ変換器は、入力信号を規則的な時間間隔でサンプリングし、入力信号の大きさを等間隔の多数の所定の大きさのうちの１つとして分類することによって、アナログ信号をディジタル信号に変換する。最も単純な１ビットＡＤＣは、入力信号を２つの所定の大きさレベルに従って分類し、入力信号が２つのレベルのいずれに最も近いかによって、「１」または「０」を出力する。同様に、２ビットＡＤＣは入力信号を４つの所定の大きさのレベルに従って分類し、サンプリング周期中に「００」、「０１」、「１０」、または「１１」を出力する。他のビットのＡＤＣについても同様である。入力信号が比較される大きさレベルの数が多くなるほど、変換器の分解能が高くなる。入力信号を多数の等間隔の値の１つに一致させることによって、ＡＤＣの出力は本質的に誤差を有する。この理由は、ＡＤＣ入力が無限数の状態を有する連続信号であるのに対して、出力信号は離散関数であって、異なる状態の数が変換器の分解能によって決定されるためだからである。アナログからディジタルへの変換は情報の若干の損失を伴い、信号にひずみを生じる。この誤差の大きさはランダムであり、最大で±ＬＳＢ（ディジタル出力の最下位のビット）になる。

図２ａに、正弦波信号が入力される従来のマルチビットＡＤＣからの出力信号のＦＦＴ解析から得られる典型的なグラフを示す。Ｆsは入力信号のサンプリング周波数であり、この周波数はナイキスト定理に従って、入力信号の帯域幅の少なくとも２倍でなければならない。ＦＦＴ解析は信号を周波数成分に分解する。正弦波は単一周波数における大きなスパイクとして明瞭に見て取れる。しかし、ＤＣからＦs／２に広がる多数のランダム雑音もまた見て取れる。この雑音は上述のひずみの結果であり、量子化雑音として既知である。

信号対雑音比（ＳＮＲ）は、雑音を表す全周波数のＲＭＳ総和で信号振幅を除算することによって得られる。従来のＡＤＣでは、分解能つまりビット数を増加することによってのみ、ＳＮＲは改善される。

サンプリング周波数がオーバーサンプリング率ｋによってｋＦsにまで増加する場合、雑音レベルが低下する。これは図２ｂに示されている。ＳＮＲは図２ａの状態から変化していないが、雑音はより広い周波数範囲にわたり広がっている。シグマデルタ変換器は、１ビットＡＤＣの後段にディジタルフィルタを接続することによって、この効果を活用できる。フィルタの効果を図２ｃに示す。雑音の大部分がディジタルフィルタを通過するため、ＲＭＳ雑音は少ない。この動作により、シグマデルタ変調器は低分解能ＡＤＣから広いダイナミックレンジを達成できる。

しかし、妥当な分解能に対しても必要とされるオーバーサンプリング率が一般に実現可能値よりも大き過ぎるため、シグマデルタ変調器はオーバーサンプリングのみから高分解能を獲得することはできない。シグマデルタ変調器はまた、変調器のピーク利得応答から離れた雑音を整形する。

図１の変調器では、ループフィルタは積分器である。これにより、変調器は雑音を低周波数から高周波数に整形する。これは、積分器が誤差電圧を加算し、これによって入力信号に対してローパスフィルタとして作用し、量子化雑音に対してはハイパスフィルタとして作用するからである。このようにして、量子化雑音の大部分は高周波数成分に偏る（図３ａ参照）。は雑音電力全体を変化させないが、分布を変化させる。

高次のシグマデルタ変調器では、雑音整形は２段以上の積分および加算を含むことによって達成される。

ディジタルフィルタがシグマデルタ変調器の雑音整形された出力に適用される場合、図３ｂに示すように、オーバーサンプリングのみに比べてフィルタは雑音をより多く除去する。

シグマデルタ変調器の出力は、そのサンプリングレートにおいて「１」および「０」のストリームである。このデータレートは一般に高速であり、このため、ディジタル間引きフィルタ（ディジタルデシメーションフィルタ）を用いてデータレートをより有用な値にまで低減してもよい。図５に示すとおり、この処理の間に有用な情報が失われることはない。信号の帯域幅がディジタル出力フィルタによって低減されるため、出力データレートが元のサンプリングレートよりもたとえ低い場合であっても、出力データレートはナイキスト基準を満たすことができる。これは、特定のある入力値を保持し、残りを廃棄することによって達成される。この処理は、係数Ｍのデシメーション（デシメーション率）として既知である。出力データレートが信号帯域幅の２倍よりも大きいと仮定して、Ｍは任意の整数値である。入力がＦsでサンプリングされる場合、フィルタ処理された出力データレートは情報の損失なくＦs／Ｍにまで減少する。上述のシステム全体は、図４に示されている。

シグマデルタ変調器は、入力信号が変調器入力範囲の上限値と下限値との間で変化する場合に、最大分解能を提供する。上限値および下限値は、変調器の仮想接地レベルを中心として±Ｖcc／２と考えられる（すなわち、変調器はＶccの入力範囲を有する）。シグマデルタ変調器の分解能を最適化する１つの選択肢として、フィードバック経路に遷移サイクルを導入することによって、シグマデルタ変調器内に利得関数を実装することができる。遷移サイクルは変調器の仮想接地レベルに等しい正味平均値を有する。フィードバック経路に多くの遷移サイクルを導入することによって、フィードバックの全体平均レベルが低下する。

図６は、フィードバック経路に遷移サイクルを導入するシグマデルタ変調器を示す。ループフィルタ５は積分回路であり、量子化器はラッチ６であり、フィードバックＤＡＣは排他的ＯＲゲート（ＸＯＲゲート）７に置き換えられている。ＸＯＲゲートはその入力としてディジタルフィードバック信号および制御信号を有する。

図７の波形Ａは、仮想接地レベルにおける入力の典型的なフィードバック信号を示す。図７では、仮想接地レベルは１／２Ｖccに設定されている。信号は５０％デューティサイクルを有し、すなわち、サイクルの半分が上限値Ｖccであり、半分が０Ｖである。したがって、信号は変調器の入力範囲の上限値と下限値の中間の大きさを有する（すなわち、この場合は１／２Ｖcc）入力を表す。

図７の波形Ｂは、遷移サイクルを含む等価なフィードバック信号を示す。非ゼロ復帰すなわちＮＲＺ波形である波形Ａはゼロ復帰（ＲＴＺ）波形に変換されている。図から明らかなとおり、遷移サイクルは１／２Ｖccの正味平均値（仮想接地）を有する。

図７の波形Ｂは直接合成するのが難しい。しかし、遷移サイクルに対する要件は、等価フィードバック信号の正味平均値が仮想接地レベルに等しいことのみであるため、図７の波形Ｃが、積分器から見た全体フィードバックレベルへの効果に関して、波形Ｂと同一効果を有する。波形Ｃでは、遷移サイクルは、実際には、平均値１／２Ｖccを有するペアのパルスとして実現されている。

波形Ｃは、波形Ｄ（図７に示される）とのＸＯＲゲートを用いて、波形Ａから容易に生成される。したがって、図７に示されるシグマデルタ変調器では、ディジタル出力信号（波形Ａ）および制御信号（波形Ｄ）がＸＯＲゲートに入力されて、フィードバック信号（波形Ｃ）を生成する。なお、フィードバック信号は依然として５０％のデューティサイクルを有し、これにより、変調器はやはり１／２Ｖccの入力で平衡化される。言い換えると、仮想接地における入力信号については、フィードバック信号に遷移サイクルを導入しても、その状態は変化しない。

図８の波形Ａ、ＢおよびＣは、変調器が正のフルスケールの入力（Ｖcc）を有する状態と類似の波形である。変調器のディジタル出力信号は波形Ａである。入力が上限値にあるため、出力信号は常に高（high）である（１００％の割合で１である）。同一制御信号（波形Ｃ）がディジタル出力信号と共にＸＯＲゲートに加えられると、フィードバック信号Ｂが生成される。このとき、フィードバック信号は３／４Ｖccの正味ＤＣ成分を有する。したがって、３／４Ｖccの入力はこのフィードバック信号で平衡化され、変調器への上限入力は１／４Ｖcc減少する。

同様に、変調器への入力が負のフルスケール入力（０Ｖ）を有する場合、同一制御信号は１／４Ｖccの正味ＤＣ成分を有するフィードバック信号を生成する。したがって、１／４Ｖccの入力はこのフィードバック信号で平衡化され、変調器への上限入力は１／４Ｖcc増加する。

このことから、全体として、図７の波形Ｄおよび図８の波形Ｃは、変調器の入力範囲をＶccから１／２Ｖccに減少させる。変調器は、間接的に２の利得を有する。変調器への入力範囲を半分に減少することによって、制御信号は、シグマデルタ変調器の前における２倍の増幅と同一結果を効果的に達成している。

制御およびフィードバック信号は、好ましくは、ディジタル出力信号よりも高い周波数を有する。これを達成するために、ＸＯＲゲートおよび量子化器は異なるクロック信号を受信できる。

また制御信号を用いてオフセットを加えることができる。これは、図６に示した回路と同一の基本回路を用いて達成される。この用途では、制御信号は、遷移サイクルがフィードバック信号に非対称に導入されるように構成される。出力信号中に「０」よりも［１］が多くなるように置き換えることにより、生成されたフィードバック信号が入力信号に正のオフセットを加えることができる。これは、同一数の遷移サイクルがフィードバック信号に対称的に導入される状態に比べて、フィードバック信号の正味のＤＣ成分が小さくなるからである。同様に、「１」よりも［０］が多くなるように置き換えることにより、負のオフセットを加えることができる。

遷移サイクルをフィードバック信号に導入することは、スペクトル雑音整形情報の一部が除去されることを意味する。したがって、変調器によって達成できるＳＮＲの減少は避けられない。例えば、制御信号が図７の波形Ｄおよび図８の波形Ｃの形である状態においては、変調器にフィードバックされる信号の１／４が遷移サイクルに置き換えられる状態になる。言い換えると、フィードバック信号の７５％のみが雑音整形成分を含み、残りの２５％は利得スケーリング（およびオフセット）の成分を含む。したがって、６ｄＢの利得（２倍）に対し、ＳＮＲは２．５ｄＢ（約１．３倍）低下してしまう。

このことから、フィードバック信号のスペクトル雑音整形情報を維持しながら、フィードバック信号を介してアナログ入力信号に間接的なオフセットおよび／または利得を与えるシグマデルタ変調器が必要とされる。

本発明の第１構成によれば、アナログ入力信号の大きさに相当するディジタル出力信号を生成するシグマデルタ変調器が提供される。この変調器は、アナログ入力信号に調節信号を加算して加算出力信号を形成する加算ユニットと、加算出力信号を受け取り、この信号に応じた積分出力信号を形成するように構成された積分器と、積分出力信号を受け取り、この信号に応じたディジタル出力信号を形成するように構成された量子化器とを有する変調ユニットを備える。シグマデルタ変調器はさらに、調節信号を生成し、かつ調節信号に２つの境界値のうちの１つを選択することによって調節信号を形成するように構成された選択回路を有するフィードバックループを備え、この選択はディジタル出力信号に応じて実行される。

好ましくは、変調ユニットおよびフィードバックループは、ディジタル出力信号および調節信号を反復的に生成するようにそれぞれ構成され、各反復において２つの境界値のうちの１つを選択するように選択回路は構成される。

好ましくは、選択回路は、ディジタル出力信号の瞬時値に応じて２つの境界値のうちの１つを選択するように構成される。

量子化器は、第１電圧レベルおよび第２電圧レベルのいずれかをディジタル出力信号に選択することによって、ディジタル出力信号を形成するように構成されてもよい。選択回路は、第１電圧レベルを有するディジタル出力信号に応答して２つの境界値のうちの第１の値を選択し、第２電圧レベルを有するディジタル出力信号に応答して２つの境界値のうちの第２の値を選択するように構成される。

好ましくは、第１境界値および第２境界値のうちの少なくとも１つは、第１電圧レベルおよび第２電圧レベルのいずれとも異なる。

変調ユニットは、好ましくは、第１境界値および第２境界値が一定値を維持する場合に、ディジタル出力信号は２つの境界値の間の範囲内のアナログ入力信号のレベルに相当するように構成される。

選択回路は境界値を変更可能であってもよい。

選択回路は、ディジタル出力信号を受け取り、そのディジタル出力信号に応じて２つの境界値のうちの１つを出力するように構成されたマルチプレクサを備えてもよい。選択回路はまた、アナログ入力信号に応じて第１制御信号および第２制御信号を生成するように構成された制御ユニットを備えてもよい。好ましくは、ディジタル信号である、第１制御信号および第２制御信号を生成するように、選択回路は構成される。

好ましくは、選択回路は第１ディジタル−アナログ変換器および第２ディジタル−アナログ変換器を備え、これらディジタル−アナログ変換器は、それぞれ、第１および第２制御信号のうちの１つを受け取り、その制御信号に応じて各境界値をそれぞれ出力するように構成される。

制御ユニットは、好ましくは、シグマデルタ変調器によるアナログ入力信号の有効な増幅をもたらすように、第１制御信号および第２制御信号を生成する。制御ユニットはまた、シグマデルタ変調器によるアナログ入力信号の有効なオフセットをもたらすように、第１制御信号および第２制御信号を生成する。

２つの境界値は、それぞれ、電圧レベルに一致してもよい。制御ユニットは、２つの電圧レベル間の差が小さくなるように、第１制御信号および第２制御信号を生成してアナログ入力信号の有効な増幅をもたらすように動作してもよい。制御ユニットは、２つの電圧レベルの和がゼロ以外となるように第１制御信号および第２制御信号を生成することによって、アナログ入力信号の有効なオフセットをもたらすように動作してもよい。

制御ユニットは、好ましくは、入力信号の許容範囲の上側境界および／または下側境界の外側にアナログ入力信号が拡大していることを判別するように構成される。

制御ユニットは、好ましくは、アナログ入力信号の許容範囲の上側境界および／または下側境界の外側にアナログ入力信号が拡大していることの判別に応答して、アナログ入力信号の有効な増幅（有効増幅率）を低減するように構成され、さらに、アナログ入力信号の許容範囲の上側境界または下側境界の外側にアナログ入力信号が拡大していることの判別に応答して、アナログ入力信号の有効なオフセットを設定するように構成される。

制御ユニットは、アナログ入力信号を第１の相対的に高いしきい値と比較し、アナログ入力信号が第１の相対的に高いしきい値よりも低い場合、アナログ入力信号の有効な増幅を増加するように構成されてもよい。制御ユニットは、アナログ入力信号を第２の相対的に高いしきい値と比較し、アナログ入力信号が第２の相対的に高いしきい値よりも低い場合、アナログ入力信号の有効な増幅を低減するように構成されてもよい。好ましくは、第２の相対的に高いしきい値は、第１の相対的に高いしきい値よりも高い。

制御ユニットは、アナログ入力信号を第１の相対的に低いしきい値と比較し、アナログ入力信号が第１の相対的に低いしきい値より高い場合、アナログ入力信号の有効な増幅を増加するように構成されてもよい。制御ユニットは、アナログ入力信号を第２の相対的に低いしきい値と比較し、アナログ入力信号が第２の相対的に低いしきい値より低い場合、アナログ入力信号の有効な増幅を減少するように構成されてもよい。好ましくは、第２の相対的に低いしきい値は、第１の相対的に低いしきい値より低い。

制御ユニットは、アナログ入力信号を第１の相対的に高いしきい値および第１の相対的に低いしきい値と比較し、アナログ入力信号が第１の相対的に高いしきい値よりも高いか、または第１の相対的に低いしきい値よりも低いかのいずれかである場合、第１の相対的に低いしきい値よりも低くまで、または第１の相対的に高いしきい値よりも高くまで拡大することなく、アナログ入力信号の有効なオフセットを設定するように構成されてもよい。

制御ユニットは、所定のアルゴリズムによって制御信号を生成するように構成されてもよい。制御ユニットは、アナログ入力信号に応じて制御信号を生成するために、複数のアルゴリズムのうちの１つを選択するように構成されてもよい。

シグマデルタ変調器は非線形伝達関数を有してもよい。制御ユニットは、相対的に大きい電圧範囲内で変化するアナログ入力信号の有効な増幅に比べて、相対的に小さい電圧範囲内で変化するアナログ入力信号には大きい有効な増幅をもたらすように、動作してもよい。

好ましくは、制御ユニットはソフトウェアで実現される。

好ましくは、選択はディジタル出力信号のみに応じて実行される。

本発明の第２構成によれば、ディジタルデータを検出する検出装置を備えたディジタルメディアプレーヤが提供される。この検出装置は、アナログ入力信号を受け取って、このアナログ入力信号の大きさに相当するディジタル出力信号を形成するシグマデルタ変調器を有する。このシグマデルタ変調器は、アナログ入力に調節信号を加算して加算出力信号を形成する加算ユニットと、加算出力信号を受け取り、この信号に応じた積分出力信号を形成するように構成された積分器と、積分出力を受け取り、この信号に応じたディジタル出力信号を形成するように構成された量子化器と、調節信号を生成し、かつ調節信号の２つの境界値のうちの１つを選択することによって調節信号を形成するように構成された選択回路を有するフィードバックループとを備え、選択はディジタル出力信号に応じて実行される。

好ましくは、２つの境界値は、それぞれ電圧レベルに対応し、ディジタルメディアプレーヤは、各電圧レベルを設定する第１および第２の制御信号を生成するように構成された制御ユニットを備える。

好ましくは、制御ユニットは検出装置によって検出されたディジタルデータのタイプに応じて所定の第１および第２制御信号を選択するように構成される。

制御ユニットは、検出装置から情報を受け取って、この受け取った情報に応じて第１および第２の制御信号を生成するように構成されてもよい。ここで、検出装置から受け取る情報は、検出装置によって検出されたディジタルデータに依存している。

ディジタルメディアプレーヤは、光ディスクを再生するように構成されてもよく、制御装置は、光ディスクの反射率を表す信号を検出装置から受け取るように構成されてもよい。制御ユニットは、この信号に応じて第１および第２の制御信号を生成するように構成される。

プレーヤは光ディスクを再生するように構成されてもよく、検出装置は光ディスクの記憶情報を検出し、その情報に応じてアナログ入力信号を生成するように構成されてもよい。

本発明の第３構成によれば、シグマデルタ変調器によってアナログ入力信号の大きさに相当するディジタル出力信号を生成する方法が提供される。この方法は、加算ユニットによってアナログ入力信号に調節信号を加算して加算出力信号を形成する工程と、積分器によって加算出力信号を受け取る工程であって、積分器はこの信号に応じた積分出力信号を形成するように構成されている工程と、量子化器において積分出力信号を受け取る工程であって、量子化器はこの信号に応じたディジタル出力信号を形成するように構成されている工程と、フィードバックループによって調節信号に対して２つの境界値のうちの１つを選択することにより調節信号を生成する工程であって、フィードバックループはディジタル出力信号に応じて選択を実行するように構成された選択回路を備えた工程とを備える。

本発明の第４構成によれば、アナログ入力信号の大きさに相当するディジタル出力信号を生成するシグマデルタ変調器が提供される。このシグマデルタ変調器は、アナログ入力に調節信号を加算して加算出力信号を生成する加算ユニットと、加算出力信号を受け取り、この信号に応じた積分出力信号を形成するように構成された積分器と、積分出力信号を受け取り、この信号に応じたディジタル出力信号を形成するように構成された量子化器とを有する変調器ユニットを備える。シグマデルタ変調器はさらに、調節信号を生成し、かつ選択回路を有するフィードバックループを備え、この選択回路は、ディジタル出力信号に応じた調節信号を生成するように構成される。この調節信号の生成は、ディジタル出力信号の２つの出力値の間の遷移に応答して、２つの境界値の間の一致する遷移、つまりディジタル出力値間の遷移に一致する遷移を有するように調節信号が形成されるものである。

選択回路は、２つの境界値のうちの少なくとも１つが２つの出力値のいずれとも異なるように調節信号を形成するように構成される。

２つの出力値および２つの境界値のそれぞれは、相対的に高い値と相対的に低い値を備えてもよい。選択回路は、ディジタル出力信号の相対的に高い出力値と相対的に低い出力値との間での１つの方向に遷移することに応じて、相対的に高い境界値と相対的に低い境界値との間で同一方向の遷移を有する調節信号を形成するように構成されてもよい。

本発明の第５構成によれば、ディジタルデータを検出する検出装置を備えたディジタルメディアプレーヤが提供される。この検出装置は、アナログ入力信号を受け取って、このアナログ入力信号の大きさに相当するディジタル出力信号を形成するシグマデルタ変調器を有する。このシグマデルタ変調器は、アナログ入力に調節信号を加算して加算出力信号を形成する加算ユニットと、加算出力信号を受け取り、この信号に応じた積分出力信号を形成するように構成された積分器と、積分出力を受け取り、この信号に応じたディジタル出力信号を形成するように構成された量子化器とを有する変調器ユニットを備える。シグマデルタ変調器は、さらに、調節信号を生成し、かつ選択回路を有するフィードバックループを備える。この選択回路は、ディジタル出力信号に応じた調節信号を生成するように構成される。この調整信号の生成は、ディジタル出力信号の２つの出力値の間の遷移に応答して、２つの境界値の間の一致する遷移、つまりディジタル出力値間の遷移に一致する遷移を有するように調節信号が形成されるものである。

本発明の第６構成によれば、シグマデルタ変調器によってアナログ入力信号の大きさに相当するディジタル出力信号を生成する方法が提供される。この方法は、加算ユニットによってアナログ入力に調節信号を加算して加算出力信号を形成する工程と、積分器によって加算出力信号を受け取る工程であって、積分器はこの信号に応じた積分出力信号を形成するように構成されている工程と、量子化器において積分出力信号を受け取る工程であって、量子化器はこの積分出力信号に応じたディジタル出力信号を形成し、ディジタル出力信号に応じた調節信号を生成するように構成されている工程とを備える。この調整信号の生成は、ディジタル出力信号の２つの出力値の間の遷移に応答して、２つの境界値の間の一致する遷移、つまりディジタル出力値間の遷移に一致する遷移を有するように調整信号が形成されるものである。

本発明の詳細な理解は、例の目的の以下の図面を参照することで可能になる。

上の説明のとおり、シグマデルタ変調器の許容入力範囲は、フィードバック信号の上限電圧（上側電圧）および下限電圧（下側電圧）によって判別される。本発明の実施形態によるシグマデルタ変調器では、フィードバック信号の上限電圧および下限電圧は、２つの境界電圧によって設定される。フィードバック信号は、２つの境界電圧のうちのいずれかを選択するように、ディジタル出力信号を用いて生成される。シグマデルタ変調器の間接的な利得およびオフセットは、境界値に適切な値を選択することによって制御される。

次に、本発明の実施形態によるシグマデルタ変調器について、特定の実施形態を用いて説明する。これは単なる例示の目的であって、本発明は、間接的な利得および／またはオフセットがフィードバック信号の上限電圧および下限電圧を調節することによって制御される、任意のシグマデルタ変調器を包含する、と理解されるべきである。

本発明の一実施形態によるシグマデルタ変調器を図９に示す。この変調器は、加算ユニット８、積分器９、量子化器１０、およびフィードバックループに接続された選択回路１１を備える。

加算ユニットはアナログ入力と、選択回路によって出力される調節信号とを受け取るように構成されている。加算ユニットは、アナログ入力信号から調節信号を減算し、減算された信号を積分器に出力する。積分器は、減算された信号をフィルタ処理し、フィルタ処理された信号を量子化器に出力する。量子化器は、比較器において積分された信号と基準信号とを比較する。積分器からの出力信号が基準電圧よりも大きい場合は「１」が出力され、積分器の出力信号が基準電圧よりも小さい場合は「０」が出力される。このようにして、入力信号がディジタル出力信号に変換される。

変調器はディジタル出力信号を出力する。ディジタル出力信号はまた、選択回路にフィードバックされる。選択回路の役割は、調節信号によってシグマデルタ変調器の入力範囲を設定することである。

図９の本発明の実施形態による選択回路は、マルチプレクサ１５、第１ＤＡＣ１３、第２ＤＡＣ１４、および制御ユニット１２を備える。マルチプレクサは入力としてディジタル出力信号と２つの境界値を受け取る。境界値はそれぞれ、２つのＤＡＣの１つからの電圧出力である。第１ＤＡＣは第１境界値を出力し、第２ＤＡＣは第２境界値を出力する。各ＤＡＣからの電圧出力は、制御ユニットで生成される制御信号によって制御される。したがって、制御ユニットは、２つの制御信号によって、マルチプレクサに入力される境界値を制御できる。

好ましくは、制御ユニットはソフトウェアで実現される。好ましくは、制御ユニットによって生成される制御信号はディジタル信号である。

ディジタル出力信号は、２つの境界信号のうちのいずれが所与の時間にマルチプレクサから出力されるかを制御する。ディジタル出力が高（high）のとき、すなわち、シグマデルタ変調器が「１」を出力しているとき、マルチプレクサは２つの境界値のうちの一方を出力する。ディジタル出力が低（low）のとき、すなわち、シグマデルタ変調器が「０」を出力しているとき、マルチプレクサは２つの境界値のうちの他方を出力する。したがって、マルチプレクサから出力される調節信号はディジタル出力信号と同じ「１」と「０」のシーケンスを含むが、ディジタル出力信号中の「１」および「０」の電圧レベルはそれぞれ、２つの境界値のうちの１つに置き換えられている。これより、ディジタル出力信号の各「１」と「０」との間の遷移は、調節信号の２つの境界値間と同一の遷移によって表される。調節信号の同一遷移はディジタル信号の遷移と同一方向であってもよい。すなわち、ディジタル出力信号の「０」と「１」との間の遷移が、調節信号の２つの境界値の低い方の値から高い方の値への遷移によって表されてもよい。

選択ユニットは、好ましくは、２つの境界値を調節できる。２つの境界値、つまり調節信号がその間で変化する２つの値は、調節されることによって制御される。この方法では、シグマデルタ変調器によってアナログ入力信号に加えられる利得およびオフセットが、制御ユニットによって直接制御される。

２つの境界値は、ディジタル信号の「１」と「０」を表す電圧レベルとそれぞれ異なってもよい。例えば、２つの境界値の下側値は、ディジタル出力信号の「０」を表す電圧レベルと異なってもよい。２つの境界値の上側値はディジタル信号の「１」を表す電圧レベルと異なってもよい。さらに、両方の境界値がディジタル出力信号の各電圧レベルと異なってもよい。

例えば、２つの境界値が元々＋２．５Ｖおよび−２．５Ｖにそれぞれ設定されている場合、シグマデルタ変調器の入力範囲は±２．５Ｖである。２つの境界値がそれぞれ＋２．０Ｖおよび−２．０Ｖに変更された場合、シグマデルタ変調器の入力範囲は±２．０Ｖとなり、これは１Ｖ減少したことになる。したがって、変調器の間接的な利得は２０％増加している。同様に、２つの境界値が、それらの和がゼロとならないように変更された場合（例えば、一方の境界値を０Ｖに、他方を５Ｖに変更する）、調節信号のＤＣ成分の正味の増加によって、間接的なオフセットがアナログ入力信号に加えられる。すなわち、間接的な負のオフセットがアナログ入力信号に加えられる。調節信号の正味のＤＣ成分が減少するように２つの境界値が調節される場合（すなわち、２つの境界値の和が負になる場合）、間接的な正のオフセットが入力信号に加えられる。

本発明の実施形態によるシグマデルタ変調器は、既存の変調器の雑音の不利益を被ることなく、フィードバック信号によって可変利得およびオフセットを実現できる点で有利である。フィードバック信号の上側および下側しきい値を直接変更することによって、シグマデルタ変調器は、スペクトル雑音整形情報を全く除去する必要なく、フィードバック信号の正味のＤＣ成分を調節できる。ディジタル出力信号中に存在する「１」と「０」の元々のシーケンスが維持されるので、スペクトル雑音整形情報はフィードバック信号中に維持される。

本発明の特定の実施形態によるシグマデルタ変調器は、ディジタル出力信号のみに応じて調節信号に２つの境界値のうちの１つを選択する選択回路によって、ディジタル出力信号のスペクトル雑音整形情報を調節信号中に直接保持する。このような選択回路の１つの例を図９に示す。ディジタル出力信号のみに応じて選択を実行することによって、ディジタル出力信号の遷移が調節信号において簡単な方法で再現される。

本発明の実施形態によるシグマデルタ変調器はまた、既存の変調器に比べて低コストで、可変利得および可変オフセットを提供する。

本発明の実施形態によるシグマデルタ変調器は、有利には、様々な電圧範囲にわたり変化する入力信号を変調器が受け取る用途において使用されてもよい。例えば、アンテナで受信される無線周波数は、送信アンテナと受信アンテナとの距離に応じて、様々な振幅範囲にわたり変化する傾向にある。遠く離れた送信機から受信される信号に対しては、シグマデルタ変調器の間接的な利得を増加させる。これにより、変調器の分解能は、小さい振幅信号に対しても十分な感度を有することができる。

別の用途においては、シグマデルタ変調器はＣＤプレーヤに使用されてもよい。ＣＤは反射率が変化し、例えば、ＣＤ−ＲＷディスクはＣＤ−Ｒディスクまたはプレスディスク（pressed disc）の約１／４の反射率を有する。従来は、反射率のこの変動は、変調器よりも前段のアナログ増幅器における単一利得切換オプションを使用して対処されてきた。しかし、反射率のこの差は、本発明の実施形態によるシグマデルタ変調器を使用して、フィードバックループにより変調器の間接的な利得を簡単に調節することによって補償される。

入力信号源に依存する様々な既知の電圧範囲にわたり変化する入力信号をシグマデルタ変調器が受け取るような用途においては、各信号発生源（例えば、様々なタイプのＣＤ）に記憶された適切な境界値のセットを制御ユニットが有してもよい。そして、アナログ入力信号を供給する発生源に、適切な境界値を制御ユニットは使用できる。制御ユニットは、これらの所定の境界値の使用に制限されてもよい。あるいは、最初の境界値を制御ユニットが変更できるものであってもよい。最初の境界値のこのような変更は特定の限界内に制限されてもよい。制御ユニットは、外部源（例えば、ユーザ操作スイッチ）から入力信号源に関する情報を受け取ってもよい。あるいは、制御ユニットは、アナログ入力信号の電圧を判別するようにアナログ入力信号を分析し、所定の境界値のうちのいずれが使用されるべきかを判別してもよい。

本発明の実施形態によるシグマデルタ変調器の別の利点は、間接的な利得およびオフセットが既存のシグマデルタ変調器に比べてより直接的に制御できる、アナログ／ディジタル変換器を提供することである。したがって、アナログ入力信号に可変利得およびオフセットを供給するのが有効な実装において、本発明によるシグマデルタ変調器を使用できる。例えば、制御ユニットはアナログ入力信号を監視してもよく、それに応じて利得およびオフセットを適応的に調節してもよい。このような適応的な利得およびオフセットの制御は、アナログ入力信号の振幅が信号の情報内容に無関係な望ましくない変動を含むような用途において有用である。例えば、ＣＤプレーヤにおいては、ＣＤの反射率はディスク半径にわたって変化し、信号のオーディオ情報に無関係なアナログ信号の変動を発生させる傾向がある。本発明の実施形態によるシグマデルタ変調器は、アナログ入力信号に対して利得およびオフセットを適応的に調節することにより、このような望ましくない変動の影響を最小限にすることができる。

適応的な利得の制御はまた、入力信号に応じて変調器の感度を調節するのに有用である。いくつかに用途においては、アナログ入力信号が小さい振幅のものである場合に、変調器が大きい感度を示すように、シグマデルタ変調器が非線形伝達関数（図１１に示すような）を有するのが望ましい。例えば、音声（スピーチ）は広いダイナミックレンジを有し、オーディオ信号の感知される強度は、線形でなく対数である。したがって、アナログ音声信号をディジタル信号に変換するときに、変調器の分解能を信号の変化するダイナミックレンジに適合させることは有利である。

非線形伝達関数を実装するために、適切なアルゴリズムを用いて制御ユニットがプログラムされてもよい。適切な例として、ディジタル通信システムで利用されるμ−ｌａｗアルゴリズムおよびＡ−ｌａｗアルゴリズムがある。制御ユニットは、アナログ入力信号の種類に応じて、異なるアルゴリズムを使用してもよい。例えば、異なるアルゴリズムが、オーディオ信号を表すアナログ入力信号と、画像信号を表すアナログ入力信号とに対して実行されてもよい。シグマデルタ変調器の伝達関数は、制御ユニットによって実行されるアルゴリズムに依存する。

制御ユニットは、アナログ入力信号を監視するように構成されてもよい。例えば、入力信号のクリッピング（振幅制限）、つまり入力信号の振幅が許容入力範囲の上限および下限のいずれかを超えることの指示を、制御ユニットが行ってもよい。例えば、制御ユニットは、アナログ入力信号をサンプリングし、これらサンプルを、調節信号がその間で変化する上限および下限と比較する。サンプルのうちのいくつかの大きさが、上限および下限のいずれかの大きさを超える場合、これに応じて制御ユニットは２つの境界値の大きさを増加して、シグマデルタ変調器の間接的な利得を減じる。あるいは、サンプルのうちのいくつかの大きさが、上限および下限のいずれかの大きさよりも極めて小さく、かつこれらの限界のいずれもが超えられない場合、制御ユニットは２つの境界値の大きさを減じて、これによりシグマデルタ変調器の間接的な利得を増加する。

制御ユニットはまた、シグマデルタ変調器のオフセットを調節してもよい。例えば、サンプルのいくつかの大きさが上限および下限の一方のみの大きさを超える場合、制御ユニットには、シグマデルタ変調器の利得ではなくオフセットを調節するのがより適切である。これは、２つの境界値の間の電圧差を同一に維持するが、各境界値に適切な量を増加または減少することによって達成されてもよい。

クリッピングを防止するために、アナログ入力信号のサンプリング値を、許容入力範囲の下限および上限のそれぞれ上および下に設定されたしきい値と比較するのが、制御ユニットには好ましい。これにより、クリッピングが実際に発生する前に、制御ユニットによって修正動作が取られる。

制御ユニットがアナログ入力信号の変動を監視するのに好都合な方法の１つは、信号を２つの上限および２つの下限しきい値と比較することである。アナログ入力信号１６は、制御ユニットによって、４つのしきい値、すなわち第１の高しきい値１７、第２の高いしきい値１８、第１の低しきい値１９、第２の低しきい値２０と比較される。第２の高しきい値は第１の高しきい値よりも高く、第２の低しきい値は第１の低しきい値よりも低い。好ましくは、高しきい値の各電圧は変調器の入力範囲の上限の電圧よりも低く、低しきい値の各電圧は変調器の入力範囲の下限の電圧よりも高い。

アナログ入力信号が第２の高しきい値または第２の低しきい値のいずれかを超えたことを制御ユニットが検出すると、そのアナログ信号がクリップされる恐れがあると制御ユニットは判別する。次に、制御ユニットは境界値を調節して、これに応じてシグマデルタ変調器の利得および／またはオフセットを調節してもよい。

アナログ入力信号が第１の高しきい値と第１の低しきい値のいずれをも超えないことを制御ユニットが検出すると、そのアナログ信号を増幅するか、または許容入力範囲内のより中心に位置合わせする必要があるかを、制御ユニットは判別する。次に、制御ユニットは境界値を調節し、これに応じてシグマデルタ変調器の利得および／またはオフセットを調節してもよい。

上述のとおり、制御ユニットがこの比較を実行する好都合な方法の１つは、アナログ入力信号をサンプリングした後に、アナログ入力信号がシグマデルタ変調器に入って、これらサンプルを４つのしきい値の電圧レベルと比較する。制御ユニットは、修正動作を実行する前に、サンプルの特定数が適切なしきい値の上または下であることを必要とされるように構成されてもよい。このサンプル数は、修正動作が不十分であることから生じる結果の重大性に応じて異なってもよい。例えば、クリッピンッグを避けるために、制御ユニットによって修正動作を起動するのに、第２の高しきい値または第２の低しきい値を超える１つのみのサンプルが必要とされ、一方で、シグマデルタ変調器の感度を高めるための動作が起動される前に、極めて多数のサンプルが第１の高しきい値および第１の低しきい値以内に入ることを必要とされる。

これまで、シグマデルタ変調器はいくつかの特定の用途に関連して説明されてきた。これは単に例示の目的のためであり、本発明によるシグマデルタ変調器がＡＤＣを必要とする任意の用途に組み込まれることができることは、理解されるべきである。このような用途には、例えば、ディジタルデータを検出できるディジタルメディアプレーヤを含む。

本発明の原理は任意の種類のシグマデルタ変調器、例えばアナログ、ディジタルまたはスイッチドキャパシタに適用される。本発明の説明は、積分器であるループフィルタを有するシグマデルタ変調器に限定されており、すなわちローパスシグマデルタ変調器に限定されている。しかし、実際は、積分器は任意のループ整形要素に置き換えられることにより、アナログまたはディジタルの、ローパス、バンドパスまたはハイパス変調器を実現できる。量子化器は２レベルのタイプとして示されているが、任意のレベル数を有してもよい。本発明による方法は、任意の次数の変調器に適用できる。上述の１次のシグマデルタ変調器は単なる例であり、本発明の原理は他の変調器についても同一原理を維持する。

本明細書では、本発明者はここに記載される各個々の特徴、およびこのような特徴の２つ以上の組み合わせを個別に開示している。ただし、開示は、このような特徴または組み合わせが、当業者の共通一般知識に照らして全体として、このような特徴または特徴の組み合わせがここに述べられたすべての問題点を解決するかどうかに無関係に、および特許請求に範囲に限定することなく、本発明の明細書に基づいて実行可能である範囲において開示されている。本発明者は、本発明の態様が任意のこのような個々の特徴または特徴の組み合わせから成ってもよい、ことを指摘する。上述の説明を考慮して、本発明の範囲内で様々な修正形態が実現可能であることは、当業者には明らかであろう。

従来技術によるシグマデルタ変調器を示す図である。 正弦波入力信号のＦＦＴ解析結果を示す図である。 ＡＤＣの出力雑音レベルのオーバーサンプリングの効果を示す図である。 ＡＤＣの出力雑音レベルのディジタルフィルタ処理の効果を示す図である。 ＡＤＣの出力雑音レベルについて雑音整形の効果を示す図である。 ＡＤＣの出力雑音レベルについて雑音整形の効果を示す図である。 出力信号中の雑音レベルの低減における処理全体を示すブロック図である。 雑音低減処理におけるデシメーション効果を示す図である。 本発明の実施形態によるシグマデルタ変調器を示す図である。 シグマデルタ変調器における利得関数を実現する波形を示す図である。 シグマデルタ変調器における利得関数を実現する波形を示す図である。 本発明の一般的実施形態によるシグマデルタ変調器を示す図である。 シグマデルタ変調器の非線形伝達関数を示すグラフである。 ２つの上側しきい値および２つの下側しきい値と比較されるアナログ入力信号を示す図である。

符号の説明

８ 加算ユニット
９ 積分器
１０ 量子化器
１１ 選択回路

Claims (46)

1. アナログ入力信号の大きさに相当するディジタル出力信号を形成するシグマデルタ変調器であって、
   前記アナログ入力信号に調節信号を加算して加算出力信号を形成する加算ユニットと、
   前記加算出力信号を受け取り、この信号に応じた積分出力信号を形成する積分器と、
   前記積分出力信号を受け取り、この信号に応じた前記ディジタル出力信号を形成する量子化器とを有する変調器ユニットを備え、さらに、
   前記調節信号を生成し、かつ前記調節信号に２つの境界値のうちの１つを選択することによって調節信号を形成するように構成された選択回路を有するフィードバックループであって、前記選択が前記ディジタル出力信号に応じて実行されるフィードバックループを備えた、シグマデルタ変調器。
2. 請求項１において、前記変調ユニットおよび前記フィードバックループは、前記ディジタル出力信号および前記調節信号を反復的に生成するようにそれぞれ構成され、各反復において前記２つの境界値のうちの１つを選択するように前記選択回路が構成されている、シグマデルタ変調器。
3. 請求項１または２において、前記選択回路は、前記ディジタル出力信号の瞬時値に応じて前記２つの境界値のうちの１つを選択するように構成されている、シグマデルタ変調器。
4. 請求項３において、
   前記量子化器は、第１電圧レベルおよび第２電圧レベルのいずれかを前記ディジタル出力信号に選択することによって、前記ディジタル出力信号を形成するように構成され、
   前記選択回路は、第１電圧レベルを有する前記ディジタル出力信号に応答して前記２つの境界値のうちの第１の値を選択し、第２電圧レベルを有する前記ディジタル出力信号に応答して前記２つの境界値のうちの第２の値を選択するように構成されている、シグマデルタ変調器。
5. 請求項４において、前記第１境界値および前記第２境界値のうちの少なくとも１つは、前記第１電圧レベルおよび前記第２電圧レベルのいずれとも異なる、シグマデルタ変調器。
6. 請求項１から５のいずれか一項において、前記変調ユニットは、前記第１境界値および前記第２境界値が一定値を維持する場合に、前記ディジタル出力信号が前記２つの境界値の間の範囲内の前記アナログ入力信号のレベルに相当するように構成されている、シグマデルタ変調器。
7. 請求項１から６のいずれか一項において、前記選択回路は、前記ディジタル出力信号を受け取り、そのディジタル出力信号に応じて前記２つの境界値のうちの１つを出力するように構成されたマルチプレクサを備える、シグマデルタ変調器。
8. 請求項１から７のいずれか一項において、前記選択回路は前記境界値を変更可能である、シグマデルタ変調器。
9. 請求項１から８のいずれか一項において、前記選択回路は、前記アナログ入力信号に応じて第１制御信号および第２制御信号を生成するように構成された制御ユニットを備える、シグマデルタ変調器。
10. 請求項９において、前記選択回路は、ディジタル信号である、前記第１および第２制御信号を生成するように構成されている、シグマデルタ変調器。
11. 請求項９または１０において、前記選択回路は第１ディジタル−アナログ変換器および第２ディジタル−アナログ変換器を備え、前記第１および第２ディジタル−アナログ変換器は、それぞれ、前記第１制御信号および前記第２制御信号のうちの１つを受け取り、その制御信号に応じて各境界値をそれぞれ出力するように構成されている、シグマデルタ変調器。
12. 請求項９から１１のいずれか一項において、前記制御ユニットは、前記シグマデルタ変調器による前記アナログ入力信号の有効な増幅をもたらすように、前記第１制御信号および前記第２制御信号を生成する、シグマデルタ変調器。
13. 請求項９から１２のいずれか一項において、前記制御ユニットは、前記シグマデルタ変調器による前記アナログ入力信号の有効なオフセットをもたらすように、前記第１制御信号および前記第２制御信号を生成する、シグマデルタ変調器。
14. 請求項９から１３のいずれか一項において、前記２つの境界値は、それぞれ、電圧レベルに一致し、
    前記制御ユニットは、前記２つの電圧レベル間の差が小さくなるように、前記第１制御信号および前記第２制御信号を生成して前記アナログ入力信号の有効な増幅をもたらすように動作する、シグマデルタ変調器。
15. 請求項９から１４のいずれか一項において、前記２つの境界値は、それぞれ、電圧レベルに一致し、
    前記制御ユニットは、前記２つの電圧レベルの和が非ゼロになるように、前記第１制御信号および前記第２制御信号を生成して前記アナログ入力信号の有効なオフセットをもたらすように動作する、シグマデルタ変調器。
16. 請求項９から１５のいずれか一項において、前記制御ユニットは、前記入力信号の許容範囲の前記上側境界および／または下側境界の外側に前記アナログ入力信号が拡大していることを判別するように構成されている、シグマデルタ変調器。
17. 請求項１６において、前記制御ユニットは、前記入力信号の許容範囲の前記上側境界および／または下側境界の外側に前記アナログ入力信号が拡大していることの判別に応答して、前記アナログ入力信号の有効な増幅を小さくするように構成されている、シグマデルタ変調器。
18. 請求項１６または１７において、前記制御ユニットは、前記アナログ入力信号が前記入力信号の許容範囲の前記上側境界および／または下側境界の外側に拡大していることの判別に応答して、前記アナログ入力信号の有効なオフセットを設定するように構成されている、シグマデルタ変調器。
19. 請求項９から１８のいずれか一項において、前記制御ユニットは、前記アナログ入力信号を第１の相対的に高いしきい値と比較し、前記アナログ入力信号が前記第１の相対的に高いしきい値よりも低い場合、前記アナログ入力信号の有効な増幅を大きくするように構成されている、シグマデルタ変調器。
20. 請求項９から１９のいずれか一項において、前記制御ユニットは、前記アナログ入力信号を第２の相対的に高いしきい値と比較し、前記アナログ入力信号が前記第２の相対的に高いしきい値よりも低い場合、前記アナログ入力信号の有効な増幅を小さくするように構成されている、シグマデルタ変調器。
21. 請求項１９または２０において、前記第２の相対的に高いしきい値は、前記第１の相対的に高いしきい値より高い、シグマデルタ変調器。
22. 請求項９から２１のいずれか一項において、前記制御ユニットは、前記アナログ入力信号を第１の相対的に低いしきい値と比較し、前記アナログ入力信号が前記第１の相対的に低いしきい値よりも高い場合、前記アナログ入力信号の有効な増幅を大きくするように構成されている、シグマデルタ変調器。
23. 請求項９から２２のいずれか一項において、前記制御ユニットは、前記アナログ入力信号を第２の相対的に低いしきい値と比較し、前記アナログ入力信号が前記第２の相対的に低いしきい値よりも低い場合、前記アナログ入力信号の有効な増幅を小さくするように構成されている、シグマデルタ変調器。
24. 請求項２２または２３において、前記第２の相対的に低いしきい値は、前記第１の相対的に低いしきい値より低い、シグマデルタ変調器。
25. 請求項９から２４のいずれか一項において、前記制御ユニットは、前記アナログ入力信号を前記第１の相対的に高いしきい値および前記第１の相対的に低いしきい値と比較し、前記アナログ入力信号が前記第１の相対的に高いしきい値よりも高いか、または前記第１の相対的に低いしきい値よりも低いかのいずれかである場合、前記第１の相対的に低いしきい値よりも低くまで、または前記第１の相対的に高いしきい値よりも高くまで拡大することなく、前記アナログ入力信号の有効なオフセットを設定するように構成されている、シグマデルタ変調器。
26. 請求項９から２５のいずれか一項において、前記制御ユニットは、所定のアルゴリズムによって前記制御信号を生成するように構成されている、シグマデルタ変調器。
27. 請求項２６において、前記制御ユニットは、前記アナログ入力信号に応じて液制御信号を生成するように、複数のアルゴリズムのうちの１つを選択するように構成されている、シグマデルタ変調器。
28. 請求項１から２７のいずれか一項において、前記シグマデルタ変調器は非線形伝達関数を有する、シグマデルタ変調器。
29. 請求項２８において、請求項９に直接的または間接的に依存して、前記制御ユニットは、相対的に大きい電圧範囲内で変化するアナログ入力信号の有効な増幅に比べて、相対的に小さい電圧範囲内で変化するアナログ入力信号の大きい有効な増幅をもたらすように動作する、シグマデルタ変調器。
30. 請求項９から２９のいずれか一項において、前記制御ユニットはソフトウェアで実現されている、シグマデルタ変調器。
31. 請求項１から３０のいずれか一項において、前記選択はディジタル出力信号のみに応じて実行される、シグマデルタ変調器。
32. ディジタルデータを検出する検出装置を備えたディジタルメディアプレーヤであって、
    この検出装置は、アナログ入力信号を受け取って、このアナログ入力信号の大きさに相当するディジタル出力信号を形成するシグマデルタ変調器を有し、
    前記変調器は、
    前記アナログ入力に調節信号を加算して加算出力信号を形成する加算ユニットと、
    前記加算出力信号を受け取り、この信号に応じた積分出力信号を形成するように構成された積分器と、
    前記積分出力信号を受け取り、この信号に応じた前記ディジタル出力信号を形成するように構成された量子化器と、
    前記調節信号を生成し、かつ前記調節信号に２つの境界値のうちの１つを選択することによって調節信号を形成するように構成された選択回路を有するフィードバックループであって、前記選択が前記ディジタル出力信号に応じて実行されるフィードバックループとを備えた、ディジタルメディアプレーヤ。
33. 請求項３２において、前記２つの境界値は、それぞれの電圧レベルに一致し、
    前記ディジタルメディアプレーヤは、各電圧レベルを設定する第１制御信号および第２制御信号を生成するように構成された制御ユニットを備える、ディジタルメディアプレーヤ。
34. 請求項３３において、前記制御ユニットは、前記検出装置によって検出されたディジタルデータのタイプに応じて所定の第１制御信号および第２制御信号を選択するように構成されている、ディジタルメディアプレーヤ。
35. 請求項３３または３４において、前記制御ユニットは、前記検出装置から、前記検出装置によって検出されたディジタルデータに依存した情報を受け取って、前記受け取った情報に応じて前記第１制御信号および第２制御信号を生成するように構成されている、ディジタルメディアプレーヤ。
36. 請求項３３から３５のいずれか一項において、前記ディジタルメディアプレーヤは光ディスクを再生するように構成され、
    前記制御装置は、光ディスクの反射率を表す信号を前記検出装置から受け取るように構成され、
    前記制御ユニットは前記信号に応じて前記第１制御信号および第２制御信号を生成するように構成されている、ディジタルメディアプレーヤ。
37. 請求項３２から３６のいずれか一項において、前記プレーヤは光ディスクを再生するように構成され、
    前記検出装置は光ディスクの記憶情報を検出し、その情報に応じて前記アナログ入力信号を生成するように構成されている、ディジタルメディアプレーヤ。
38. シグマデルタ変調器によってアナログ入力信号の大きさに相当するディジタル出力信号を形成する方法であって、
    加算ユニットによってアナログ入力信号に調節信号を加算して加算出力信号を形成する工程と、
    積分器によって前記加算出力信号を受け取る工程であって、前記積分器はこの信号に応じた積分出力信号を形成する工程と、
    量子化器において前記積分出力信号を受け取る工程であって、前記量子化器はこの信号に応じた前記ディジタル出力信号を形成する工程と、
    フィードバックループによって前記調節信号に対して２つの境界値のうちの１つを選択することにより前記調節信号を生成する工程であって、前記フィードバックループは前記ディジタル出力信号に応じて選択を実行するように構成された選択回路を備えた工程とを備えた、ディジタル出力信号形成方法。
39. アナログ入力信号の大きさに相当するディジタル出力信号を形成するシグマデルタ変調器であって、
    前記アナログ入力に調節信号を加算して加算出力信号を生成する加算ユニットと、
    前記加算出力信号を受け取り、この信号に応じた積分出力信号を形成する積分器と、
    前記積分出力を受け取り、この信号に応じた前記ディジタル出力信号を形成する量子化器とを有する変調器ユニットを備え、さらに、
    前記調節信号を生成し、かつ前記ディジタル出力信号に応じた前記調節信号を生成するように構成された選択回路を有するフィードバックループを備え、この選択回路が、前記ディジタル出力信号の２つの出力値の間の遷移に応答して、前記調節信号が２つの境界値の間の一致する遷移を有するように形成される、シグマデルタ変調器。
40. 請求項３９において、前記選択回路は、前記２つの境界値のうちの少なくとも１つが前記２つの出力値のいずれとも異なるように前記調節信号を形成する、シグマデルタ変調器。
41. 請求項３９または４０において、前記２つの出力値および前記２つの境界値は、それぞれ、相対的に高い値と相対的に低い値を備え、
    前記選択回路は、前記ディジタル出力信号の前記相対的に高い出力値と前記相対的に低い出力値との間での１つの方向に遷移することに応じて、前記相対的に高い境界値と前記相対的に低い境界値との間で同一方向の遷移を有する前記調節信号を形成する、シグマデルタ変調器。
42. ディジタルデータを検出する検出装置を備えたディジタルメディアプレーヤであって、
    この検出装置は、アナログ入力信号を受け取って、このアナログ入力信号の大きさに相当するディジタル出力信号を形成するシグマデルタ変調器を有し、
    前記変調器は、
    前記アナログ入力に調節信号を加算して加算出力信号を形成する加算ユニットと、
    前記加算出力信号を受け取り、この信号に応じた積分出力信号を形成する積分器と、
    前記積分出力信号を受け取り、この信号に応じた前記ディジタル出力信号を形成する量子化器とを有する変調器ユニットを備え、さらに、
    前記調節信号を生成し、かつ前記ディジタル出力信号に応じて前記調節信号を形成し、前記ディジタル出力信号の２つの出力値の間の遷移に応答して、前記調節信号は２つの境界値の間の一致する遷移を有するように形成するように構成された選択回路を有するフィードバックループを備えた、ディジタルメディアプレーヤ。
43. シグマデルタ変調器によってアナログ入力信号の大きさに相当するディジタル出力信号を形成する方法であって、
    加算ユニットによってアナログ入力信号に調節信号を加算して加算出力信号を形成する工程と、
    積分器により前記加算出力信号を受け取る工程でえあって、前記積分器はこの信号に応じた積分出力信号を形成する工程と、
    量子化器において前記積分出力信号を受け取る工程であって、前記量子化器はこの信号に応じた前記ディジタル出力信号を形成する工程と、
    前記ディジタル出力信号に応じた前記調節信号を生成する工程であって、前記ディジタル出力信号の２つの出力値の間の遷移に応じて、前記調節信号は２つの境界値の間の同一遷移を有するように形成される工程とを備えた、ディジタル出力信号形成方法。
44. 実質的に、添付図面の図１０〜１２を参照して本明細書に記載されたシグマデルタ変調器。
45. 実質的に、添付図面の図１０〜１２を参照して本明細書に記載されたディジタルメディアプレーヤ。
46. 実質的に、添付図面の図１０〜１２を参照して本明細書に記載された方法。

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