JP4555776B2 - 適応型シグマ‐デルタ変換用積算器 - Google Patents
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Description
Y(z)=z−1X(z)+(1‐Z−1)Γa(z) (1)
となる。信号伝達関数とノイズ伝達関数とは、それぞれSTP(z)=z−1、及びNTF(z)=(1−z−1)で表される。
(b)所定のNTF(z)に対して、システムに持ち込まれるノイズ出力の総量を削減するようにすることである。
|z(n)|>|x(n)| (2)
適応手段の動作方法は直感的に明らかである。コードワードのセット[y0(n),y0(n−1),y0(n−2)...]が多くの等しいコードワードを含有する場合は、ステップサイズc0(n)を増大させる必要がある。この場合、|x(n)|が|z(n)|より大きくなる傾向があり、これは式(2)の条件に反する。一方、コードワードのセット[y0(n),y0(n−1),y0(n−2)...]が交互に変わるパターンを示す場合、c0(n)を減少させる必要がある。例えば図2に示したシステムの9ビッドDAC204を用いることで、入力[−a,+a]が、同じ間隔を持つ、511の離散信号レベルに再分割される。このようにして、デジタル信号z0(n)とc0(n)とは、それぞれ9ビットと8ビットから構成される。本発明の1実施の形態によれば、1次のシステムに対する適応アルゴリズムは、α=16/15に設定された定数αを有し、表1に示される。
STFHP(z)=STF(z)HP(z) (3)
これは、標準Σ‐Δ信号伝達関数、すなわちSTF(z)=z−1と、ハイパス伝達関数HP(z)=(1−z−1)/{1−(1−θ)z−1}、を有する。周波数f=0に対応してz=1でゼロとなり、z=1−θで極値を取る。例えば1MHzのシグマ‐デルタ比率とθ=1/1024を用いれば、約150Hzの3dBカットオフ周波数となる。
1001と1003のキャパシタのポートが、キャパシタが放電され電荷の合計Qin(n)+QDAC(n)が積算キャパシタ1005に流されるように入り切りされる。このようにして、キャパシタ1005の電荷がQin(n)+QDAC(n)になるよう充電される。Vref/2で表される演算増幅器の出力における、新たな符号は比較器107により検出されて、「積算セクション」の終端にあるフリップフロップ1008に送られる。適切に動作するためには、充放電と符号検出の両方が「積算セクション」内で終わらなければならず、したがって、比較器の応答時間はΣ‐Δクロック周期の50%より短くなければならないことに留意しなければならない。
Claims (33)
- 適応型シグマ‐デルタ変換器であって、
a)アナログ入力信号x(n)とアナログフィードバック信号z(n)との差を表す偏差信号を出力する入力手段であって、アナログ入力信号x(n)の大きさが第1のレンジ[−a,+a]の範囲内である、入力手段と、
b)前記偏差信号の積算値の関数である積算された信号を出力する積算手段であって、前記積算手段は、瞬時値が所定の値を超えないようにする一方、平均強度が増大するように前記偏差信号の積算値を変換する、積算手段と、
c)前記積算された信号を表すデジタル信号y0(n)を出力する量子化手段と、
d)量子化された前記デジタル信号y0(n)に基づき、デジタル出力信号z0(n)を出力する適応手段と、
e)前記デジタル出力信号z0(n)をアナログフィードバック信号z(n)に変換するデジタル・アナログ変換手段と、
を具備することを特徴とする適応型シグマ‐デルタ変換器。 - 前記適応手段は、前記アナログフィードバック信号z(n)の瞬時値を前記第1のレンジ[−a,+a]の範囲内で前記アナログ入力信号x(n)の瞬時値より大きな値に保持しようとすることを特徴とする請求項1に記載の適応型シグマ‐デルタ変換器。
- 前記積算手段は、積算用キャパシタを具備し、キャパシタの電荷は偏差信号の積算値を表すことを特徴とする請求項1に記載の適応型シグマ‐デルタ変換器。
- 前記積算された信号は、少なくともその一部は、積算用キャパシタの電圧に基づくことことを特徴とする請求項3に記載の適応型シグマ‐デルタ変換器。
- 前記積算用キャパシタのキャパシタンスは、該積算用キャパシタの電圧の瞬時値が所定の値を超えないようにする一方、該積算用キャパシタの電圧の平均値が増大するように可変制御されることを特徴とする請求項3に記載の適応型シグマ‐デルタ変換器。
- 前記積算用キャパシタは、演算増幅器の出力と入力との間に接続されることを特徴とする請求項3に記載の適応型シグマ‐デルタ変換器。
- 前記適応手段は、前記量子化されたデジタル信号y0(n)にステップサイズc0(n)を乗じる乗算手段を有し、前記積算用キャパシタのキャパシタンスは、少なくとも部分的にステップサイズc0(n)に基づき可変制御されることを特徴とする請求項3に記載の適応型シグマ‐デルタ変換器。
- 前記積算用キャパシタは、一群のキャパシタの配列を有し、該配列中の各キャパシタは、前記積算用キャパシタのキャパシタンスを変化させるために入り切りすることが可能であることを特徴とする請求項3に記載の適応型シグマ‐デルタ変換器。
- 前記デジタル・アナログ変換器は、重み付けがなされた一群のキャパシタの配列を有し、該一群のキャパシタの配列におけるキャパシタは、符号を反転させたデジタル出力信号z0(n)に比例する電荷QDAC(n)を得ることができることを特徴とする請求項1に記載の適応型シグマ‐デルタ変換器。
- 前記入力手段は、入力サンプリングキャパシタを有し、該入力サンプリングキャパシタは、前記アナログ入力信号x(n)に比例する電荷Qin(n)を得ることができることを特徴とする請求項1に記載の適応型シグマ‐デルタ変換器。
- 適応型シグマ‐デルタ変換方法であって、
a)アナログ入力信号x(n)とアナログフィードバック信号z(n)との差を表す偏差信号を出力するステップであって、アナログ入力信号x(n)の大きさが第1のレンジ[−a,+a]の範囲内である、偏差信号を出力するステップと、
b)前記偏差信号の積算値の関数である積算された信号を出力するステップであって、前記積算された信号を出力するステップは、瞬時値が所定の値を超えないようにする一方、平均値が増大するように前記偏差信号の積算値の変換をおこなうステップを有する、積算された信号を出力するステップと、
c)前記積算された信号の量子化を意味する、量子化されたデジタル信号y0(n)を出力するステップと、
d)量子化された前記デジタル信号y0(n)に基づき、デジタル出力信号z0(n)を出力するステップと、
e)前記デジタル出力信号z0(n)から適応フィードバック信号z(n)を出力するデジタル・アナログ変換ステップと、
を具備することを特徴とする適応型シグマ‐デルタ変換方法。 - デジタル出力信号z0(n)を出力するステップには、前記アナログフィードバック信号z(n)の瞬時値を第1のレンジ[−a,+a]の範囲内でありかつアナログ入力信号x(n)の瞬時値より大きな値に保持するステップが含まれることを特徴とする請求項11に記載の方法。
- 前記積算された信号を出力するステップには、積算用キャパシタに電荷を蓄えるステップが含まれ、該電荷は前記偏差信号の積算値であることを特徴とする請求項11に記載の方法。
- 前記積算された信号を出力するステップには、前記積算用キャパシタのキャパシタンスを可変制御するステップが含まれることを特徴とする請求項13に記載の方法。
- 前記積算用キャパシタのキャパシタンスを可変制御するステップには、前記積算用キャパシタの電圧の瞬時値が所定の値を超えないようにする一方、該積算用キャパシタの電圧の平均値が増大するように該積算用キャパシタのキャパシタンスを可変制御するステップが含まれることを特徴とする請求項14に記載の方法。
- デジタル出力信号z0(n)を出力するステップには、前記量子化されたデジタル信号y0(n)にステップサイズc0(n)を乗じるステップが含まれ、前記積算用キャパシタのキャパシタンスを可変制御するステップには、少なくとも部分的にステップサイズc0(n)に基づき前記キャパシタンスを変化させるステップが含まれることを特徴とする請求項14に記載の方法。
- 前記積算用キャパシタは、演算増幅器の出力と入力との間に接続されることを特徴とする請求項13に記載の方法。
- 前記積算用キャパシタは、一群のキャパシタの配列を有し、前記積算用キャパシタのキャパシタンスを可変制御するステップには、前記積算用キャパシタのキャパシタンスを変化させるために前記配列中の少なくとも一つのキャパシタを入り切りするステップが含まれることを特徴とする請求項13に記載の方法。
- 前記配列中の少なくとも一つのキャパシタを入り切りするステップには、前記積算用キャパシタのキャパシタンスを減少させるために前記配列中の少なくとも1つのキャパシタを切断するステップが含まれることを特徴とする請求項18に記載の方法。
- 前記配列中の少なくとも一つのキャパシタを入り切りするステップには、前記積算用キャパシタのキャパシタンスを増大させるために前記配列中の少なくとも1つのキャパシタを作動させるステップが含まれることを特徴とする請求項18に記載の方法。
- 前記積算用キャパシタのキャパシタンスを可変制御するステップには、前記積算用キャパシタの電荷を実質的になくしてしまうステップが含まれることを特徴とする請求項14に記載の方法。
- 前記デジタル出力信号z0(n)から適応フィードバック信号z(n)を出力するデジタル・アナログ変換ステップには、重み付けがなされた一群のキャパシタの電荷QDAC(n)を取得するステップが含まれ、該電荷QDAC(n)は、符号を反転させたデジタル出力信号z0(n)に比例することを特徴とする請求項11に記載の方法。
- 偏差信号を出力するステップには、入力サンプリングキャパシタの電荷Qin(n)を取得するステップが含まれ、該電荷Qin(n)は、前記アナログ入力信号x(n)に比例することを特徴とする請求項11に記載の方法。
- 適応型シグマ‐デルタ変換器であって、
a)アナログ入力信号x(n)とアナログフィードバック信号z(n)との差を表す偏差信号を出力する入力手段であって、アナログ入力信号x(n)の大きさが第1のレンジ[−a,+a]の範囲内である、入力手段と、
b)前記偏差信号の積算値の関数である積算された信号を出力する積算手段であって、前記積算手段は積算用キャパシタを有し、該積算用キャパシタの電荷は偏差信号の積算値を表し、該積算用キャパシタのキャパシタンスは可変制御が可能である、積算手段と、
c)前記積算された信号を表すデジタル信号y0(n)を出力する量子化手段と、
d)量子化された前記デジタル信号y0(n)に基づき、デジタル出力信号z0(n)を出力する適応手段と、
e)前記デジタル出力信号z0(n)をアナログフィードバック信号z(n)に変換するデジタル・アナログ変換手段と、
を具備することを特徴とする適応型シグマ‐デルタ変換器。 - 前記積算用キャパシタは、該積算用キャパシタの電圧の瞬時値が所定の値を超えないようにする一方、該積算用キャパシタの電圧の平均値が増大するように可変制御されることを特徴とする請求項24に記載の適応型シグマ‐デルタ変換器。
- 前記積算用キャパシタは、一群のキャパシタの配列を有し、該配列中の各キャパシタは、前記積算用キャパシタのキャパシタンスを変化させるために入り切りすることが可能であることを特徴とする請求項24に記載の適応型シグマ‐デルタ変換器。
- 前記適応手段は、前記量子化されたデジタル信号y0(n)にステップサイズc0(n)を乗じる乗算手段を有し、前記積算用キャパシタのキャパシタンスは、少なくとも部分的にステップサイズc0(n)に基づき可変制御されることを特徴とする請求項24に記載の適応型シグマ‐デルタ変換器。
- 前記適応手段は、前記アナログフィードバック信号z(n)の瞬時値を前記第1のレンジ[−a,+a]の範囲内で前記アナログ入力信号x(n)の瞬時値より大きな値に保持しようとすることを特徴とする請求項24に記載の適応型シグマ‐デルタ変換器。
- 適応型シグマ‐デルタ変換方法であって、
a)アナログ入力信号x(n)とアナログフィードバック信号z(n)との差を表す偏差信号を出力するステップであって、アナログ入力信号x(n)の大きさが第1のレンジ[−a,+a]の範囲内である、偏差信号を出力するステップと、
b)前記偏差信号の積算値の関数である積算された信号を出力するステップであって、前記積算された信号を出力するステップには、積算用キャパシタのキャパシタンスを可変制御するステップが含まれ、該積算用キャパシタの電荷は、前記偏差信号の積算値を表す、積算された信号を出力するステップと、
c)前記積算された信号の量子化を意味する、量子化されたデジタル信号y0(n)を出力するステップと、
d)量子化された前記デジタル信号y0(n)に基づき、デジタル出力信号z0(n)を出力するステップと、
e)前記デジタル出力信号z0(n)から適応フィードバック信号z(n)を出力するデジタル・アナログ変換ステップと、
を具備することを特徴とする適応型シグマ‐デルタ変換方法。 - 前記積算用キャパシタのキャパシタンスは、前記積算用キャパシタの電圧の瞬時値が所定の値を超えないようにする一方、該積算用キャパシタの電圧の平均値が増大するように可変制御されることを特徴とする請求項29に記載の方法。
- デジタル出力信号z0(n)を出力するステップには、前記量子化されたデジタル信号y0(n)にステップサイズc0(n)を乗じるステップが含まれ、前記積算用キャパシタのキャパシタンスを可変制御するステップには、少なくとも部分的にステップサイズc0(n)に基づき前記キャパシタンスを変化させるステップが含まれることを特徴とする請求項29に記載の方法。
- デジタル出力信号z0(n)を出力するステップには、前記アナログフィードバック信号z(n)の瞬時値を第1のレンジ[−a,+a]の範囲内でありかつアナログ入力信号x(n)の瞬時値より大きな値に保持するステップが含まれることを特徴とする請求項29に記載の方法。
- 適応型シグマ‐デルタ変換器であって、
a)アナログ入力信号x(n)とアナログフィードバック信号z(n)との差を表す偏差信号を出力する入力手段と、
b)前記偏差信号の積算値の関数である積算された信号を出力する積算手段であって、該積算手段は、瞬時値が所定の値を超えないようにする一方、平均値が増大するように前記偏差信号の積算値を変換する、積算手段と、
c)前記積算された信号を表すデジタル信号y0(n)を出力する量子化手段と、
d)前記デジタル出力信号z0(n)をアナログフィードバック信号z(n)に変換するデジタル・アナログ変換手段と、
を具備することを特徴とする適応型シグマ‐デルタ変換器。
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