TWI389462B

TWI389462B - 共用運算放大器的多通道辛格馬-戴而塔轉換電路及其輔助方法

Info

Publication number: TWI389462B
Application number: TW098135976A
Authority: TW
Inventors: Jian Qiu Chen; Sterling Smith; Jian Ping Cheng
Original assignee: Mstar Semiconductor Inc
Priority date: 2009-09-14
Filing date: 2009-10-23
Publication date: 2013-03-11
Also published as: CN102025378B; US8217815B2; US20110063155A1; TW201110567A; CN102025378A

Description

共用運算放大器的多通道辛格馬-戴而塔轉換電路及其輔助方法

本發明涉及一種Σ-△(Sigma-Delta)轉換電路及相關方法，且特別是一種共用運算放大器的多通道Σ-△轉換電路及其輔助方法。

隨著科技的發展，越來越多常用功能(如音頻處理、視頻處理、USB/DDR處理、及電源管理等等)的器件被集成在同一晶片，稱為片上系統(即SOC系統)，廣泛應用於音頻模數轉換及射頻接收等領域的辛格馬-戴而塔(Sigma-Delta，以下簡稱Σ-△)轉換電路也可成為片上系統的一部分。

Σ-△轉換電路通過過取樣將類比信號轉換成數位信號，通常可由積分器、量化器及數位至類比轉換器(DAC)等組成。如圖1所示為現有技術中單通道一級Σ-△轉換電路的原理圖。加法器4將輸入信號Vin和從數位至類比轉換器3反饋回的信號Vfb相減，得到一信號表示為(a1*Vin-b1*Vfb)，其中a1和b1為增益因數，接著所獲得的信號被送入積分器1中經過積分處理後得到一積分信號被送入量化器(quantizer)2，最後，量化器2對所述積分信號作量化處理，得到一數位信號Yout，同時所述數位信號Yout經數位至類比轉換器3進行模數轉換處理後得到一類比信號被反饋回加法器4。

如圖2所示為現有技術中單通道一級Σ-△轉換電路的具體電路圖，包括一運算放大器5，一量化器6，一數位至類比轉換器7，一取樣元件Cs，一積分元件CI以及開關S1至S4，假設運算放大器5(operational amplifier)處於理想工作狀態，開關S1至S4分別由兩個非交疊的時鐘信號P1和P2控制。在一個時鐘周期(cycle)第一階段，時鐘信號P1為高準位，時鐘信號P2為低準位，此時開關S1和S3閉合(closed)，開關S2和S4關斷(open)；在所述時鐘周期的第二階段，時鐘信號P1為低準位，P2為高準位，此時開關S1和S3關斷，開關S2和S4閉合，具體情況可分別參考圖3和圖4。如圖3所示，在所述時鐘周期的第一階段，取樣元件Cs通過開關S1和S3對輸入信號Vin進行取樣處理後兩端電壓變為Vi[n-1]，此時運算放大器8不工作，則輸出端電壓維持不變為Vo[n-1]。接下來，如圖4所示，在所述時鐘周期的第二階段，取樣元件Cs，運算放大器9，積分元件CI依次耦接，因受運算放大器9反饋效應的影響，在所述時鐘周期的第一階段中已被充電的取樣元件Cs中的電荷向積分元件CI中轉移，此時運算放大器9的輸出端電壓可表示為：

其中C _CS 為元件Cs的電容值，C _Ci 為元件CI的電容值。此外，若將上式進行Z變換為：

由此可見，圖2所示的電路結構可實現圖1所示的原理。

Σ-△轉換電路因結構簡單且轉換精度高而得到廣泛應用，各類多級Σ-△轉換電路也因此應運而生。圖5和圖6分別為現有技術中單通道兩級Σ-△轉換電路的原理圖和具體電路圖。單通道兩級Σ-△轉換電路包括第一級積分電路和第二級積分電路，其工作原理與圖2所示單通道一級Σ-△轉換電路的工作原理類似，此處不再贅述。作為積分電路的主要器件的運算放大器16和18(如圖6所示)，相比其他器件而言，將消耗整個系統的大部分面積和功耗，現有工藝上可將第二級運算放大器18(甚至第二級以後的運算放大器)的尺寸製作得比第一級運算放大器16的尺寸小很多，從而有效縮小電路的面積並減小功耗。但是，單通道兩級Σ-△轉換電路仍存在諸多缺點，比如：一級或多級Σ-△轉換電路中第一級運算放大器的面積大，功耗大，成本高；運算放大器在一個時鐘周期內只有半個周期是處於工作狀態，在另半個周期則完全閒置，這顯然是較為浪費的做法。

為了克服以上運算放大器被浪費的問題，一項利用兩級積分電路共用一個運算放大器的共用技術被提出。如圖7所示為現有技術中兩級共用運算放大器的單通道兩級Σ-△轉換電路，包括積分器22和23以及供二者共用的運算放大器26。在一時鐘周期(cycle)的第一階段，運算放大器26與積分器22連通，被視為供第一級積分電路使用；在所述時鐘周期的第二階段，運算放大器26與積分器23連通，被視為供第二級積分電路使用。由於運算放大器26與各積分器相連通後的運作方式與圖2所示單通道一級Σ-△轉換電路中運算放大器5類似，此處不再贅述。兩級積分電路共用一個運算放大器的做法，可減少運算放大器的個數，一定程度上減小電路的面積和功耗，但同時也帶來串擾(crosstalk)的問題。

如圖8所示為兩級積分電路共用運算放大器所帶來的串擾形成圖。在理想的情況下，處於理想工作狀態的運算放大器的增益無窮大，因此理想的運算放大器負輸入端的電壓等於正輸入端的電壓，但實際應用中，運算放大器29的增益和帶寬都是有限的。在所述時鐘周期的第一階段，當運算放大器29與積分電容CI連通時，第一級積分電路作積分處理，此時運算放大器29的負輸入端的有一定的殘留電壓Vr，運算放大器29的負輸入端的寄生電容Cr中會有一定的殘餘電荷Qr可表示為Qr=Cr×Vr，則在所述時鐘周期的第二階段，殘餘電荷Qr會進入第二級積分電路中，從而產生串擾，會改變Σ-△轉換電路的傳遞函數，導致雜訊性能變差。

此外，由於在未採用共用技術的兩級積分電路中，第二級積分電路的運算放大器的尺寸本身就比第一級積分電路的運算放大器尺寸小很多，所以將第一級積分電路的運算放大器共用給第二級積分電路，晶片面積的減小並不明顯，所以在現有各類多通道多級的Σ-△轉換電路仍採用非共用方式。

由上所述，如何將運算放大器的共用技術應用於多通道多級的Σ-△轉換電路中已成為本領域技術人員亟待解決的技術課題。

本發明的目的在於提供一種共用運算放大器的多通道Σ-△轉換電路及其輔助方法。

本發明的另一目的在於提供一種共用運算放大器的多通道Σ-△轉換電路及其輔助方法，從而減小片上系統的面積和功耗。

本發明的再一目的在於提供一種共用運算放大器的多通道Σ-△轉換電路及其輔助方法，從而減少因共用運算放大器帶來的串擾。

本發明更提出一種共用運算放大器的多通道Σ-△轉換電路，包括：一積分電路，包括可共用一運算放大器的至少兩個積分器，每一積分器相應地耦接於一通道輸入端，其中所述運算放大器交替地與所述至少兩個積分器連通，以使所述積分電路產生一積分信號；至少兩個量化器，每一量化器均相應於所述積分電路的每一積分器，交替地與所述積分電路連通，用於將所述積分信號與一預設信號進行比較來輸出一數位信號；至少兩個數位至類比轉換器，每一數位至類比轉換器均相應地耦接於所述每一量化器的輸出端和所述積分電路的每一積分器之間，用於將所述相應的量化器輸出的數位信號轉換成類比信號後反饋回所述積分電路的相應的積分器；以及一時鐘信號產生器，耦接於所述積分電路和至少兩個量化器，用於向所述積分電路及所述至少兩個量化器提供時鐘信號，以控制所述運算放大器交替地與所述至少兩個積分器連通並且控制所述積分電路交替地與所述至少兩個量化器連通。

本發明更提出一種共用運算放大器的多通道Σ-△轉換電路，包括：至少兩級積分電路，每一級積分電路均包括可共用一運算放大器的至少兩個積分器，每一積分器相應地耦接於一通道輸入端，在每一級積分電路中所述運算放大器交替地與所述至少兩個積分器連通，且前一級積分電路的輸出信號交替輸入至後一級積分電路的所述至少兩個積分器，以使所述至少二級積分電路產生一積分信號；至少兩個量化器，每一量化器的輸入端均相應於所述至少二級積分電路的最後一級積分電路的每一積分器，交替地與所述最後一級積分電路連通，用於將所述積分信號與一預設信號進行比較來輸出一數位信號；至少兩個數位至類比轉換器，每一數位至類比轉換器均相應地耦接於所述每一量化器的輸出端和所述至少二級積分電路的每一積分器之間，用於將所述相應的量化器輸出的數位信號轉換成類比信號後反饋回所述積分電路的相應積分器；以及一時鐘信號產生器，耦接於所述至少二級積分電路和至少兩個量化器，用於向所述至少二級積分電路及所述至少兩個量化器提供時鐘信號，以控制每一級積分電路的所述運算放大器交替地與所述至少兩個積分器連通，控制前一級積分電路的輸出端與後一級積分電路的所述至少兩個積分器連通，並且控制所述最後一級積分電路交替地與所述至少量化器連通。

本發明更提出一種共用運算放大器的多通道Σ-△轉換電路的輔助方法，用於一種共用至少一個運算放大器的多通道Σ-△轉換電路，所述轉換電路可輸入至少兩路信號包括至少一第一輸入信號和一第二輸入信號，及輸出相應的至少一第一輸出信號和一第二輸出信號，包括下列步驟：在一時鐘周期的非第一階段，對所述第一輸入信號進行取樣處理，得到一第一取樣信號，及在第一階段，對所述第一取樣信號和第一輸出信號的反饋信號進行積分處理，得到一第一積分信號；以及在一時鐘周期的非第二階段，對所述第二輸入信號進行取樣處理，得到一第二取樣信號，及在第二階段，對所述第二取樣信號和第二輸出信號的反饋信號進行積分處理，得到一第二積分信號。

為了使　貴審查委員能更進一步瞭解本發明特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明，並非用來對本發明加以限制。

以下將通過具體實施例來對本發明的共用運算放大器的多通道Σ-△轉換電路及其輔助方法進行詳細說明。

首先以兩通道兩級Σ-△轉換電路為例來進行說明。如圖9所示為依據本發明第一實施例的兩通道兩級Σ-△轉換電路的原理圖，包括：第一級積分電路和與之連接的第二級積分電路，與第二級積分電路交替地耦接的兩個量化器32和36，與兩個量化器耦接的兩個數位至類比轉換器33和37，以及一時鐘信號產生器(圖中未示出)。其中第一級積分電路包括兩個積分器30和34，還包括與積分器30和34分別耦接的兩個加法器40和42，這兩個積分器共用一個運算放大器38；第二級積分電路包括兩個積分器31和35，還包括與積分器31和35分別耦接的兩個加法器41和43，這兩個積分器共用一個運算放大器39，積分器31經加法器41與積分器30耦接，積分器35經加法器43與積分器34耦接。圖9中所示的a1，a2，b1和b2均為增益因數，在圖9中標示出來是為表達更直觀的目的。所述兩通道兩級Σ-△轉換電路的工作原理為：首先，加法器40將輸入信號Vin_L和來自數位至類比轉換器33的反饋信號Vfb_L分別與增益因數a1和b1相乘後再將乘積相減獲得一加法器40輸出信號可表示為(a1*Vin_L-b1*Vfb_L)，接著積分器30從加法器40接收到輸出信號並對其作積分處理得到一積分信號Vo1_L，再將得到的積分信號Vo1_L送入加法器41，然後加法器41將輸入信號Vin_L和來自數位至類比轉換器33的反饋信號Vfb_L分別與增益因數a2和b2相乘後將乘積相減，並將結果與積分信號Vo1_L相加，得到一加法器41的輸出信號可表示為(Vo1_L+a2*Vin_L-b2*Vfb_L)，積分器31接收加法器41的輸出信號並對其作積分處理得到一積分信號Vo2_L，再將積分信號Vo2_L送入量化器32中與一預設信號比較以輸出一數位信號Yout，數位至類比轉換器33從量化器32接收數位信號Yout並將其轉換成類比信號Vfb_L分別反饋至第一級和第二級積分電路。對於輸入信號Vin_R，加法器42將輸入信號Vin_R和來自數位至類比轉換器37的反饋信號Vfb_R分別與增益因數a1和b1相乘後再將乘積相減獲得一加法器42的輸出信號可表示為(a1*Vin_R-b1*Vfb_R)，接著積分器35接收加法器42的輸出信號並對其作積分處理得到一積分信號Vo1_R，再將得到的積分信號Vo1_R送入加法器43，然後加法器43將輸入信號Vin_R和來自數位至類比轉換器37的反饋信號Vfb_R分別與增益因數a2和b2相乘後將乘積相減，並將結果與積分信號Vo1_R相加，得到一加法器43輸出信號可表示為(Vo_R+a2*Vin_R-b2*Vfb_R)，積分器35從加法器43接收到加法器43的輸出信號並對其作積分處理得到一積分信號Vo2_R，再將積分信號Vo2_R送入量化器36中與一預設信號比較以輸出一數位信號Yout，數位至類比轉換器33從量化器32接收數位信號Yout並將其轉換成類比信號Vfb_L分別反饋至第一級和第二級積分電路。

如圖10所示為依據本發明第一實施例的兩通道兩級Σ-△轉換電路的具體電路圖。第一級積分電路包括：兩通道輸入端用於分別提供兩個輸入信號Vin_L和Vin_R，運算放大器46，可共用運算放大器46的兩個第一級積分器(分別表示為第一積分器和第二積分器)，以及兩個與第一積分器和第二積分器分別對應的數位至類比轉換器44和45。第一積分器可接收輸入信號Vin_L，還包括電容取樣Cs1_L、積分電容CI1_L及多個開關S11_L、S12_L、S13_L、S14_L、S31和S32。所述多個開關均分別由時鐘信號產生器52(如圖10所示)產生的四個時鐘信號所控制，可表示為P1、P2、P1D和P2D，在此實施例中，P1和P2，P1D和P2D分別為兩組非交疊時鐘信號，較佳的，P1D比P1有所延遲，P2D比P2有所延遲，這四個時鐘信號的具體波形可參考圖10所示。其中，當P1和P1D為高準位時，輸入信號Vin_L流入電容Cs1_L，當P2和P2D為高準位時，電容Cs1_L與運算放大器46的負輸入端耦接；當P2和P2D為高準位時，電容CI1_L與運算放大器46的負輸入端和輸出端耦接；開關S31耦接於運算放大器46的負輸入端和電容CI1_L之間，為時鐘信號P2所控制；開關S32耦接於電容CI1_L和運算放大器46的輸出端之間，為時鐘信號P2D所控制；開關S11_L用於控制是否將輸入信號Vin_L流入電容Cs1_L，為時鐘信號P1D所控制；開關S12_L的一端耦接於開關S11_L與電容Cs1_L之間，另一端耦接地，為時鐘信號P2D所控制；開關S13_L的一端耦接於電容Cs1_L與開關S14_L之間，另一端耦接地，為時鐘信號P1所控制；以及開關S14_L耦接於電容Cs1_L與運算放大器46的負輸入端之間，為時鐘信號P2所控制。第一級積分電路的第二積分器可輸入信號Vin_R，包括取樣電容Cs1_R、積分電容CI1_R及多個開關S11_R、S12_R、S13_R、S14_R、S33和S34，這多個開關也分別由時鐘信號產生器52產生的四個時鐘信號所控制。其中，當P2和P2D為高準位時，輸入信號Vin_R流入電容Cs1_R，當P1和P1D為高準位時，電容Cs1_R與運算放大器46的負輸入端耦接；當P1和P1D為高準位時，電容CI1_R與運算放大器46的負輸入端和輸出端耦接。開關S33耦接於運算放大器46的負輸入端和電容CI1_R之間，為時鐘信號P1所控制；S34耦接於電容CI1_R和運算放大器46的輸出端之間，為時鐘信號P1D所控制；開關S11_R用於控制是否將輸入信號Vin_R流入電容Cs1_R，為時鐘信號P2D所控制；開關S12_R的一端耦接於開關S11_R與電容Cs1_R之間，另一端耦接地，為時鐘信號P1D所控制；開關S13_R的一端耦接於電容Cs1_R與開關S14_R之間，另一端耦接地，為時鐘信號P2所控制；以及開關S14_R耦接於電容Cs1_R與運算放大器46的負輸入端之間，為時鐘信號P1所控制。

第二級積分電路包括：兩通道輸入端用於分別提供兩個輸入信號Vin_L和Vin_R，運算放大器49，可共用運算放大器49的兩個第二級積分器(分別表示第三積分器和第四積分器)，以及兩個與第三積分器和第四積分器分別相對應的數位至類比轉換器47和48。第三積分器可接收輸入信號Vin_L並與運算放大器46的輸出端耦接，還包括取樣電容Cs2_L、積分電容CI2_L，取樣電容Ca2_L及多個開關S21_L、S22_L、S23_L、S24_L、S25_L、S26_L、S41和S42，這多個開關也分別由時鐘信號產生器52產生的四個時鐘信號所控制。其中，當P2和P2D為高準位時，運算放大器46的輸出信號Vo1流入電容Cs2_L，輸入信號Vin_L流入Ca2_L；當P1和P1D為高準位時，電容Cs2_L和電容Ca2_L均與運算放大器49的負輸入端耦接，電容CI2_L與運算放大器49的負輸入端和輸出端耦接。開關S41耦接於運算放大器49的負輸入端和電容CI2_L之間，為時鐘信號P1所控制；S42耦接於電容CI2_L和運算放大器49的輸出端之間，為時鐘信號P1D所控制；開關S21_L用於控制是否將運算放大器46的輸出信號Vol流入電容Cs2_L，為時鐘信號P2D所控制；開關S22_L的一端耦接於開關S21_L與電容Cs2_L之間，另一端耦接地，為時鐘信號P1D所控制；開關S23_L的一端耦接於電容Cs2_L與開關S24_L之間，另一端耦接地，為時鐘信號P2所控制；開關S24_L耦接於電容Cs2_L與運算放大器49的負輸入端之間，為時鐘信號P1所控制；開關S25_L用於控制是否將Vin_L流入電容Ca2_L，為時鐘信號P2D所控制；以及開關S26_L，一端耦接於開關S25_L與電容Ca2_L之間，另一端耦接地，為時鐘信號P1D所控制。第四積分器可輸入信號Vin_R，包括取樣電容Cs2_R、積分電容CI2_R，取樣電容Ca2_R及多個開關S21_R、S22_R、S23_R、S24_R、S25_R、S26_R、S43、S44，這多個開關也分別由時鐘信號產生器52產生的四個時鐘信號所控制。其中，當P1和P1D為高準位時，運算放大器46的輸出信號Vol流入電容Cs2_R，輸入信號Vin_R流入Ca2_R；當P2和P2D為高準位時，電容Cs1_R和電容Ca2_R均與運算放大器49的負輸入端耦接，電容CI2_R與運算放大器49的負輸入端和輸出端耦接。開關S43耦接於運算放大器49的負輸入端和電容CI2_R之間，為時鐘信號P2所控制；S44耦接於電容CI2_R和運算放大器49的輸出端之間，為時鐘信號P2D所控制；開關S21_R用於控制是否將運算放大器46的輸出信號Vol流入電容Cs2_R，為時鐘信號P1D所控制；開關S22_R的一端耦接於開關S21_R與電容Cs2_R之間，另一端耦接地，為時鐘信號P2D所控制；開關S23_R的一端耦接於電容Cs2_R與開關S24_R之間，另一端耦接地，為時鐘信號P1所控制；開關S24_R耦接於電容Cs2_R與運算放大器49的負輸入端之間，為時鐘信號P2所控制；開關S25_R用於控制是否將輸入信號Vin_R流入電容Ca2_R，為時鐘信號P1D所控制；以及開關S26_R，一端耦接於開關S25_R與電容Ca2_R之間，另一端耦接地，為時鐘信號P2D所控制。

圖10還包括分別通過開關S51和開關S52與第二級積分電路耦接的兩個量化器50和51，用於將第二級積分電路的運算放大器49的輸出信號Vo2與一預設信號進行比較後輸出數位信號Yout_L或Yout_R。數位至類比轉換器44和47分別用於接收Yout_L並將其轉換為類比信號後各自反饋至第一積分器和第三積分器，數位至類比轉換器45和48分別用於接收Yout_R並將其轉換為類比信號後各自反饋至第二積分器和第四積分器。量化器50和51以及數位至類比轉換器44，45，47和48的內部結構及工作原理都已為本領域技術人員所知悉，故此處不再贅述。

如圖10所示，時鐘信號P1和時鐘信號P2，時鐘信號P1D和時鐘信號P2D分別為兩組非交疊時鐘，在本實施例中，P1D相對於P1延遲100皮秒數量級，P2D相對於P2延遲100皮秒數量級。由於控制信號發生器的內部結構及工作原理都已為本領域技術人員所知悉，故此處不再贅述。

所述兩通道兩級Σ-△轉換電路的工作原理如下。

如圖11所示，為圖10所示兩通道兩級Σ-△轉換電路在一時鐘周期的第一階段的具體電路圖。在時鐘周期的第一階段，時鐘信號P1和P1D都為高準位，P2和P2D都為低準位，開關S13_L、S14_R、S33、S24_L、S23_R、S41、S11_L、S12_R、S34、S22_L、S26_L、S21_R、S25_R、S42以及S51都閉合，S14_L、S13_R、S31、S23_L、S24_R、S43、S12_L、S11_R、S32、S21_L、S25_L、S26_R、S22_R、S44以及S52都關斷。以上各開關與元件之間的位置關係與圖10中完全相同，為了說明簡要的目的，此處不再贅述。就第一積分器而言，輸入信號Vin_L通過開關S11_L和S13_L流入電容Cs1_L，即電容Cs1_L對輸入信號Vin_L進行取樣處理；就第二積分器而言，由於電容Cs1_R在時鐘周期的上個階段已被充電，此時在運輸放大器55的影響之下，電容Cs1_R及數位至類比轉換器54輸出的反饋信號的電荷通過開關S12_R、S14_R、S33及S34向電容CI1_R中轉移，達到穩定狀態後，運算放大器55的輸出信號Vo1可記為Vo1_R；就第三積分器而言，由於電容Ca2_L與Cs2_L在時鐘周期的上個階段已被充電，此時在運輸放大器58的影響之下，電容Ca2_L與Cs2_L中的電荷以及數位至類比轉換器56輸出的反饋信號的電荷通過開關S26_L、S22_L、S24_L、S41及S42向電容CI2_L中轉移，達到穩定狀態後，運算放大器58的輸出信號Vo2可記為Vo2_L；就第四積分器而言，運算放大器55的輸出信號Vo1_R通過開關S21_R和S23_R流入電容Cs2_R，即電容Cs2_R對運算放大器55的輸出信號Vo1_R進行取樣，同時，輸入信號Vin_R通過開關S25_R和S23_R流入電容Ca2_R，即電容Ca2_R對輸入信號Vin_R進行取樣處理。由於開關S51閉合，則運算放大器58的輸出信號Vo2_L被輸入量化器59後經量化處理為輸出信號Yout_L，接著Yout_L由數位至類比轉換器53和56轉換處理後分別反饋至第一積分器和第三積分器。

如圖12所示為圖10所示兩通道兩級Σ-△轉換電路在時鐘周期的第二階段的具體電路圖。在時鐘周期的第二階段，時鐘信號P1和P1D都為低準位，P2和P2D都為高準位，開關S13_L、S14_R、S33、S24_L、S23_R、S41、S11_L、S12_R、S34、S22_L、S26_L、S21_R、S25_R、S42、及S51都關斷，開關S14_L、S13_R、S31、S23_L、S24_R、S43、S12_L、S11_R、S32、S21_L、S25_L、S26_R、S22_R、S44及S52都閉合。以上各開關與元件之間的位置關係與圖10中完全相同，為了說明簡要的目的，此處不再贅述。就第一積分器而言，由於電容Cs1_L在時鐘周期的第一階段已被充電，此時受到運算放大器63的影響，電容Cs1_L及數位至類比轉換器61輸出的反饋信號的電荷通過開關S12_L、S14_L、S31及S32向電容CI1_L中轉移，達到穩定狀態後，運算放大器63的輸出信號Vo1可記為Vo1_L；就第二積分器而言，輸入信號Vin_R通過開關S11_R和S13_R流入電容Cs1_R，即電容Cs1_R對輸入信號Vin_R進行取樣處理；就第三積分器而言，運算放大器66的輸出信號Vo1_L通過開關S21_L和S23_L流入電容Cs2_L，即電容Cs2_L對運算放大器63的輸出信號Vo1_L進行取樣處理，同時，輸入信號Vin_L通過開關S25_L和S23_L流入電容Ca2_L，即電容Ca2_L對輸入信號Vin_L進行取樣處理；就第四積分器而言，由於電容Ca2_R與Cs2_R在上個時鐘周期已被充電，此時受到運算放大器66的影響，電容Ca2_R與Cs2_R中的電荷以及數位至類比轉換器65輸出的反饋信號的電荷通過開關S26_R、S22_R、S24_R、S43及S44向電容CI2_R中轉移，運算放大器66的輸出信號Vo2可記為Vo2_R。由於S52閉合，運算放大器66的輸出信號Vo2_R被輸入量化器68後經量化處理為輸出信號Yout_R，接著Yout_R由數位至類比轉換器62和65轉換處理後分別反饋至第二積分器和第四積分器。

由上可知，在依據本發明的兩通道兩級Σ-△轉換電路中，在同一時刻每一級積分電路中僅有一個積分器進行積分處理，此時每一級積分電路中另一積分器進行取樣處理。

共用運算放大器會使兩個獨立的積分器之間產生串擾，如圖13所示為依據本發明第一實施例中共用運算放大器所帶來的串擾形成圖。在理想的情況下，處於理想工作狀態的運算放大器的增益無窮大，因此理想的運算放大器負輸入端的電壓等於正輸入端的電壓，但實際應用中，運算放大器69的增益和帶寬都是有限，在所述時鐘周期的第一階段，當運算放大器69與積分電容CI1_L連通時，第一級積分電路中的第一積分器作積分處理，此時運算放大器69的負輸入端的電壓有一定的殘留量Vr’(如圖13所示)，運算放大器69的負輸入端的寄生電容Cr’中會有一定的殘餘電荷Qr’可表示為Qr’=Cr’×Vr’，則在時鐘周期的第二階段，殘餘電荷Qr’會進入第一級積分電路中的第二積分器，從而產生串擾。與此同時，電路中也存在其他非理想因素，如開關S132，S134關斷時的電荷注入等均是產生串擾的原因。需注意的是，第一級積分器引入的串擾是最重要的，因為Σ-△轉換電路有雜訊整形作用，後級積分器引入的串擾等效在輸出端時至少要經過一階整形，所以後級積分器引入的串擾對整個轉換電路的影響將大大減少。

為解決因共用運算放大器而產生串擾，本發明提出了如下多種解決方法：

1、在第二級積分電路的各積分器中引入前饋增益因數a2的影響。第三積分器中前饋增益因數a2的引入是由電容Ca2_L和電容CI2_L來實現的，第四積分器中的前饋增益因數a2是由電容Ca2_R和電容CI2_R來實現的。適當調整第二級積分電路中的前饋增益因數a2可抑制第一級積分電路輸出信號中的信號分量，當第一級積分電路輸出信號中包含的是高衰減的信號分量時，第一級積分電路各積分器之間的串擾僅僅會引入被整形量化雜訊而引入的信號分量則大大減少。

2、引入延遲時鐘來控制各開關的關斷和閉合。各開關的斷開瞬間會引入電荷注入，在時鐘周期的第一階段，當一個積分器和運算放大器69(如圖13所示)斷開連接時，電荷會注入到運輸放大器69的負輸入端的寄生電容Cr’中，則在時鐘周期的第二階段，被注入的電荷會流入另一個積分器中，從而形成串擾。為了解決這個問題，本發明引入延遲時鐘信號。也就是說，如圖13所示，開關S131耦接於運算放大器69的負輸入端和積分電容CI1_L之間，開關S132耦接於積分電容CI1_L和運輸放大器69的輸出端之間，開關S131和開關S132同時閉合，但開關S131比開關S132提前關斷。因為開關S131引入的電荷注入是常數，而開關S132引入的電荷注入是信號相關的，當先關斷開關S131再關斷開關S132時，開關S132引入的信號相關的電荷不會流入到Cr’，這樣就會減少因開關而引入的串擾。同理，開關S133耦接於運算放大器69的負輸入端和積分電容CI1_R，開關S134耦接於積分電容CI1_R和運輸放大器69的輸出端之間，開關S133和開關S134同時閉合，但開關S133比開關S134提前關斷。通常延遲的時間視實際情況來決定，在本實施例中，延遲時間為100皮秒數量級。需注意的是這兩組延遲時鐘並不是轉換電路的必要的因素，即僅使用P1和P2這兩個非交疊時鐘仍可控制各開關的正常運作。

3、引入T型開關。如圖14所示為T型開關的示意圖，當依照圖13中的各開關S131和S133是如14所示的T型開關時，開關S131或S133的兩端A端和B端均分別耦接於各運算放大器69的負輸入端和相應的積分電容CI1_L或CI1_R，第三端耦接地(即和運算放大器正輸入端的準位相同)，第四端接時鐘信號產生器，即各開關是受時鐘信號所控制的。因此，開關S131和S133在關斷時是耦接地的，如此一來可更好地隔離積分電容CI1_L和CI1_R與運算放大器69，從而減少串擾。同樣，當開關S132和開關S134也是T型開關時，各積分器間的串擾會更有效的減少。

4、適當增加每一級積分電路中供共用的運算放大器的增益和帶寬。當運算放大器越接近理想狀態的無窮大的增益和帶寬時，負輸入端與正輸入端之間電壓差就會越小，這樣負輸入端寄生電容中Cr’(如圖13所示)中的殘餘電荷就會越少，從而大大減少殘餘電荷引起的串擾。

上述各種消除串擾的方法可以選擇其中一種使用，也可組合使用，如同時採用增加前饋增益因數a2和增大運算放大器的增益和帶寬的方法等等，在此不再一一例舉。

此外，本發明提供的運算放大器共用技術，不僅僅應用在兩通道兩級Σ-△轉換電路，也可用於多通道一級Σ-△轉換電路。

如圖15所示為依據本發明第二實施例的兩通道一級Σ-△轉換電路的具體電路圖。所述兩通道一級Σ-△轉換電路包括：兩通道輸入端用於分別為所述轉換電路提供輸入信號Vin_L和Vin_R，運算放大器72，可共用運算放大器72的兩個第一級積分器(分別表示為第一積分器和第二積分器)，以及兩個與兩個積分器相對應的數位至類比轉換器70和71。第一積分器可接收輸入信號Vin_L，包括取樣電容Cs1_L、積分電容CI1_L及多個開關S11_L、S12_L、S13_L、S14_L、S31和S32。所述多個開關均分別由時鐘信號產生器75(如圖15所示)產生的四個時鐘信號所控制，可表示為P1、P2、P1D和P2D，在此實施例中，P1和P2，P1D和P2D分別為兩組非交疊時鐘信號，較佳的，P1D比P1有所延遲，P2D比P2有所延遲，這四個時鐘信號的具體波形可參考圖15所示。其中，當P1和P1D為高準位時，輸入信號Vin_L流入電容Cs1_L，當P2和P2D為高準位時，電容Cs1_L與運算放大器72的負輸入端耦接；當P2和P2D為高準位時，電容CI1_L與運算放大器72的負輸入端和輸出端耦接；開關S31耦接於運算放大器72的負輸入端和電容CI1_L之間，為時鐘信號P2所控制；開關S32耦接於電容CI1_L和運算放大器72的輸出端之間，為時鐘信號P2D所控制；開關S11_L用於控制是否將輸入信號Vin_L流入電容Cs1_L，為時鐘信號P1D所控制；開關S12_L的一端耦接於開關S11_L與電容Cs1_L之間，另一端耦接地，為時鐘信號P2D所控制；開關S13_L的一端耦接於電容Cs1_L與開關S14_L之間，另一端耦接地，為時鐘信號P1所控制；以及開關S14_L耦接於電容Cs1_L與運算放大器72的負輸入端之間，為時鐘信號P2所控制。

第二積分器可接收輸入信號Vin_R，包括取樣電容Cs1_R、積分電容CI1_R及多個開關S11_R、S12_R、S13_R、S14_R、S33和S34，這多個開關也分別由時鐘信號產生器75產生的四個時鐘信號所控制。其中，當P2和P2D為高準位時，輸入信號Vin_R流入電容Cs1_R，當P1和P1D為高準位時，電容Cs1_R與運算放大器72的負輸入端耦接；當P1和P1D為高準位時，電容CI1_R與運算放大器72的負輸入端和輸出端耦接。開關S33耦接於運算放大器72的負輸入端和電容CI1_R之間，為時鐘信號P1所控制；S34耦接於電容CI1_R和運算放大器72的輸出端之間，為時鐘信號P1D所控制；開關S11_R用於控制是否將輸入信號Vin_R流入電容Cs1_R，為時鐘信號P2D所控制；開關S12_R的一端耦接於開關S11_R與電容Cs1_R之間，另一端耦接地，為時鐘信號P1D所控制；開關S13_R的一端耦接於電容Cs1_R與開關S14_R之間，另一端耦接地，為時鐘信號P2所控制；以及開關S14_R耦接於電容Cs1_R與運算放大器72的負輸入端之間，為時鐘信號P1所控制。

本實施例的兩通道一級Σ-△轉換電路工作原理描述如下。

在時鐘周期的第一階段，時鐘信號P1和P1D都為高準位，P2和P2D都為低準位，開關S13_L、S14_R、S33、S11_L、S12_R、S34以及S51都閉合，S14_L、S13_R、S31、S12_L、S11_R、S32以及S52都關斷。就第一積分器而言，輸入信號Vin_L通過開關S11_L和S13_L流入電容Cs1_L，即電容Cs1_L對輸入信號Vin_L進行取樣處理，積分電容CI1_L兩端的電壓不變；就第二積分器而言，由於電容Cs1_R在時鐘周期的上個階段已被充電，此時在運輸放大器72的影響之下，電容Cs1_R及數位至類比轉換器71輸出的反饋信號的電荷通過開關S12_R、S14_R、S33及S34向電容CI1_R中轉移，達到穩定狀態後，運算放大器72的輸出信號Vo可記為Vo_R。

在時鐘周期的第二階段，時鐘信號P1和P1D都為低準位，P2和P2D都為高準位，開關S13_L、S14_R、S33、S11_L、S12_R、S34及S51都關斷，開關S14_L、S13_R、S31、S12_L、S11_R、S32及S52都閉合。就第一積分器而言，由於電容Cs1_L在時鐘周期的第一階段已被充電，此時受到運算放大器72的影響，電容Cs1_L中的電荷及數位至類比轉換器70輸出的反饋信號的通過開關S12_L、S14_L、S31及S32向電容CI1_L中轉移，達到穩定狀態後，運算放大器72的輸出信號Vo可記為Vo_L；就第二積分器而言，輸入信號Vin_R通過開關S11_R和S13_R流入電容Cs1_R，即電容Cs1_R對輸入信號Vin_R進行取樣處理，積分電容CI_R兩端的電壓不變。

圖15還包括分別通過開關S51和開關S52與積分電路耦接的兩個量化器73和74，用於將運算放大器72的輸出信號Vo_L或Vo_R與一預設信號進行比較後輸出數位信號Yout_L或Yout_R。數位至類比轉換器70用於接收Yout_L並將其轉換為類比信號後反饋至第一積分器，數位至類比轉換器71用於接收Yout_R並將其轉換為類比信號後反饋至第二積分器。量化器73和74以及數位至類比轉換器70和71的內部結構及工作原理都已為本領域技術人員所知悉，故此處不再贅述。

由此可見，在時鐘周期的第一階段，Σ-△轉換電路的輸出信號為Yout_R，在時鐘周期的第二階段，Σ-△轉換電路的輸出信號為Yout_L，在此實施例中，在一個周期內運算放大器交替地為兩個積分器工作，因此可有效地提高運算放大器的利用率。

在本實施例中，仍可引入T型開關和增加運算放大器的增益和帶寬來減少共用運算放大器帶來的串擾，並且本實施例中使用的P1D和P2D這兩個延遲時鐘也並非轉換電路的必要因素，即利用P1和P2這兩個非交疊時鐘仍可控制各開關在轉換電路中正常地運作。

如圖16所示為依據本發明第三實施例的兩通道N級Σ-△轉換電路的原理圖。N為大於或等於1的正整數。其中，第一級積分電路中的積分器76和80共用運算放大器84來同時處理兩個通道輸入端的輸入信號Vin_L和Vin_R，第N級積分電路中的積分器77和81共用運算放大器85來同時處理輸入信號Vin_L和Vin_R、上一級積分電路的輸出信號以及各自收到的反饋信號。本實施例的工作原理和本發明第一實施例的工作原理類似，可依照第一實施例推演而出，故此處不再贅述。

如圖17所示為依據本發明第四實施例三通道兩級Σ-△轉換電路的原理圖。其中，第一級積分電路中的積分器88，92和96共用運算放大器100來同時處理三通道輸入端的輸入信號Vin_1、Vin_2和Vin_3，第二級積分電路中的積分器89，93和97共用運算放大器101來同時處理輸入信號Vin_1、Vin_2和Vin_3和第一級積分電路積分器88，92和96的輸出信號Vol_1、Vol_2和Vol_3。

如圖18為依據本發明第四實施例中第一級積分電路的各積分器的時序圖和第二級積分電路的各積分器的時序圖，下面將結合圖18來說明本實施例的工作原理。

如圖18所示，在一個時鐘周期(Ts)的第一階段，在第一級積分電路中，積分器88對輸入信號Vin_1進行積分處理，積分器92和96分別對輸入信號Vin_2和Vin_3進行取樣處理；同時，在第二級積分電路中，積分器97進行積分處理，積分器89對輸入信號Vin_1和積分器88的輸出信號Vol_1進行取樣處理，積分器93處於空閒狀態即積分器93既不做取樣處理也不做積分處理。在時鐘周期的第二個階段，在第一級積分電路中，積分器92對輸入信號Vin_2進行積分處理，積分器88和96分別對輸入信號Vin_1和Vin_3進行取樣處理；同時，在第二級積分電路中，積分器89進行積分處理，積分器93對輸入信號Vin_2和積分器92的輸出信號Vol_2進行取樣處理，積分器97處於空閒狀態即積分器97既不做取樣處理也不做積分處理。在時鐘周期的第三個階段，在第一級積分電路中，積分器96對輸入信號Vin_3進行積分處理，積分器88和92分別對輸入信號Vin_1和Vin_2進行取樣處理；同時，在第二級積分電路中，積分器93進行積分處理，積分器97對輸入信號Vin_3和積分器96的輸出信號Vol_3進行取樣處理，積分器89處於空閒狀態即積分器89既不做取樣處理也不做積分處理。

本發明還揭露一種共用運算放大器的多通道Σ-△轉換電路的輔助方法，用於一種共用至少一個運算放大器的多通道Σ-△轉換電路，及輸出相應的至少一第一輸出信號和一第二輸出信號，包括以下步驟：在一時鐘周期的非第一階段，對所述第一輸入信號進行取樣處理，得到一第一取樣信號，及在第一階段，對所述第一取樣信號和第一輸出信號的反饋信號進行積分處理，得到一第一積分信號；以及在一時鐘周期的非第二階段，對所述第二輸入信號進行取樣處理，得到一第二取樣信號，及在第二階段，對所述第二取樣信號和第二輸出信號的反饋信號進行積分處理，得到一第二積分信號；其中，所述第一輸出信號的反饋信號是由所述第一積分信號經量化處理和數位至類比轉換得到的；所述第二輸出信號的反饋信號是由所述第二積分信號經量化處理和數位至類比轉換得到的。

較佳地，在所述的共用運算放大器的多通道Σ-△轉換電路的輔助方法中，所述轉換電路可輸出相應的至少一第三輸出信號和一第四輸出信號，所述輔助方法還包括：在時鐘周期的第一階段，對所述第一輸入信號和第一積分信號進行取樣處理分別得到一第三取樣信號和一第四取樣信號，在時鐘周期的下個階段對所述第三取樣信號，第四取樣信號以及第三輸出信號的反饋信號進行積分處理，得到一第三積分信號；以及在時鐘周期的第二階段，對所述第二輸入信號和第二積分信號進行取樣處理分別得到一第五取樣信號和一第六取樣信號，在時鐘周期的下個階段對所述第五取樣信號，第六取樣信號和第四輸出信號的反饋信號進行積分處理，得到一第四積分信號；其中，所述第三輸出信號的反饋信號由第三積分信號經量化處理和數位至類比轉換得到的；所述第四輸出信號的反饋信號是由第四積分信號經量化處理和數位至類比轉換得到的。

以上所述時鐘周期是由一時鐘信號產生器所產生的至少兩個非交疊時鐘信號決定的，所述至少兩個非交疊時鐘信號中還可包括延遲時鐘信號和非延遲時鐘信號，所述至少一個運算放大器比現有未採用運算放大器共用技術的多通道Σ-△轉換電路中的運算放大器增益更高並且帶寬更寬。

同樣，為解決因運算放大器共用所帶來的串擾問題，當所述多通道Σ-△轉換電路有兩級或兩級以上的積分電路時，可在第二級以後的積分電路中引入增益前饋增益因數。另外，也可在所述多通道Σ-△轉換電路中使用T型開關來減少開關斷開瞬間帶來電荷注入的影響。

綜上所述，本發明的共用運算放大器的多通道Σ-△轉換電路及其輔助方法可通過共用運算放大器來有效降低片上系統的面積，進而降低生產廠商的成本，而且通過採用引入前饋增益因數a2、延時時鐘信號、T型開關、增大運算放大器增益和帶寬等方法可有效降低因運算放大器的共用而帶來的串擾。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

本案圖式中所包含之各元件列示如下：

1、10、11、22、23、30、31、34、35、76、77、80、81、88、89、92、93、96、97．．．積分器

2、6、12、19、24、32、36、50、51、59、60、67、68、73、74、78、82、90、94、98．．．量化器

3、7、13、17、20、25、33、37、44、45、47、48、53、54、56、57、61、62、64、65、70、71、79、83、91、95、99．．．數位至類比轉換器

4、14、15、27、28、40、41、42、43、86、87、102、103、104、105、106、107．．．加法器

5、8、9、16、18、26、29、38、39、46、49、55、58、63、66、69、72、84、85、100、101．．．運算放大器

21、52、75．．．時鐘信號產生器

本案得藉由下列圖式及說明，俾得更深入之了解：

圖1為現有技術中單通道一級Σ-△轉換電路的原理圖。

圖2至圖4為現有技術中單通道一級Σ-△轉換電路的具體電路圖。

圖5和圖6分別為現有技術中單通道兩級Σ-△轉換電路的原理圖和具體電路圖。

圖7為現有技術中兩級共用運算放大器的單通道兩級Σ-△轉換電路的具體電路圖。

圖8為兩級積分電路共用運算放大器所帶來的串擾形成圖。

圖9為依據本發明第一實施例的兩通道兩級Σ-△轉換電路的原理圖。

圖10至圖12為依據本發明第一實施例的兩通道兩級Σ-△轉換電路的具體電路圖。

圖13為依據本發明第一實施例中共用運算放大器所帶來的串擾形成圖。

圖14為T型開關的示意圖。

圖15為依據本發明第二實施例的兩通道一級Σ-△轉換電路的具體電路圖。

圖16為依據本發明第三實施例的兩通道N級Σ-△轉換電路的原理圖。

圖17為依據本發明第四實施例三通道兩級Σ-△轉換電路的原理圖。

圖18為依據本發明第四實施例中第一級積分電路的各積分器的時序圖和第二級積分電路的各積分器的時序圖。

30、31、34、35．．．積分器

32、36．．．量化器

33、37．．．數位至類比轉換器

38、39．．．運算放大器

40、41、42、43．．．加法器

Claims

一種共用運算放大器的多通道Σ-△轉換電路，包括：一積分電路，包括可共用一運算放大器的至少兩個積分器，每一積分器相應地耦接於一通道輸入端，包括有一積分元件與一採樣元件，其中所述運算放大器交替地與所述至少兩個積分器連通，以使所述積分電路產生一積分信號；至少兩個量化器，每一量化器均相應於所述積分電路的每一積分器，交替地與所述積分電路連通，用於將所述積分信號與一預設信號進行比較來輸出一數位信號；至少兩個數位至類比轉換器，每一數位至類比轉換器均相應地耦接於所述每一量化器的輸出端和所述積分電路的每一積分器之間，用於將所述相應的量化器輸出的數位信號轉換成類比信號後反饋回所述積分電路的相應的積分器；一時鐘信號產生器，耦接於所述積分電路和至少兩個量化器，用於向所述積分電路及所述至少兩個量化器提供時鐘信號，以控制所述運算放大器交替地與所述至少兩個積分器連通並且控制所述積分電路交替地與所述至少兩個量化器連通；一第一開關，耦接於所述運算放大器負輸入端與所述積分元件之間；以及一第二開關，耦接於所述積分元件與所述運算放大器輸出端之間；其中，所述第一開關與第二開關同時閉合，且所述第一開關比第二開關提前關斷。
如申請專利範圍1所述的共用運算放大器的多通道Σ-△轉換電路，其中所述積分電路包括一第一積分器及一第二積分器，所述運算放大器包括一負輸入端，一正輸入端和一輸出端，其中所述第一積分器至少還包括：一第一取樣元件，在一時鐘周期的非第二階段耦接於所述第一通道輸入端且在所述時鐘周期的第二階段耦接於所述第一運算放大器的負輸入端；以及一第一積分元件，在所述時鐘周期的第二階段耦接於所述第一運算放大器的負輸入端和輸出端之間；所述第二積分器至少還包括：一第二取樣元件，在所述時鐘信號周期的非第一階段耦接於所述第二通道輸入端且在所述時鐘信號周期的第一階段耦接於所述第一運算放大器的負輸入端；以及一第二積分元件，在所述時鐘信號周期的第一階段耦接於所述第一運算放大器的負輸入端和輸出端之間；其中，所述時鐘信號周期是由所述時鐘信號產生器所決定的。
如申請專利範圍2所述的共用運算放大器的多通道Σ-△轉換電路，其中所述轉換電路中多個取樣元件和多個積分元件均是電容。
如申請專利範圍2所述的共用運算放大器的多通道Σ-△轉換電路，更包括：一第三開關，耦接於所述運算放大器負輸入端與所述第二積分元件之間；以及一第四開關，耦接於所述第二積分元件與所述運算放大器輸出端之間；其中，所述第三開關與第四開關同時閉合，且所述第三開關比第四開關提前關斷。
如申請專利範圍2所述的共用運算放大器的多通道Σ-△轉換電路，其中至少第一開關是T型開關。
如申請專利範圍1所述的共用運算放大器的多通道Σ-△轉換電路，其中所述時鐘信號產生器產生的是至少兩個非交疊時鐘信號。
如申請專利範圍1所述的共用運算放大器的多通道Σ-△轉換電路，其中所述運算放大器比現有未採用運算放大器共用技術的多通道一級Σ-△轉換電路的中的運算放大器的增益更高並且帶寬更寬。
一種共用運算放大器的多通道Σ-△轉換電路，包括：至少兩級積分電路，每一級積分電路均包括可共用一運算放大器的至少兩個積分器，每一積分器相應地耦接於一通道輸入端，包括有一積分元件與一採樣元件，在每一級積分電路中所述運算放大器交替地與所述至少兩個積分器連通，且前一級積分電路的輸出信號交替輸入至後一級積分電路的所述至少兩個積分器，以使所述至少二級積分電路產生一積分信號；至少兩個量化器，每一量化器的輸入端均相應於所述至少二級積分電路的最後一級積分電路的每一積分器，交替地與所述最後一級積分電路連通，用於將所述積分信號與一預設信號進行比較來輸出一數位信號；至少兩個數位至類比轉換器，每一數位至類比轉換器均相應地耦接於所述每一量化器的輸出端和所述至少二級積分電路的每一積分器之間，用於將所述相應的量化器輸出的數位信號轉換成類比信號後反饋回所述積分電路的相應積分器；一時鐘信號產生器，耦接於所述至少二級積分電路和至少兩個量化器，用於向所述至少二級積分電路及所述至少兩個量化器提供時鐘信號，以控制每一級積分電路的所述運算放大器交替地與所述至少兩個積分器連通，控制前一級積分電路的輸出端與後一級積分電路的所述至少兩個積分器連通，並且控制所述最後一級積分電路交替地與所述至少量化器連通一第一開關，耦接於所述運算放大器負輸入端與所述的積分元件之間；以及一第二開關，耦接於所述積分元件與所述運算放大器輸出端之間；其中，第一開關和第二開關同時閉合，且第一開關比第二開關提前關斷。
如申請專利範圍8所述的共用運算放大器的多通道Σ-△轉換電路，其中所述至少二級積分電路至少包括一第一積分電路，所述第一積分電路還包括一第一運算放大器，一第一積分器及一第二積分器，所述第一運算放大器包括一負輸入端，一正輸入端和一輸出端，其中所述第一積分器至少還包括：一第一取樣元件，在一時鐘周期的非第二階段耦接於所述第一通道輸入端且在所述時鐘周期的第二階段耦接於所述第一運算放大器的負輸入端；以及一第一積分元件，在所述時鐘周期的第二階段耦接於所述第一運算放大器的負輸入端和輸出端之間；所述第二積分器至少還包括：一第二取樣元件，在所述時鐘信號周期的非第一階段耦接於所述第二通道輸入端且在所述時鐘信號周期的第一階段耦接於所述第一運算放大器的負輸入端；以及一第二積分元件，在所述時鐘信號周期的第一階段耦接於所述第一運算放大器的負輸入端和輸出端之間；其中，所述時鐘信號周期是由所述時鐘信號產生器所決定的。
如申請專利範圍9所述的共用運算放大器的多通道Σ-△轉換電路，其中所述至少二級積分電路更包括一第二積分電路，所述第二積分電路還包括一第二運算放大器，一第三積分器及一第四積分器，所述第二運算放大器包括一負輸入端，一正輸入端和一輸出端，其中所述第三積分器至少還包括：一第三積分元件，在所述時鐘周期的第一階段耦接於所述第二運算放大器的負輸入端和輸出端之間；一第三取樣元件，在所述時鐘周期的第一階段耦接於所述第二運算放大器的一負輸入端且在所述時鐘周期的第一階段的前一階段耦接於所述第一通道輸入端；以及一第四取樣元件，在所述時鐘周期的第一階段耦接於所述第一積分電路且在所述時鐘周期的第一階段的前一階段耦接於所述第二運算放大器的負輸入端；所述第四積分器至少還包括：一第四積分元件，在所述時鐘周期的第二階段耦接於所述第二運算放大器的負輸入端和輸出端之間；一第五取樣元件，在所述時鐘周期的第二階段耦接於所述第二運算放大器的一負輸入端且在所述時鐘周期的第二階段的前一階段耦接於所述第二通道輸入端；以及一第六取樣元件，在所述時鐘周期的第二階段耦接於所述第一積分電路且在所述時鐘周期的第二階段的前一階段耦接於所述第二運算放大器的負輸入端。
如申請專利範圍10所述的共用運算放大器的多通道Σ-△轉換電路，其中所述轉換電路中多個取樣元件和多個積分元件均是電容。
如申請專利範圍10所述的共用運算放大器的多通道Σ-△轉換電路，其中所述轉換電路中至少第一組開關是T型開關。
如申請專利範圍10所述的共用運算放大器的多通道Σ-△轉換電路，更包括多個開關，其中至少包括：一第三組開關，耦接於所述各運算放大器負輸入端與所述對應的各取樣元件之間；以及一第四組開關，耦接於所述各運算放大器輸出端與下一級積分電路中的取樣元件之間；其中，第三組開關比第四組開關提前關斷。
如申請專利範圍8所述的共用運算放大器的多通道Σ-△轉換電路，其中所述時鐘信號產生器產生的是至少兩個非交疊時鐘信號。
如申請專利範圍8所述的共用運算放大器的多通道Σ-△轉換電路，其中所述各運算放大器比現有未採用運算放大器共用技術的多通道Σ-△轉換電路的中的運算放大器的增益更高並且帶寬更寬。
如申請專利範圍8所述的共用運算放大器的多通道Σ-△轉換電路，更包括一前饋增益單元，耦接於所述至少兩級積分電路之間，用於增加一前饋增益因數以抑制前一級積分電路輸出信號中的信號分量來降低多個通道間產生的串擾。
一種共用運算放大器的多通道Σ-△轉換電路的輔助方法，用於一種共用至少一個運算放大器的多通道Σ-△轉換電路，所述轉換電路可輸入至少兩路信號包括至少一第一輸入信號和一第二輸入信號，及輸出相應的至少一第一輸出信號和一第二輸出信號，包括下列步驟：(a)在一時鐘周期的非第一階段，對所述第一輸入信號進行取樣處理，得到一第一取樣信號，及在第一階段，對所述第一取樣信號和第一輸出信號的反饋信號進行積分處理，得到一第一積分信號；以及(b)在一時鐘周期的非第二階段，對所述第二輸入信號進行取樣處理，得到一第二取樣信號，及在第二階段，對所述第二取樣信號和第二輸出信號的反饋信號進行積分處理，得到一第二積分信號；其中，所述步驟(a)與步驟(b)係交替地執行。
如申請專利範圍17所述的共用運算放大器的多通道Σ- △轉換電路的輔助方法，其中所述第一輸出信號的反饋信號是由所述第一積分信號經量化處理和數位至類比轉換得到的，所述第二輸出信號的反饋信號是由所述第二積分信號經量化處理和數位至類比轉換得到的。
如申請專利範圍17所述的共用運算放大器的多通道Σ-△轉換電路的輔助方法，其中所述轉換電路可輸出相應的至少一第三輸出信號和一第四輸出信號，包括：在時鐘周期的第一階段，對所述第一輸入信號和第一積分信號進行取樣處理分別得到一第三取樣信號和一第四取樣信號，在時鐘周期的下個階段對所述第三取樣信號，第四取樣信號以及第三輸出信號的反饋信號進行積分處理，得到一第三積分信號；以及在時鐘周期的第二階段，對所述第二輸入信號和第二積分信號進行取樣處理分別得到一第五取樣信號和一第六取樣信號，在時鐘周期的下個階段對所述第五取樣信號，第六取樣信號和第四輸出信號的反饋信號進行積分處理，得到一第四積分信號。
如申請專利範圍19所述的共用運算放大器的多通道Σ-△轉換電路的輔助方法，其中所述第三輸出信號的反饋信號由第三積分信號經量化處理和數位至類比轉換得到的，所述第四輸出信號的反饋信號是由第四積分信號經量化處理和數位至類比轉換得到的。
如申請專利範圍17所述的共用運算放大器的多通道Σ-△轉換電路的輔助方法，其中所述時鐘周期是由一時鐘信號產生器所產生的至少兩個非交疊時鐘信號決定的。
如申請專利範圍21所述的共用運算放大器的多通道Σ-△轉換電路的輔助方法，其中所述至少兩個非交疊時鐘信號中還包括延遲時鐘信號和非延遲時鐘信號。
如申請專利範圍17所述的共用運算放大器的多通道Σ-△轉換電路的輔助方法，其中所述至少一個運算放大器比現有未採用運算放大器共用技術的多通道Σ-△轉換電路中的運算放大器增益更高並且帶寬更寬。