JP2626124B2 - オーバーサンプリング型ａ／ｄ変換回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はA/D変換回路に関し、特にオーバーサンプリ
ング型A/D変換回路に関する。

〔従来の技術〕

従来、かかるA/D変換回路は、アナログ加算器および
アナログ積分器を複数段縦属接続し、その出力を基準電
圧と比較するとともに、各加算器を出力に基いて制御す
ることにより、アナログ入力をディジタル信号に変換し
ている。

第４図はかかる従来の一例を示すオーバーサンプリン
グ型A/D変換回路図である。

第４図に示すように、従来のオーバーサンプリング型
A/D変換回路は、アナログ信号入力端子１に接続され、
アナログ入力に対し所定電圧との加算機能を有する第一
の加算器2Aおよびこの加算器2Aの出力を積分する第一の
アナログ積分器3Aを直列接続し、その後段に第二の加算
器2Bおよび第二のアナログ積分器3Bを直列接続（第一，
第二の加算器2A,2Bは同一構成、第一，第二のアナログ
積分器3A,3Bも同一構成）し、二段直列に接続してい
る。しかも、二段目の第二のアナログ積分器3Bの積分出
力を比較器４により接地電圧などの基準電圧と比較し、
ディジタル出力端子７にディジタル信号を出力する。ま
た、この二段直列接続した経路の他に制御回路５を設
け、この制御回路５では、外部クロック入力端子６から
のクロックと比較器４のディジタル出力（端子）７とに
基き制御信号を出力し、第一および第二の加算器2A,2B
内のスイッチS1,S2,S5,S13〜S15を制御している。すな
わち、第一の加算器2Aにおいては、アナログ信号入力端
子１からのアナログ入力を容量C1に充電する一方、基準
電圧チャージアップ容量C8に予備充電された電圧を加算
する機能を備えている。その第一の加算器2Aで加算され
た電圧は、第一のアナログ積分器3Aで積分される。さら
に、第二の加算器2Bや第二のアナログ積分器3Bでも、第
一の加算器2Aおよび第一のアナログ積分器3Aと同様に、
加算および積分が行われる。但し、第一の加算器2Aと第
二の加算器2B、および第一のアナログ積分器3Aと第二の
アナログ積分器3Bは、それぞれ外部クロックに合わせ
て、加算と予備充電、および積分と保持の動作を相互に
重り合わないようにしている。

すなわち、第一の加算器2Aを例にとれば、入力電圧を
保持するための容量C1に対し、容量C8に正の基準電圧＋
Vr,負の基準電圧−Vrのいずれを予備充電するか、ある
いは容量C8に予備充電した電圧を容量C1の電圧と加算す
るために、容量C8に接地電位を供給するかを、前述した
制御回路５からの制御信号をアクティブにするか、ノン
アクティブにするかで制御している。要するに、基準電
圧チャージアップ容量C8をスイッチS13〜S15に対して共
有化し、チャージアップする基準電圧をスイッチの制御
により選択している。

〔発明が解決しようとする課題〕

上述した従来のオーバーサンプリング型A/D変換回路
は、第一，第二の加算器における加算入力信号および選
択された基準電圧を加算する過程において、基準電圧チ
ャージアップ容量を１個、すなわち共通化しているた
め、適切な基準電圧を選択した後に、ある一定の時定数
を持って前記容量に基準電圧を充電することになる。従
って、この充電時間はそれぞれ直接後段の第一，第二の
アナログ積分器の積分時間を縮めることになり、そのた
めに第一，第二のアナログ積分器での取り残し電荷を増
加させ、A/D変換精度を劣化させるという欠点がある。

本発明の目的は、かかるA/D変換精度を向上させるこ
とのできるオーバーサンプリング型A/D変換回路を提供
することにある。

〔課題を解決するための手段〕

本発明のオーバーサンプリング型A/D変換回路は、ア
ナログ入力信号を選択された基準電圧と加算する第一の
加算器と、前記第一の加算器の出力を積分する第一のア
ナログ積分器と、前記第一のアナログ積分器の出力を前
記基準電圧と加算する第二の加算器と、前記第二の加算
器の出力を積分する第二のアナログ積分器と、前記第二
のアナログ積分器の出力信号を量子化する比較器と、前
記比較器の出力信号を入力して前記第一および第二の加
算器に対する制御信号を発生する制御回路とを有し、前
記第一および前記第二の加算器の少なくとも一方の加算
器は、第一および第二の端子を備え、前記第一の端子に
一端が接続され且つ前記制御信号により制御される第一
のスイッチと、前記第一のスイッチの他端および接地電
位間に接続され且つ前記制御信号により制御される第二
のスイッチと、一端を前記第二の端子に接続し且つ他端
を前記第一のスイッチおよび第二のスイッチの接続点に
接続された第一の容量と、一端を正の基準電圧に接続さ
れた第二の容量と、前記第二の容量の他端および前記第
二の端子間に接続され且つ前記制御信号により制御され
る第三のスイッチと、一端を負の基準電圧に接続された
第三の容量と、前記第三の容量の他端および前記第二の
端子間に接続され且つ前記制御信号により制御される第
四のスイッチと、前記第二の端子および接地間に接続さ
れ且つ前記制御信号により制御される第五のスイッチ
と、前記第二の容量および前記第三のスイッチの接続点
と接地間に接続され且つ前記制御信号により制御される
第六のスイッチと、前記第三の容量および前記第四のス
イッチの接続点と接地間に接続され且つ前記制御信号に
より制御される第七のスイッチとを含み、前記制御信号
のノンアクティブ時には前記第一，第五，第六および第
七のスイッチを制御し、前記正の基準電圧および前記負
の基準電圧でそれぞれ前記第二および第三の容量を予備
充電する一方、前記制御信号のアクティブ時には前記第
二，第三または第四のスイッチを制御し、前記第二また
は前記第三の容量を選択して、前記第一の容量に保持さ
れたアナログ入力と前記選択された前記第二または前記
第三の容量に充電された前記正または負の基準電圧を加
算するように構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第一の実施例を示すオーバーサンプ
リング型A/D変換回路図である。

第１図に示すように、本実施例は複数段交互に縦属接
続した第一の加算器２−１および第一のアナログ積分器
3A、および第二の加算器２−２および第二のアナログ積
分器3Bと、最終段の第二のアナログ積分器3Bの出力と接
地電位などの基準電圧とを比較する比較器４と、比較器
４の出力および外部クロック入力端子６からの外部クロ
ックを入力して制御信号を作成し、そのアクティブ，ノ
ンアクティブにより各加算器２−1,2−２内のスイッチS
1〜S7を制御する制御回路５とを有し、比較器４の出力
をA/D変換出力としてディジタル出力端子７に供給する
ように構成される。ここで、第一，第二の加算器２−1,
2−２は、同一構成であるが、その機能は外部クロック
に合わせて加算と予備充電とを交互に繰り返し、しかも
そのタイミングは相互には重ならないようにずらせてい
る。また、第一，第二のアナログ積分器3A,3Bも同一構
成であり、その機能は外部クロックに合わせて積分と保
持とを交互に繰り返し、しかもそのタイミングは相互に
は重ならないようにずらせている。

すなわち、アナログ入力端子１に接続された第一の端
子よりアナログ信号を入力し、予備充電された正または
負の基準電圧と加算する第一の加算器２−１と、この第
一の加算器２−１の出力側となる第二の端子に入力側が
接続され、積分と保持とを交互に繰り返す第一のアナロ
グ積分器3Aと、このアナログ積分器3Aの出力側を第一の
端子となる入力端に接続し、前述した第一の加算器２−
１と同様の動作をタイミングをずらせて実行する第二の
加算器２−２と、この第二の加算器２−２の出力側とな
る第二の端子に入力側が接続され、前述した第一のアナ
ログ積分器3Aと同様の動作をタイミングをずらせて実行
する第二のアナログ積分器3Bと、外部クロック入力端子
６からの外部クロックに基いて、第二のアナログ積分器
3Bの出力信号および閾値入力となる接地電位を比較し、
その比較結果を出力端子７にディジタル信号として出力
する比較器４と、この比較器４の出力信号を外部クロッ
ク（端子）６に同期させたスイッチ制御信号を作成する
制御回路５とを有している。

ここで、第一，第二の加算器２−1,2−２は、前述し
たように、同一構成であるため、以下の説明では、第一
の加算器２−１を例にとって説明する。

かかる第一の加算器２−１は、入力端になるととも
に、アナログ入力端子１に接続された第一の端子（図示
省略）と、出力端となる第二の端子（図示省略）とを備
え、この第一の端子および接地間に直列接続され且つ制
御回路５からのスイッチ制御信号により制御される第一
のスイッチS1および第二のスイッチS2と、一方を前記第
二の端子に接続し且つ他方を第一のスイッチS1および第
二のスイッチS2の接続点に接続された第一の容量C1と、
一方を正の基準電圧＋Vrに接続された第二の容量C2と、
この第二の容量C2の他端および前記第二の端子間に接続
され且つ前記スイッチ制御信号により制御される第三の
スイッチS3と、一方を負の基準電圧−Vrに接続された第
三の容量C3と、この第三の容量C3の他端および前記第二
の端子間に接続され且つ前記スイッチ制御信号により制
御される第四のスイッチS4と、前記第二の端子および接
地間に接続され且つ前記スイッチ制御信号により制御さ
れる第五のスイッチS5と、第二の容量C2および第三のス
イッチS3の接続点と接地間に接続され且つ前記スイッチ
制御信号により制御される第六のスイッチS6と、第三の
容量C3および第四のスイッチS4の接続点と接地間に接続
され且つ前記スイッチ制御信号により制御される第七の
スイッチS7とにより構成されている。なお、これらの容
量およびスイッチはスイッチトキャパシタで形成され
る。

この第一の加算器２−１においては、例えばスイッチ
制御信号がノンアクティブのとき、第一乃至第七のスイ
ッチS1〜S7のうちのスイッチS1,S5,S6,S7が閉じ、また
スイッチS2,S3またはS4は開となる。このときは、容量C
2,C3が同時に予備充電され、そのときの第一の積分器3A
は保持の状態にある。

また、スイッチ制御信号がアクティブのとき、スイッ
チS1,S5,S6,S7が開き、スイッチS2,S3またはS4は閉とな
る。このときは、容量C2あるいはC3の一方が容量C1と加
算され、そのとき第一の積分器3Aは積分の状態にある。
なお、この第一の加算器２−１の動作については、図２
でより具体的に説明する。

第２図は第１図における第一，第二の積分器および比
較器のタイミング図である。

第２図に示すように、第一の積分器3Aおよび第二の積
分器3Bは、それぞれ第一の加算器２−１および第二の加
算器２−２の加算出力を外部クロック６に同期して積分
したり、保持したりする動作を交互に繰り返す。また、
前述したように、第一のアナログ積分器3Aと第二のアナ
ログ積分器3Bは、逆相の動作となる。これにより、比較
器４は外部クロック６の周期に同期して、ディジタル出
力“1"あるいは“0"を出力する。この比較器４の出力
は、制御回路５から出力されるスイッチ制御信号に対応
する。すなわち、ディジタル出力が“1"のときは、スイ
ッチ制御信号がアクティブとなり、またディジタル出力
が“0"のときは、スイッチ制御信号がノンアクティブと
なる。

以下、第１図および第２図を参照してオーバーサンブ
リング型A/D変換回路の動作を説明する。

まず、アナログ入力端子１から入力される任意波形の
アナログ信号は、第一の加算器２−１において制御回路
５から出力されるスイッチ制御信号にしたがってスイッ
チS1〜S7を動作させる。これらのスイッチS1〜S7の制御
は、前述したように、例えばスイッチ制御信号がノンア
クティブのとき、スイッチS1,S5,S6,S7を閉じ、スイッ
チS2,S3またはS4を開とし、スイッチ制御信号がノンア
クティブのとき、これとは逆の制御となる。

このように、スイッチS1〜S7を交互に動作させること
により、アナログ入力と、容量C2に予備充電された正の
基準電圧＋Vrもしくは容量C3に予備充電された負の基準
電圧−Vrとが外部クロック６の“High"の期間に加算さ
れる。

同時に、この第一の加算器２−１の出力は、第一のア
ナログ積分器3Aにおいて外部クロック６の“High"の期
間に積分される。

次に、この第一のアナログ積分器3Aの出力は、前述し
た第一の加算器２−１と同様に、第二の加算器２−２に
おいてスイッチ制御信号のアクティブ，ノンアクティブ
に基き、スイッチS1〜S7を同様に動作させる。すなわ
ち、この第二の加算器２−２においては、第一の加算器
２−１とは逆相でスイッチS1〜S7を同様に動作させるこ
とにより、第一のアナログ積分器3Aの出力と、容量C2も
しくはC3に予備充電された正の基準電圧＋Vrもしくは負
の基準電圧−Vrとを外部クロック６の“Low"の期間に加
算される。

また同時に、この第二の加算器２−２の後段に接続さ
れた第二のアナログ積分器3Bにおいては、第二の加算器
２−２の出力を外部クロック６が“Low"の期間に積分す
る。

さらに、比較器４は第二のアナログ積分器3Bの出力値
を入力し、その出力値が閾値である接地電位と比較して
正ならば“1"を、逆に負ならば“0"をそれぞれ外部クロ
ック６でラッチする。その結果、ラッチした値は、ディ
ジタル出力端子７に出力される。

一方、制御回路５は、比較器４の出力が“1"のとき
に、第一，第二の加算器２−1,2−２において負の基準
電圧−Vrが選択されるように各スイッチS1〜S7の制御信
号を出力する。また逆に、制御回路５において、比較器
４の出力が“0"のときは、第一，第二の加算器２−1,2
−２における正の基準電圧＋Vrが選択されるように各ス
イッチS1〜S7の制御信号を出力する。

第３図は本発明の第二の実施例を示すオーバーサンプ
リング型A/D変換回路図である。

第３図に示すように、本実施例は前述した第一の実施
例と比較し、一段目の加算器８を除くと、ほぼ同一であ
る。なお、第二の加算器２は、前述し第１図の第一，第
二の加算器２−1,2−２の構成と同一である。

本実施例において、かかる一段目の加算器８は、アナ
ログ入力端子１からのアナログ入力信号を保持するため
の２つの容量C4,C6と、アナログ入力信号に対し正，負
の基準電圧＋Vr,−Vrを加算するために予備充電する２
つの容量C5,C7と、制御回路５からのスイッチ制御信号
によって開閉を制御されるスイッチS8〜S12とで形成さ
れるスイッチトキャパシタで構成されている。すなわ
ち、アナログ入力信号と正の基準電圧＋Vrは、第一のア
ナログ積分器3Aの積分期間に容量C4,C5により加算さ
れ、またアナログ入力信号と負の基準電圧−Vrは、第一
のアナログ積分器3Aの積分期間に容量C6,C7により加算
される。一方、第一のアナログ積分器3Aの保持期間にお
いては、容量C5,C7が同時に予備充電される。なお、加
算器８において、加算と予備充電の切り換え制御は、前
述した第１図のスイッチS1〜S7と同様に、スイッチ８〜
S12を制御することにより行われる。

本実施例では、第一の実施例と同様に、加算器８では
第一積分器3Aの保持の区間であらかじめアナログ入力と
基準電圧の予備充電が可能であり、入力のサンプリング
時間を無視することができる。

この本実施例によれば、正，負の基準電圧の充電時間
だけでなく、アナログ入力信号の容量サンプリング時間
をも無視できるため、一段目のアナログ積分器3Aについ
てみると、有効オーバーサンプリングロックの期間の全
てを積分時間として使えるという利点がある。

上述した二つの実施例によれば、スイッチトキャパシ
タで形成した加算器において、アナログ入力信号に対
し、あらかじめ正，負の基準電圧を複数の容量に予備充
電することが可能であるので、有効サンプリングクロッ
ク内で正，負の基準電圧を前記容量に充電する充電時間
を無視することができる。

〔発明の効果〕

以上説明したように、本発明のオーバーサンプリング
型A/D変換回路は、スイッチトキャパシタを用いた加算
器を改善すること、すなわち比較器の結果に基く比較電
圧であるところの正または負の基準電圧をチャージする
容量を別々に用意し、且つこれらの容量に常に正または
負の基準電圧をチャージしておくことにより、基準電圧
の容量充電時間を省略することができ、オーバーサンプ
リングクロックの殆んどを第一，第二のアナログ積分器
の積分時間に割り当てられるので、A/D変換精度を向上
させるという効果がある。すなわち、従来の構成であれ
ば、オーバーサンプリングクロックの最初から基準電圧
の充電とアナログ入力の充電が開始される点が相違して
いる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すオーバーサンプリ
ング型A/D変換回路図、第２図は第１図における第一，
第二の積分器および比較器のタイミング図、第３図は本
発明の第二の実施例を示すオーバーサンプリング型A/D
変換回路図、第４図は従来の一例を示すオーバーサンプ
リング型A/D変換回路図である。 １……アナログ信号入力端子、２−1,2−2,2,8……加算
器、3A,3B……アナログ積分器、４……比較器、５……
制御回路、６……外部クロック入力端子、７……ディジ
タル出力端子、S1〜S12……スイッチ、C1〜C7……容
量。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】アナログ入力信号を選択された基準電圧と
   加算する第一の加算器と、前記第一の加算器の出力を積
   分する第一のアナログ積分器と、前記第一のアナログ積
   分器の出力を前記基準電圧と加算する第二の加算器と、
   前記第二の加算器の出力を積分する第二のアナログ積分
   器と、前記第二のアナログ積分器の出力信号を量子化す
   る比較器と、前記比較器の出力信号を入力して前記第一
   および第二の加算器に対する制御信号を発生する制御回
   路とを有し、前記第一および前記第二の加算器の少なく
   とも一方の加算器は、第一および第二の端子を備え、前
   記第一の端子に一端が接続され且つ前記制御信号により
   制御される第一のスイッチと、前記第一のスイッチの他
   端および接地電位間に接続され且つ前記制御信号により
   制御される第二のスイッチと、一端を前記第二の端子に
   接続し且つ他端を前記第一のスイッチおよび第二のスイ
   ッチの接続点に接続された第一の容量と、一端を正の基
   準電圧に接続された第二の容量と、前記第二の容量の他
   端および前記第二の端子間に接続され且つ前記制御信号
   により制御される第三のスイッチと、一端を負の基準電
   圧に接続された第三の容量と、前記第三の容量の他端お
   よび前記第二の端子間に接続され且つ前記制御信号によ
   り制御される第四のスイッチと、前記第二の端子および
   接地間に接続され且つ前記制御信号により制御される第
   五のスイッチと、前記第二の容量および前記第三のスイ
   ッチの接続点と接地間に接続され且つ前記制御信号によ
   り制御される第六のスイッチと、前記第三の容量および
   前記第四のスイッチの接続点と接地間に接続され且つ前
   記制御信号により制御される第七のスイッチとを含み、
   前記制御信号のノンアクティブ時には前記第一，第五，
   第六および第七のスイッチを制御し、前記正の基準電圧
   および前記負の基準電圧でそれぞれ前記第二および第三
   の容量を予備充電する一方、前記制御信号のアクティブ
   時には前記第二，第三または第四のスイッチを制御し、
   前記第二または前記第三の容量を選択して、前記第一の
   容量に保持されたアナログ入力と前記選択された前記第
   二または前記第三の容量に充電された前記正または負の
   基準電圧を加算することを特徴とするオーバーサンプリ
   ング型A/D変換回路。