JPS6089132A - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
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- JPS6089132A JPS6089132A JP19779683A JP19779683A JPS6089132A JP S6089132 A JPS6089132 A JP S6089132A JP 19779683 A JP19779683 A JP 19779683A JP 19779683 A JP19779683 A JP 19779683A JP S6089132 A JPS6089132 A JP S6089132A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/56—Input signal compared with linear ramp
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の技術分野］
この発明は、ランプ積分方式を）り用した７すＯグーデ
ィジタル（Ａ／Ｄ）変換器に関し、特に、比較的低いク
ロック周波数でへ精度のＡ／Ｄ変換を行なえるように改
良されたＡ１０変換器に国するものである。 ［従来技術」 第１図は、この種の表製の従来の回路情成を示す図であ
る６図に６いて、１はアナログ信号の入力端子、２は入
力端子１に加えられた信号をサンプルホールドするため
のサンプルホールド回路、３は積分コンデンサ、４は積
分回路用オペアンプである。８１Ｎ分コンデン’ｊ’
＜３７３よび積分回路用オペアンプ４によって積分回路
３０が―成されている。 ５は積分回路°３０の出力を零にリセットするためのリ
セットスイッチ、６は定電流源、７は定電流諒６と積分
１ｉ！１１１３０との間に接続されたｆ！１ｍスイッチ
であり、この開閉スイッチが閉じたとき、積分回ｆ８３
０は定ＩＩ流瞭６からの定電流に基づいて積分をｎ始す
る。８はサンプルホールド回路２の出力と積分回路３０
の出りとを比較するコンパレータ、９はタイミングを１
１１１１１１１するためのタイミングコントロール回路
である。タイミングコントロール回路９はサンプルホー
ルド回ｖ８２．リセットスイッチ５．定電流源の間閏月
スイッチ７、ａ５よびカウンタ１０のオン／オフを所定
のタイミングで制御する。１０はタイミングコントロー
ル回路９からのゲート信号によってクロックパルスを計
数し、計数した値に基づいてディジタル信号を出力する
カウンタ、１１はクロックパルス発生回路である。クロ
ックパルス発生回路１１からのクロックパルスは、タイ
ミングコントロール回路９およびカウンタ１０に与えら
れる。タイミングコントロール回路９ではこのクロック
パルスをもとに出力すべきコントロール信号・−ゲート
信号のタイミングを測る。１２はディジタル信号を出力
するディジタル信号出力ＩＬ’：Ｆｒある。 第２図は、第１図の各部の動作を示′を信号のタイミン
グ図である。次に、ｆｆ１２因を参照して、第１図のブ
ロック図の動作を説明する。 入力端子１に加えられたアナログ１５号はサンプルホー
ルド回路２にちえられる。タイミングコントロール回路
９からサンプリングパルスが与えられでいる期間、サン
プルホールド回路２では入力されたアナログ信号をサン
プリングする。サンプリングｗＪＩｌｌ中は、タイミン
グコントロール回路９によってリセットスイッチ５はオ
ンにされ、スイッチ７はオフにされている。よ−）τ、
積分回路３０の出力は毛にリセットされている。 所定の時ＩＩｉ後にタイミングコントロール回路９から
のサンプリングパルスがなくなり、同時にタイミングコ
ントロール９はリセットスイッチ５をオフにし、スイッ
チ７をオンにする（Ｓ号を出力する。これによって、サ
ンプルホールド回路２はホールドモードに移り、リセッ
トスイッチ５はオフし、スイッチ７はオンす、る。スイ
ッチ７のオンによって定１ｉ 流ｉ１ｉ ６と積分回路
３０どが接続され、定Ｔｉ１ｓｅからの定２に流によっ
てコンデンサ３が充Ｕされ、積分回路３０の出力は一定
ｖＡ斜のランプ関数どなる。 ま／＝ 、積分回路３０で積分が１１始され、ランプ関
数が出力されると同時に、タイミング−コントロール回
路９からカウンタ１０にゲート信号が送られ、カウンタ
１０はクロックパルスの計数を開始する。 積分回路３０の出力は、コンパレータ８でサンプルホー
ルドＨ路２の出力と比較され、積分回路３０の出力のラ
ンプｌｌｌ！１ｗｉが、サンプルホールド回路２の出力
であるホールドされている入力アナログ信号の−に３１
！すると、コンパレータ８はタイミングコントロール回
［９に一致ｆｆ１ｊｌ送る。この信号によって、タイミ
ングコントロール回路９はカウンタ１０に与えるゲート
信号をローレベルとし、カウンタ１０の慕１穀をストッ
プさせる。 ここで、積５）回路３０の出力であるランプ関数の傾き
は一定で、ランプ関数は直線的に変化するので、タイミ
ングニ１ントＣＩ−ル・回ｆｆ１９からカウンタ１０に
与えるゲート偲円のハイレベルの時間は、入力アナログ
信号のホールドされた値に対応した値となり、したがフ
てカウンタ１０で計数するクロックパルスの数しホール
ド値に対応した館となる。よって、カウンタ１０で４数
したクロックパルスの数がＡ／Ｄ変換されたディジタル
（Ｆｊ月としところで、第１図に示すＡ／Ｄ変換器を、
たとえばＰＣＭオーディオ賎置装使用する場合を考え
−ると、約２０ｕｓｅｃ （５０Ｋ）１２ ）の変換周
期で１６ｂｉｔないし１４ｂｉｔの精度が要求される。 そこで、第１図に示す従来８１Ｆを上記要求される精度
にするためには、以下のようなりロック周波数ｒ、が必
要となる。すなわち、入力アナログ信号のサンプリング
ないし積分回路３０から出力されるランプ関数のリセッ
トのために５μ５ｅＣ１ｉシ、残りの１５μｓｅｃが実
際の変換に使えると１れば、この時間内に１５ｂｌｔｆ
ｉウンタが全計数を柊了す一４３７ＧＨ２ となる、しかしながら、このような高いクロック周波数
ｔｃを用いることは、実際には不可能である。よって、
上述のような場合にも実際に利用できるようなＡ／Ｄ変
換器となるように、第１図に示す回路を改良することが
望まれていた。 〔発明のｗ要］ この発明は、上記要望に答え、従来ｖｉｔｗの欠点を解
消すべくなされたものである。この発明の特徴は、積分
回路によってランプ関数を作るのに必要な定電流源を複
数個設け、各定電流源に相互に異なる重みづけをし、か
っクロックパルスを計数するカウンタも複数の定Ｗｉ流
源に対応して複数個設ける。そして、定電流源およびカ
ウンタをそれぞれ同時に切換えることより、必要なりｉ
ｔ ！？！数に分割して計数することにより、比較的低
いりロック周波数で高精度のＡ／Ｄ変換を行なえるよう
にしたＡ／Ｄ！ｌ換器である。 この発明の上述の目的およびその他の目的と特徴は、図
面を参照して行なう以下の実施例の説明から一層明らか
となろう。
ィジタル（Ａ／Ｄ）変換器に関し、特に、比較的低いク
ロック周波数でへ精度のＡ／Ｄ変換を行なえるように改
良されたＡ１０変換器に国するものである。 ［従来技術」 第１図は、この種の表製の従来の回路情成を示す図であ
る６図に６いて、１はアナログ信号の入力端子、２は入
力端子１に加えられた信号をサンプルホールドするため
のサンプルホールド回路、３は積分コンデンサ、４は積
分回路用オペアンプである。８１Ｎ分コンデン’ｊ’
＜３７３よび積分回路用オペアンプ４によって積分回路
３０が―成されている。 ５は積分回路°３０の出力を零にリセットするためのリ
セットスイッチ、６は定電流源、７は定電流諒６と積分
１ｉ！１１１３０との間に接続されたｆ！１ｍスイッチ
であり、この開閉スイッチが閉じたとき、積分回ｆ８３
０は定ＩＩ流瞭６からの定電流に基づいて積分をｎ始す
る。８はサンプルホールド回路２の出力と積分回路３０
の出りとを比較するコンパレータ、９はタイミングを１
１１１１１１１するためのタイミングコントロール回路
である。タイミングコントロール回路９はサンプルホー
ルド回ｖ８２．リセットスイッチ５．定電流源の間閏月
スイッチ７、ａ５よびカウンタ１０のオン／オフを所定
のタイミングで制御する。１０はタイミングコントロー
ル回路９からのゲート信号によってクロックパルスを計
数し、計数した値に基づいてディジタル信号を出力する
カウンタ、１１はクロックパルス発生回路である。クロ
ックパルス発生回路１１からのクロックパルスは、タイ
ミングコントロール回路９およびカウンタ１０に与えら
れる。タイミングコントロール回路９ではこのクロック
パルスをもとに出力すべきコントロール信号・−ゲート
信号のタイミングを測る。１２はディジタル信号を出力
するディジタル信号出力ＩＬ’：Ｆｒある。 第２図は、第１図の各部の動作を示′を信号のタイミン
グ図である。次に、ｆｆ１２因を参照して、第１図のブ
ロック図の動作を説明する。 入力端子１に加えられたアナログ１５号はサンプルホー
ルド回路２にちえられる。タイミングコントロール回路
９からサンプリングパルスが与えられでいる期間、サン
プルホールド回路２では入力されたアナログ信号をサン
プリングする。サンプリングｗＪＩｌｌ中は、タイミン
グコントロール回路９によってリセットスイッチ５はオ
ンにされ、スイッチ７はオフにされている。よ−）τ、
積分回路３０の出力は毛にリセットされている。 所定の時ＩＩｉ後にタイミングコントロール回路９から
のサンプリングパルスがなくなり、同時にタイミングコ
ントロール９はリセットスイッチ５をオフにし、スイッ
チ７をオンにする（Ｓ号を出力する。これによって、サ
ンプルホールド回路２はホールドモードに移り、リセッ
トスイッチ５はオフし、スイッチ７はオンす、る。スイ
ッチ７のオンによって定１ｉ 流ｉ１ｉ ６と積分回路
３０どが接続され、定Ｔｉ１ｓｅからの定２に流によっ
てコンデンサ３が充Ｕされ、積分回路３０の出力は一定
ｖＡ斜のランプ関数どなる。 ま／＝ 、積分回路３０で積分が１１始され、ランプ関
数が出力されると同時に、タイミング−コントロール回
路９からカウンタ１０にゲート信号が送られ、カウンタ
１０はクロックパルスの計数を開始する。 積分回路３０の出力は、コンパレータ８でサンプルホー
ルドＨ路２の出力と比較され、積分回路３０の出力のラ
ンプｌｌｌ！１ｗｉが、サンプルホールド回路２の出力
であるホールドされている入力アナログ信号の−に３１
！すると、コンパレータ８はタイミングコントロール回
［９に一致ｆｆ１ｊｌ送る。この信号によって、タイミ
ングコントロール回路９はカウンタ１０に与えるゲート
信号をローレベルとし、カウンタ１０の慕１穀をストッ
プさせる。 ここで、積５）回路３０の出力であるランプ関数の傾き
は一定で、ランプ関数は直線的に変化するので、タイミ
ングニ１ントＣＩ−ル・回ｆｆ１９からカウンタ１０に
与えるゲート偲円のハイレベルの時間は、入力アナログ
信号のホールドされた値に対応した値となり、したがフ
てカウンタ１０で計数するクロックパルスの数しホール
ド値に対応した館となる。よって、カウンタ１０で４数
したクロックパルスの数がＡ／Ｄ変換されたディジタル
（Ｆｊ月としところで、第１図に示すＡ／Ｄ変換器を、
たとえばＰＣＭオーディオ賎置装使用する場合を考え
−ると、約２０ｕｓｅｃ （５０Ｋ）１２ ）の変換周
期で１６ｂｉｔないし１４ｂｉｔの精度が要求される。 そこで、第１図に示す従来８１Ｆを上記要求される精度
にするためには、以下のようなりロック周波数ｒ、が必
要となる。すなわち、入力アナログ信号のサンプリング
ないし積分回路３０から出力されるランプ関数のリセッ
トのために５μ５ｅＣ１ｉシ、残りの１５μｓｅｃが実
際の変換に使えると１れば、この時間内に１５ｂｌｔｆ
ｉウンタが全計数を柊了す一４３７ＧＨ２ となる、しかしながら、このような高いクロック周波数
ｔｃを用いることは、実際には不可能である。よって、
上述のような場合にも実際に利用できるようなＡ／Ｄ変
換器となるように、第１図に示す回路を改良することが
望まれていた。 〔発明のｗ要］ この発明は、上記要望に答え、従来ｖｉｔｗの欠点を解
消すべくなされたものである。この発明の特徴は、積分
回路によってランプ関数を作るのに必要な定電流源を複
数個設け、各定電流源に相互に異なる重みづけをし、か
っクロックパルスを計数するカウンタも複数の定Ｗｉ流
源に対応して複数個設ける。そして、定電流源およびカ
ウンタをそれぞれ同時に切換えることより、必要なりｉ
ｔ ！？！数に分割して計数することにより、比較的低
いりロック周波数で高精度のＡ／Ｄ変換を行なえるよう
にしたＡ／Ｄ！ｌ換器である。 この発明の上述の目的およびその他の目的と特徴は、図
面を参照して行なう以下の実施例の説明から一層明らか
となろう。
第３図は、この発明の一実施例の回路図である。
第３図において、第１図と同一または相当する部分には
、同一の１１号が付されている。第１図の回路図と異な
る点、すなわちこの第３の図の特徴は、以下の構成であ
る。すなわち、定電流源が６ａおよび６ｂの２つ設けら
れている。定？Ｉ流源６ａＩ５よび６ｂのＮ８Ｉ値を、
それぞれＩおよびｉどすると、１１！流値Ｉとｉとの関
係は、 １：１−２６：１ となるように選ばれている゛。また、７ａ、７ｂは、そ
れぞれ定電流源６ａ、５ｂに対応し、積分コンデンサ３
の充電の開始および終了をさせるためのスイッチである
。クロックパルスをｈラントするカウンタも１０ａおよ
び１０ｂの２つにされている。カウンタ１０ａおよび１
０ｂは、それぞれ、定電！１６ａ 、スイッチ７ａおよ
び定電！１ｌＩ６ｂ 。 スイッチ７ｂに対応している。今、必要な精度が１５ｂ
ｉｔ要求されているとすれば、この実施例ではカウンタ
１０ａが上位ｆ３ Ｌ＋ｉｔカウンタとして働き、カウ
ンタ１０ｂが下位８ｂ１【カウンタとして働き、それぞ
れ独立にりロックを計数するようにされている。さらに
、１３はサンプルホールド回路２の出力と積分回路３０
の出力との差をめる減算器であり、１４および１６はと
もにコンパレ−夕であり、１５は！！準電圧Ｖｒｅｆを
与えるＪ！準電圧源である。減ｎ器１３の出力はコンパ
レータ１４によって接地・レベルと比較され、またコン
パレータ１５によって基準π圧Ｖｒｅ（と比較される。 各コンパレータ１４および１６は、一致出力をタイミン
グコントロール１ｉｌｉｌｆｆ１９に与える。 Ｗ４４因は、第３図の回路の動作を説明するための各部
の波形のタイミング図である０次に、１１４図を参照し
て、６３図の回路の動作について説明する。 タイミングコントロール回路９はサンプルホールド回路
２にサンプリング命令を与える。この命令に基づいて、
サンプルホールド回路２は入力端子１から人力するアナ
ログ信号をサンプリングする。タイミングコントロール
回路９からは、上記サンプリング命令と間ｖ１％：、、
リセットスイッチ５を４ンし、スイッチ７ａおよび７ｂ
をＡ）にする信号を出力する。これによって積分回ｔ８
３０の出力は零にリセットされる。 所定の時間後にサンプリングを枝わらせ、Ａ１０変換を
ｐＨ＠するために、タイミングコントロール回Ｎ９から
サンプル小−ルド回Ｎ２に与えられるサンプソングパル
ス（サンプリング命令）がな −くなり、同時にリセッ
トスイッチ５をオフにし、スイッチ７ａをオンにする信
号が与えられる。これによって積分回路３０は、定電ｙ
２源６８に基づく積分を開始する。すなわち、ＶＡ分コ
ンデン＋１３は定ｔＩｌ流■によって充電が開始される
。さらにこの積分のｎ始と同時に、コントロール回路９
からカウンタ１０ａにゲート信号が与えられ、カウンタ
１０ａは上位８ｂｉｔ １７）＆！ｔｌ［ｔ−始メ８゜
積分回路３゛０け、上述のように定電流■によってｆ１
４ｇをするので、その出力は定１１１１１によって定ま
る一定の傾斜で上昇するランプ関数となり、この出力と
サンプルホールド回路２から出力されるアナログ信号の
ホールドされた値との差が、減算器１３でめられ出力さ
れる。それゆえ減ｎ器１３の出力は、（＾弁回路３０の
出ツノとは逆に、一定の傾斜で減少する関数となる。そ
して、この関数の値がコンパレータ１６および１４に与
えられる。減痺！！１３の出力は、上述のように一定の
傾斜で減少しているから、この値はまず基準電圧Ｖｒｅ
ｆと一致することになる。減ｎ器１３の出力鰹が基準電
圧Ｖ ｒｅｆに遅すると、コンパ１ノータ１６の出力が
反転し、タイミングコントロール回路９はこの反転に基
づいて、スイッチ７ａをＡ〕にし、スイッチ７ｂをオン
とするようにｖＸ御する。同時に、タイミングコンｌ−
ロール回路９はカウンタ１０ａの計数を柊了さ亡、カウ
ンタ１０ｂの計数を開始させる。すなわち、カウンタ１
０ｂによって、下位Ｑ ｂｉｔの３１数が１１始される
。 ここで、積分回路３０の積分の！！！準となる定電流源
１．ｔ、６５かう６ｂに切換えられたので、積分回路３
０は定１流＋に繕づいて積分を行なう。電流Ｉと電流ｉ
とは、前述したように、 １：１−２８：１ に選ばれているので、積分回路３０の出力であるランプ
ｒｌＡ数の傾きは、定電流！で積分が行なわれていた場
合に比べて、 １／２” −１／２５６ となる、すなわち、積分回路３０の出力関数の傾きが２
５６分の１になる。したがって、減算器１３の出力の傾
きも同様の１ ／２５６に変わる。そして、減算器１３
の出力は１／２５６になった綴い傾きで基準電圧ｙ ｒ
ｅｔの鎧からさらに徐々に減少し、やがて接地レベル（
サンプルホールド回路２の出力と積分回路３０の出力と
が一致する）になる。このときコンパレータ１４の出力
が反転し、タイミングコントロール回路９はこの信号を
受けでカウンタ１０ｂの計数を終了させる。 ここに、積分回路３０の出りであるランプ関数の傾きは
、定Ｉｌ流ｆｆ１６ａが使用されていた場合に比べて前
述のよ、うに１／２８倍となっているので、上位Ｂ ｂ
ａｔをカウントするカウンタ１０ａの１カウントは、下
位８ｂｉｔをカウントするカウンタ１０ｂの１カウント
の２８倍の重みづけがしであるのと同じこととなる。し
たがって、カウンタ１０ａ６′３よσ１０ｂを直列に接
続すれば、１６ｈ目の精度のＡ／Ｄ変挽変力出力られる
のである。 以上のような構成とした場合に、必要なりロツり周波数
ｆ、は、前述のように変換時開を１５μとなる。よって
、クロック１１４＠＠ｆ ｃは従来の装置の約１／１２
８となり、十分＊堤可能な値であることがわかる。 ′ｌ１４５図は、このＦｌ明の他の実施例の構成を示す
回路ブロック図である。この実施例゛では、１３図に示
す実施例に設けていた２つのコンパレータ１４ｔ３よび
１６（減算器１３の出力に接続されていた）を、コンパ
レータ１４だけとし、コンパレータ１４の一方入力にス
イッチ１７を接続し、このスイッチ１７によってコンパ
レータ１４の一方入力に与える電圧を基準電圧Ｖ ｒｅ
ｆと接地レベルとに切換えられるようにしている。なお
、スイッチ１７はタイミングコントロール回路９からの
信号によって切換えられる。 第５図の回路の動作は、第３図の回路の動作とほとんど
同じである。ｎなる点だけを述べれば、上位８ ｂｉｔ
をカウントするときは、スイッチ１７によりて基準電圧
源１５が選択されており、コンパレータ１４の出力が反
転すると１ＱｌｉＩに、タイミングコントロール回路９
によってスイッチ１７が接地レベル霧にｌ／Ｊ換えられ
るようにされている。 。 よりて、コンパレータ１４の一方人力はＩＱ！電圧ｖｒ
ａｔと接地レベルとに切換えられ、２つのコンパレータ
をｎけたのと同様の働きをする。 なお、上記各実施例の説明でμ、１６ｂｉｔをカウント
することにし、従来の１６ｂｉｔカウンタを８ ｂｉｔ
ずつ上位と下位とに分割したいるが、一般的に、任意の
Ｍ ｂａｔ分解能のΔ／Ｄ変換を行なうとき、上位Ｎｂ
１ｔ、下位（Ｍ−Ｎ）ｂｉｔに分割することができる。 このときけ、定電流源の電流の比率を分割した比率に適
合するＪ、うにすればよい。 また、任意のＭ ｂｉｔは、２分割だけではなく、３分
割以上の任意の数に分割するようにすることもできる。 〔Ｒ明の効果〕 以上のように、この発明によれば、従来のランプ積分方
式のＡ１０変換器に比べて、格段に低いクロック周波数
で高ｖａＩｆのＡ／Ｄ変換が可能となる。さらに、モノ
シリツクＩＣ化に適したＡ／Ｄ変換器とすることができ
る。
、同一の１１号が付されている。第１図の回路図と異な
る点、すなわちこの第３の図の特徴は、以下の構成であ
る。すなわち、定電流源が６ａおよび６ｂの２つ設けら
れている。定？Ｉ流源６ａＩ５よび６ｂのＮ８Ｉ値を、
それぞれＩおよびｉどすると、１１！流値Ｉとｉとの関
係は、 １：１−２６：１ となるように選ばれている゛。また、７ａ、７ｂは、そ
れぞれ定電流源６ａ、５ｂに対応し、積分コンデンサ３
の充電の開始および終了をさせるためのスイッチである
。クロックパルスをｈラントするカウンタも１０ａおよ
び１０ｂの２つにされている。カウンタ１０ａおよび１
０ｂは、それぞれ、定電！１６ａ 、スイッチ７ａおよ
び定電！１ｌＩ６ｂ 。 スイッチ７ｂに対応している。今、必要な精度が１５ｂ
ｉｔ要求されているとすれば、この実施例ではカウンタ
１０ａが上位ｆ３ Ｌ＋ｉｔカウンタとして働き、カウ
ンタ１０ｂが下位８ｂ１【カウンタとして働き、それぞ
れ独立にりロックを計数するようにされている。さらに
、１３はサンプルホールド回路２の出力と積分回路３０
の出力との差をめる減算器であり、１４および１６はと
もにコンパレ−夕であり、１５は！！準電圧Ｖｒｅｆを
与えるＪ！準電圧源である。減ｎ器１３の出力はコンパ
レータ１４によって接地・レベルと比較され、またコン
パレータ１５によって基準π圧Ｖｒｅ（と比較される。 各コンパレータ１４および１６は、一致出力をタイミン
グコントロール１ｉｌｉｌｆｆ１９に与える。 Ｗ４４因は、第３図の回路の動作を説明するための各部
の波形のタイミング図である０次に、１１４図を参照し
て、６３図の回路の動作について説明する。 タイミングコントロール回路９はサンプルホールド回路
２にサンプリング命令を与える。この命令に基づいて、
サンプルホールド回路２は入力端子１から人力するアナ
ログ信号をサンプリングする。タイミングコントロール
回路９からは、上記サンプリング命令と間ｖ１％：、、
リセットスイッチ５を４ンし、スイッチ７ａおよび７ｂ
をＡ）にする信号を出力する。これによって積分回ｔ８
３０の出力は零にリセットされる。 所定の時間後にサンプリングを枝わらせ、Ａ１０変換を
ｐＨ＠するために、タイミングコントロール回Ｎ９から
サンプル小−ルド回Ｎ２に与えられるサンプソングパル
ス（サンプリング命令）がな −くなり、同時にリセッ
トスイッチ５をオフにし、スイッチ７ａをオンにする信
号が与えられる。これによって積分回路３０は、定電ｙ
２源６８に基づく積分を開始する。すなわち、ＶＡ分コ
ンデン＋１３は定ｔＩｌ流■によって充電が開始される
。さらにこの積分のｎ始と同時に、コントロール回路９
からカウンタ１０ａにゲート信号が与えられ、カウンタ
１０ａは上位８ｂｉｔ １７）＆！ｔｌ［ｔ−始メ８゜
積分回路３゛０け、上述のように定電流■によってｆ１
４ｇをするので、その出力は定１１１１１によって定ま
る一定の傾斜で上昇するランプ関数となり、この出力と
サンプルホールド回路２から出力されるアナログ信号の
ホールドされた値との差が、減算器１３でめられ出力さ
れる。それゆえ減ｎ器１３の出力は、（＾弁回路３０の
出ツノとは逆に、一定の傾斜で減少する関数となる。そ
して、この関数の値がコンパレータ１６および１４に与
えられる。減痺！！１３の出力は、上述のように一定の
傾斜で減少しているから、この値はまず基準電圧Ｖｒｅ
ｆと一致することになる。減ｎ器１３の出力鰹が基準電
圧Ｖ ｒｅｆに遅すると、コンパ１ノータ１６の出力が
反転し、タイミングコントロール回路９はこの反転に基
づいて、スイッチ７ａをＡ〕にし、スイッチ７ｂをオン
とするようにｖＸ御する。同時に、タイミングコンｌ−
ロール回路９はカウンタ１０ａの計数を柊了さ亡、カウ
ンタ１０ｂの計数を開始させる。すなわち、カウンタ１
０ｂによって、下位Ｑ ｂｉｔの３１数が１１始される
。 ここで、積分回路３０の積分の！！！準となる定電流源
１．ｔ、６５かう６ｂに切換えられたので、積分回路３
０は定１流＋に繕づいて積分を行なう。電流Ｉと電流ｉ
とは、前述したように、 １：１−２８：１ に選ばれているので、積分回路３０の出力であるランプ
ｒｌＡ数の傾きは、定電流！で積分が行なわれていた場
合に比べて、 １／２” −１／２５６ となる、すなわち、積分回路３０の出力関数の傾きが２
５６分の１になる。したがって、減算器１３の出力の傾
きも同様の１ ／２５６に変わる。そして、減算器１３
の出力は１／２５６になった綴い傾きで基準電圧ｙ ｒ
ｅｔの鎧からさらに徐々に減少し、やがて接地レベル（
サンプルホールド回路２の出力と積分回路３０の出力と
が一致する）になる。このときコンパレータ１４の出力
が反転し、タイミングコントロール回路９はこの信号を
受けでカウンタ１０ｂの計数を終了させる。 ここに、積分回路３０の出りであるランプ関数の傾きは
、定Ｉｌ流ｆｆ１６ａが使用されていた場合に比べて前
述のよ、うに１／２８倍となっているので、上位Ｂ ｂ
ａｔをカウントするカウンタ１０ａの１カウントは、下
位８ｂｉｔをカウントするカウンタ１０ｂの１カウント
の２８倍の重みづけがしであるのと同じこととなる。し
たがって、カウンタ１０ａ６′３よσ１０ｂを直列に接
続すれば、１６ｈ目の精度のＡ／Ｄ変挽変力出力られる
のである。 以上のような構成とした場合に、必要なりロツり周波数
ｆ、は、前述のように変換時開を１５μとなる。よって
、クロック１１４＠＠ｆ ｃは従来の装置の約１／１２
８となり、十分＊堤可能な値であることがわかる。 ′ｌ１４５図は、このＦｌ明の他の実施例の構成を示す
回路ブロック図である。この実施例゛では、１３図に示
す実施例に設けていた２つのコンパレータ１４ｔ３よび
１６（減算器１３の出力に接続されていた）を、コンパ
レータ１４だけとし、コンパレータ１４の一方入力にス
イッチ１７を接続し、このスイッチ１７によってコンパ
レータ１４の一方入力に与える電圧を基準電圧Ｖ ｒｅ
ｆと接地レベルとに切換えられるようにしている。なお
、スイッチ１７はタイミングコントロール回路９からの
信号によって切換えられる。 第５図の回路の動作は、第３図の回路の動作とほとんど
同じである。ｎなる点だけを述べれば、上位８ ｂｉｔ
をカウントするときは、スイッチ１７によりて基準電圧
源１５が選択されており、コンパレータ１４の出力が反
転すると１ＱｌｉＩに、タイミングコントロール回路９
によってスイッチ１７が接地レベル霧にｌ／Ｊ換えられ
るようにされている。 。 よりて、コンパレータ１４の一方人力はＩＱ！電圧ｖｒ
ａｔと接地レベルとに切換えられ、２つのコンパレータ
をｎけたのと同様の働きをする。 なお、上記各実施例の説明でμ、１６ｂｉｔをカウント
することにし、従来の１６ｂｉｔカウンタを８ ｂｉｔ
ずつ上位と下位とに分割したいるが、一般的に、任意の
Ｍ ｂａｔ分解能のΔ／Ｄ変換を行なうとき、上位Ｎｂ
１ｔ、下位（Ｍ−Ｎ）ｂｉｔに分割することができる。 このときけ、定電流源の電流の比率を分割した比率に適
合するＪ、うにすればよい。 また、任意のＭ ｂｉｔは、２分割だけではなく、３分
割以上の任意の数に分割するようにすることもできる。 〔Ｒ明の効果〕 以上のように、この発明によれば、従来のランプ積分方
式のＡ１０変換器に比べて、格段に低いクロック周波数
で高ｖａＩｆのＡ／Ｄ変換が可能となる。さらに、モノ
シリツクＩＣ化に適したＡ／Ｄ変換器とすることができ
る。
第１図は、従来のランプ積分方式（単一スロープ型）へ
／’Ｄ変換器の構成を示す回路ブロック図である。 第２図は、第１図の動作を説明するための各部のｆｆｌ
のタイミング図である２ 第３図は、この発Ｙ９ｊの一実施例のＡ 、−’ Ｄ変
換器の構成を示す回路ブロック図である。 第１１図１さ、第３因の動作を説明するための各信号の
タイミング図である。 第５０１よ、この兄明の他の実施例の構成を示す回路ブ
ロック図である。 図において、１；ユアナログ入力ｍ子、２はサンプルＦ
ｌｔ−ルドＦｌ！’３．３は憤５）コンデンサ、４は積
分回路用オペアンプ、３０μ積分回路、５はリセットス
イッチ、６．６ａ 、Ｇｂは定ｆａｉｔｈ、７゜７ａ、
７ｂはス、イッチ、８．１４．１６はコンパレータ、９
はタイミングコントロール回路、１ｏ。 １０ａ、１０ｂはカウンタ、１１はクロックパルス発生
回路、１２はディジタル出力端子、１３は減１１！！、
１５は基準電圧源、１７はスイッチを示す。 なお、図中、同一符号は同一または相当する部分を示す
。 代 理 人 大 岩 増 雄 ０工ＪＯＯ工」 工」 工」 工」 第４図 ｒ、続 浦 正 、＋Ｆ（自発） 持１．′［庁長官Ｉｌ／） １、事ｆ’ｌのノシ示 １１°瞑１１１′ｊ ５８−１
９７７９６号２、発明の名称 アナログ−ディジタル変換器 ３、補止をすると １Ｇ （’ｌとの関傅 ’ＬＹ＋：’ｌ出願人住 所
東５ニ一部［・代！１１区丸の内二丁目２番３壮名 （
ろ’ （６Ｌ）ｌ）−菱ｉｉｉ機株式会？Ｌ代ノ之古片
１１１仁八部 ４、代理人 （に 所 東市部ｒ’（（ｉｌ１区丸０内−’−１−Ｉ
Ｊ２番：３ ′ｉ’；。 〆″〜＋ｔ＋。 ５、補正の対象 明細１の丸明の詳細な説明の囮 ６．７１１正の内容 （１） 明朝１１第８ＥＬ１１１４行ないし第１５行の
式を下記の式に補正する。 −４，３７ＧＨｚ （２） 明細自閉１６Ｍ第１０行の「分割したいるが」
を［分割しているがＪに補正りる。 以上
／’Ｄ変換器の構成を示す回路ブロック図である。 第２図は、第１図の動作を説明するための各部のｆｆｌ
のタイミング図である２ 第３図は、この発Ｙ９ｊの一実施例のＡ 、−’ Ｄ変
換器の構成を示す回路ブロック図である。 第１１図１さ、第３因の動作を説明するための各信号の
タイミング図である。 第５０１よ、この兄明の他の実施例の構成を示す回路ブ
ロック図である。 図において、１；ユアナログ入力ｍ子、２はサンプルＦ
ｌｔ−ルドＦｌ！’３．３は憤５）コンデンサ、４は積
分回路用オペアンプ、３０μ積分回路、５はリセットス
イッチ、６．６ａ 、Ｇｂは定ｆａｉｔｈ、７゜７ａ、
７ｂはス、イッチ、８．１４．１６はコンパレータ、９
はタイミングコントロール回路、１ｏ。 １０ａ、１０ｂはカウンタ、１１はクロックパルス発生
回路、１２はディジタル出力端子、１３は減１１！！、
１５は基準電圧源、１７はスイッチを示す。 なお、図中、同一符号は同一または相当する部分を示す
。 代 理 人 大 岩 増 雄 ０工ＪＯＯ工」 工」 工」 工」 第４図 ｒ、続 浦 正 、＋Ｆ（自発） 持１．′［庁長官Ｉｌ／） １、事ｆ’ｌのノシ示 １１°瞑１１１′ｊ ５８−１
９７７９６号２、発明の名称 アナログ−ディジタル変換器 ３、補止をすると １Ｇ （’ｌとの関傅 ’ＬＹ＋：’ｌ出願人住 所
東５ニ一部［・代！１１区丸の内二丁目２番３壮名 （
ろ’ （６Ｌ）ｌ）−菱ｉｉｉ機株式会？Ｌ代ノ之古片
１１１仁八部 ４、代理人 （に 所 東市部ｒ’（（ｉｌ１区丸０内−’−１−Ｉ
Ｊ２番：３ ′ｉ’；。 〆″〜＋ｔ＋。 ５、補正の対象 明細１の丸明の詳細な説明の囮 ６．７１１正の内容 （１） 明朝１１第８ＥＬ１１１４行ないし第１５行の
式を下記の式に補正する。 −４，３７ＧＨｚ （２） 明細自閉１６Ｍ第１０行の「分割したいるが」
を［分割しているがＪに補正りる。 以上
Claims (4)
- （１） 入力アナログ信号をホールドし、定電流源と積
分回路とによってランプ関数を発生させ、そのランプ関
数が入力アナログ信号のホールド値と一致するまでのク
ロックパルス数をカウンタで計数し、該計数値に基づい
て入力アナログ信号に対応するディジタル出力を得るよ
うなランプ積分方式のアナログ−ディジタル変換器であ
って、前記定Ｗｉ流源は、電流値に相互に贅なる重みづ
番プがされた、選択的に使用されるＷ１数詞の定電流源
を用い、 前記カウンタは、前記複数個の定電流源と同数設け、 前記積分回路の出力と前記ホールド値との差を出力する
減算回路と、 前記減粋回路の出力を複数個の壜準電圧と比較し、一致
したときに一致出ノ】を導出する比較回路と、 前記複数個の定電流源を重み順次に切換えて、前記積分
回路から順次機なる傾きのランプ関数を出力させ、前記
比較回路の複数個の基準電圧を前記定電流源の切換タイ
ミングで順次低いレベルの基準電圧に切換え、前記複数
個のカウンタを前記定電２Ｍ１１の切換タイミングで順
次切換えて、前記比較回路の出力が導出されるまでの間
のクロック数をカウントさせる各機能を備えたコントロ
ール回路とを設けたことを特徴とする、７すＯグーディ
ジタル変換器。 - （２） 前記定電流源みよびカウンタは、それぞれ第１
１ｆ３よび第２の２つを設け、前記！！準電圧は、零で
ない電圧と零電圧とを定め、 紡記制御回路は、 前記第１の定′ｉｆｉ流源に基づいて前記積分回路から
出力される第１のランプ関数が、前記零でない基準電圧
と一致するまでの間のクロックパルス数を前記第１のカ
ウンタで計数させ、 前記第２の定電流源に膓づいて前記積分回路から出力さ
れる第２のランプ１Ｉｌｌ数が前記零電圧の基準電圧と
一！ｊ［するまでの閤のクロックパルス数を前記第２の
カウンタで計数させるようにしたことを特徴と°する、
請求の範囲第１１記載のアナログ−ディジタル変換ＦＪ
。 - （３） Ｉ＆！基準電圧を比較する比較回路は、前記各
基準電圧ごとに別間に設けられていることを特徴とする
特ｒ４請求の範囲第１項または第２項記載のアナログー
アイジタル変換器。 - （４） 前記比較回路は単一の比較回路が設けられ、前
記比較回路に与えられる前記複数のａ１１１電圧がスイ
ッチング手段によって切換えられるようにしたことを特
徴とする特許請求の範囲第１項または第２項記載のアナ
ログーデイジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19779683A JPS6089132A (ja) | 1983-10-21 | 1983-10-21 | アナログ−デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19779683A JPS6089132A (ja) | 1983-10-21 | 1983-10-21 | アナログ−デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089132A true JPS6089132A (ja) | 1985-05-20 |
Family
ID=16380490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19779683A Pending JPS6089132A (ja) | 1983-10-21 | 1983-10-21 | アナログ−デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089132A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503190A (ja) * | 1986-04-25 | 1988-11-17 | イーストマン・コダック・カンパニー | チャネル等化調整に有効な装置 |
| WO2003058821A1 (fr) * | 2001-12-28 | 2003-07-17 | Neuro Solution Corp. | Appareil de conversion analogique-numerique |
| JP2008136043A (ja) * | 2006-11-29 | 2008-06-12 | Sony Corp | 固体撮像装置、撮像装置 |
| JP2013085104A (ja) * | 2011-10-07 | 2013-05-09 | Canon Inc | ランプ信号出力回路、アナログデジタル変換回路、撮像装置、ランプ信号出力回路の駆動方法 |
-
1983
- 1983-10-21 JP JP19779683A patent/JPS6089132A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503190A (ja) * | 1986-04-25 | 1988-11-17 | イーストマン・コダック・カンパニー | チャネル等化調整に有効な装置 |
| WO2003058821A1 (fr) * | 2001-12-28 | 2003-07-17 | Neuro Solution Corp. | Appareil de conversion analogique-numerique |
| JP2008136043A (ja) * | 2006-11-29 | 2008-06-12 | Sony Corp | 固体撮像装置、撮像装置 |
| JP2013085104A (ja) * | 2011-10-07 | 2013-05-09 | Canon Inc | ランプ信号出力回路、アナログデジタル変換回路、撮像装置、ランプ信号出力回路の駆動方法 |
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