JPS625377B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ−デジタル変換器に関するも
のであり、更に詳しくいえばMOS技術により作
られるアナログ−デジタル変換器に関するもので
ある。

マイクロコンピユータとくに１枚の基板すなわ
ちチツプの上に作られるマイクロコンピユータの
出現により、マイクロコンピユータを多くの新し
い用途に使用することが可能になつている。それ
らのコンピユータは比較的安価であるから、家庭
用および自動車用などにそれらのコンピユータを
採用できる。

それらの装置の採用における最も困難な問題の
１つは、それらの装置とセンサ、トランスデユー
サなどとの間のインターフエイスの問題である。
センサおよびトランスデユーサは通常はアナログ
電圧を発生するが、そのアナログ電圧はデジタル
電圧に変換してからマイクロコンピユータへ与え
なければならない。この変換は独立したチツプに
作られているバイポーラ・アナログ−デジタル変
換器（以下、ADCと記す）によつて行われるの
が普通である。理想的には、それらの変換器はマ
イクロコンピユータが作られている基板と同じ基
板に含めた方がよい。本発明のADCはマイクロ
コンピユータを含むシリコン基板上に作るのに適
当である。

家庭用および自動車用のようにあまり高度でな
いコンピユータの用途では、１種類の直流電源の
みを用いることが望ましい。5V電源というよう
なこの直流電源はセンサ、トランスデユーサ、マ
イクロコンピユータおよび周辺回路によつて使用
される。たとえば、つまみ制御などにより手動調
節できるポテンシヨメータを5V電源に組合わせ
て用いることである。したがつて、たとえば5V
の電源で動作する場合には、ADCは5Vのアナロ
グ信号をデジタル信号に変換することを要求され
る。MOS回路の場合には、ADCのアナログ・ス
イツチのゲートを電源電圧以上に駆動することが
必要となるから、複数のブートストラツプ回路を
必要とする。ブートストラツプ回路はかなりの基
板面積を必要とするからADCの価格が高くな
る。本発明のADCはブートストラツプ回路を１
つだけ用いることによりこの問題を解決するもの
である。

MOS、ADCの製作上の大きな問題の１つは実
用的な電圧比較器の設計である。理想的には、比
較器は高い利得を有し、かつ高い共通モード除去
性能を持たなければならない。一般に、それらの
電圧比較器はバイポーラ直結差動増幅器である。
単一の電源電位から動作する実用的なMOS作動
増幅器を実現することは困難である。本発明の
ADCでは独特のチヨツパ増幅器が採用される。

本発明は単一電源で動作する金属−酸化物−半
導体（MOS）アナログ−デジタル変換器
（ADC）を提供するものである。このADCは入力
アナログ信号を受けて、その信号を所定の係数２
で分割するための入力器を含む。電源にはデジタ
ル−アナログ変換器（DAC）が結合され、この
DACはその電源の電位を前記所定係数と同じ係
数２で割るための要素を含む。ADCの比較器は
入力器の出力をDACからの基準電圧と比較す
る。この比較器はDACを多少通常のやり方で制
御する論理器に結合される。本発明のADCによ
り電源電位に等しい大きさを有するアナログ信号
を、ただ１つのブートストラツプ回路で容易に変
換できる。

以下、図面を参照して本発明を詳細に説明す
る。

本発明の集積回路MOSアナログ−デジタル変
換器は単一の電源電位から動作させることがで
き、かつ電源電位に等しいアナログ信号を変換で
きる。このことは実際上ブートストラツプ回路を
用いることなしに本発明のADCにより行われ
る。

以下の説明では、本発明を十分に理解できるよ
うにするために、チヤンネル寸法、スイツチング
時間などについての具体的数値を例示してある。
また、説明を不必要に複雑にすることを避けるた
めに、周知の回路はブロツク図で示してある。

ここで説明している実施例では、本発明の
ADCは公知のMOSシリコン・ゲート技術を用い
てｐ形シリコン基板上に作られる。この基板はマ
イクロコンピユータを含む。このマイクロコンピ
ユータは本願出願人が1975年12月１日付で出願し
た未決の米国特許出願第636535号に開示されてい
る一般的な種類のものである。ADCとこのマイ
クロコンピユータは＋5Vの１台の電源で動作す
る。基板はそれをバイアスするための逆バイアス
発生器を含む。

まず第１図を参照して、ADCのブロツク図は
従来のADCと本発明のADCとの双方に適用でき
る。本発明のADCは線１０を介して入力アナロ
グ信号を受けるサンプル・ホールド器１２と、線
１５に基準電位を発生するために多少通常のやり
方で使用されるデジタル−アナログ変換器
（DAC）とを含む。サンプル・ホールド器１２の
出力はDAC１４の出力と比較され、比較結果、
通常は２進の１または０は論理器１８へ与えられ
る。論理器１８はDAC１４を線１９を介して制
御する。一般に、逐次近似アルゴリズムが論理器
１８によつて行われる。たとえば、サンプル・ホ
ールド器１２により標本化された入力アナログ信
号は、DAC１４からの基準信号と比較される。
この基準信号はフルスケール信号の２分の１に対
応する。この実施例ではＶ_IN／２が採用される。
入力アナログ信号がこの基準信号より大きいこと
をこの比較結果が示した時は、論理器１８は線１
５に与えられた次の信号をフルスケール基準信号
の3/4に等しいアナログ信号にする。一方、入力
アナログ信号が第１の基準信号よりも小さいこと
を比較結果が示した時は、論理器１８はDAC１
４の出力を1/4スケール信号に変える。それらの
逐次近似動作は、論理器１８が入力アナログ信号
に等しいデジタル信号を決定するまで続けられ
る。

この実施例では、サンプル・ホールド器の機能
は第２図に示す回路の一部により実行される。第
２図の回路は比較器の好適な実施例を含む。第２
図の回路中のサンプル・ホールド回路部分は入力
アナログ信号を２分の１に容量分割する。本発明
のADC用に好適なDACの一例を第３図に示す。
（第３図には４ビツトDACを示しているが、実際
には８ビツトDACが用いられる）。このDACは電
源電位または他の入力基準電位を２分の１にする
ための抵抗を含む。

第３図を参照して、DACは複数の抵抗列より
成るはしご形抵抗回路網を含む。並置された各抵
抗列２０，２１，２２，２３は、全て同一の抵抗
値Ｒを有する抵抗２５，２６のような複数個の抵
抗を含む。各抵抗列の端部には抵抗２８，２９の
ような抵抗を含む。これらの抵抗２８，２９の抵
抗値はＲ／２である。このDACのはしご形抵抗
回路網は折り返えされている。すなわち、抵抗列
２０の上端部が抵抗列２１の上端部に接続され、
抵抗列２１の下端部が抵抗列２２の下端部に結合
され、抵抗列２２の上端部が抵抗列２３の上端部
に結合され、抵抗列２３の下端部は接地される。
抵抗列２０の下端部３２は電位Ｖ／２を受ける。

はしご形抵抗回路網の隣り合う抵抗列の抵抗の
間に一対の電界効果トランジスタ（FET）が結
合される。たとえば、FET４５，４６が抵抗列
２０，２１の抵抗の間に結合される。同様に、
FET４７，４８が抵抗列２２，２３の抵抗の間
に結合される。FET４５と４６，４７と４８に
対応するFET対は平行抵抗列２０と２１，２２
と２３の各抵抗の間に結合される。各FET対の
間の共通接続点は行線に結合される。たとえば、
FET４５と４６，４７と４８の間の共通接続点
は行線５０に結合される。同様に、他のFET対
の間の共通接続点は行線５１，５２，５３に結合
される。各FETのゲートは列線に結合される。
たとえば、FET４５と、この列線に結合されて
いる他のFETとのゲートは線６５に結合され
る。同様に、他のFETは列線６６，６７，７２
に結合される。

各行線は行選択トランジスタを介して出力線１
５に結合される。とくに、行線５０，５１，５
２，５３はFET５５，５６，５７，５８とをそ
れぞれ介して出力線１５に結合される。

複数の第２の抵抗列３４，３５，３６，３７よ
り成る第２のはしご形抵抗回路網すなわちダミー
はしご形抵抗回路網が、複数の第１の抵抗列２
０，２１，２２，２３より成るDACのはしご形
抵抗回路網すなわち第１のはしご形抵抗回路網に
次のように組合わせて配置される。とくに、抵抗
列３４，３５，３６，３７が抵抗列２０，２１，
２２，２３にそれぞれ組合わせて配置され、第２
の抵抗列３５，３６は第１の抵抗列２１，２２の
相互間に形成されている。ダミーはしご形抵抗回
路網を構成する複数の第２の抵抗列は、第１の抵
抗列に全体として並列であり、抵抗値がＲの抵抗
３９，４０のような複数の抵抗を含む。各抵抗列
の端部には抵抗値がＲ／２の抵抗４２，４３のよ
うな抵抗を含む。抵抗列３４，３５，３６，３７
はDACのはしご形抵抗回路網と同様にして互い
に結合される。抵抗列３７の一端（線３１）へは
電源電位Ｖが与えられる。抵抗列３４の一端は回
路点３２に結合され、DACのはしご形抵抗回路
網Ｖ／２の電位を標準電位として与える。従つ
て、FET４５，４６，４７，４８などのスイツ
チ手段の適切な制御により、出力線１５に標準電
位Ｖ／２から基準信号Ｖ_REF与えることができ
る。標準電位がＶ／２であるから、FET４５，
４６，４７，４８などのスイツチ手段の制御のた
めにブートストラツプ操作は不要となる。

ダミーはしご形抵抗回路網は電位Ｖを２分の１
にするために用いられる。２つのはしご形抵抗回
路網を組合わせて配置すること、すなわち、抵抗
列を交錯させることにより、抵抗列２０〜２３の
抵抗値を抵抗列３４〜３７の抵抗値にほぼ等しく
保持できる。その理由は、プロセスの変化が隣り
合う抵抗列に同様に作用するからである。そのた
めに、電位Ｖが線３１に与えられると、回路点３
２における電位はＶ／２に等しくなる。

第３図に示す（ダミーはしご形抵抗回路網のな
い）DACのもつと完全な説明については、1976
年８月24日付の未決の米国特許出願第717442号を
参照されたい。この米国特許出願にははしご形抵
抗回路網を製作するやり方と、以上説明した構成
によりマスクの位置合わせ不良に起因する不正確
さが非常に小さくなつたことが記載されている。
ここで説明している実施例では、全ての抵抗列は
シリコン基板中の浅いひ素領域として形成され
る。

第３図に示されている４ビツトDACの場合に
は、信号A₀，A₁，A₂，A₃の可能な各組合わせに
対して１本の列線と１本の行線が選択される。そ
れらの信号は線１９（第１図参照）によりDAC
へ与えられる。列線６５，６６，６７，７２はア
ンドゲート６８，６９，７０，７１にそれぞれ結
合される。行線５０，５１，５２，５３はアンド
ゲート６０，６１，６２，６３によりそれぞれ選
択される。抵抗列は折り曲げられているから、こ
の折り曲げを補償するために修正回路７３が用い
られる。この回路７３は排他的オアゲート７４，
７５より成る。排他的オアゲート７４は信号A₀
とA₂を受け、信号A₀′を出力として発生する。排
他的オアゲート７５は信号A₁とA₂を受けて修正
された信号A₁′を発生する。信号A₀′とA₁′および
それらの相補信号とはアンドゲート６０〜６３の
入力端子へ第３図に示すようにして与えられる。

信号A₀，A₁，A₂，A₃の可能な各組合わせにつ
いて述べたように、線１５に適切なアナログ電位
が与えられる。たとえば、これらの信号が全て
「１」であると仮定する。列線を調べると、信号
A₂とA₃が「１」の時にはアンドゲート６８が開
かれるから列線６５が選択される。排他的オアゲ
ート７４，７５への入力が全て「１」であるか
ら、信号A₁′とA₀′はともに「０」である。このよ
うな条件の時には、、アンドゲート６３の出力は
「１」で、線５３は出力線１５に結合させられ
る。したがつて、信号A₀，A₁，A₂，A₃が全て
「１」の時には、DACにおける最高電位が選択さ
れる。信号A₀，A₁，A₂，A₃が全て「０」の時に
は線７２が線５３とともに選択されて、はしご形
抵抗回路網の最低電位が線１５に結合される。同
様に、全ての中間２進数がはしご形抵抗回路網の
適切なタツプを選択する。

次に第２図を参照する。この回路は基準信号を
DACから線１５を介して受け、入力アナログ信
号を線１０を介して受ける。線１５はFET８
６，８７をそれぞれ介してコンデンサ８９，９０
に結合される。FET８６，８７のゲートにはタ
イミング器８０からの制御信号が線８３を介して
与えられる。コンデンサ８９，９０が回路点９２
に結合される。回路点９３はFET９５により選
択的に接地される。回路点９１はFET９４を介
してＶ_IN（線１０）へ選択的に結合される。
FET９４，９５のゲートはタイミング器８０か
ら線８４を介して与えられる信号により選択され
る。コンデンサ８９，９０の容量は等しい。これ
らの等しい容量は、ここで説明している実施例で
は、酸化物により分離されるポリシリコン層とア
ルミニウム層とから形成される。後で詳しく説明
するように、これらのコンデンサとFET８６，
８７，９４，９５とは回路点９２に信号Ｖ_REF−
Ｖ_IN／２を与えるために用いられる。

第２図に示す比較器の初段は電位Ｖとアースと
の間に直列に結合される直列FET９７，９８を
含む。FET９７のゲートは電位Ｖに結合され
る。回路点９２はFET９８のゲートに結合され
る。FET９７と９８の共通接続点はFET９９を
介して回路点９２に結合される。FET９９のゲ
ートはランプ信号発生器８１に結合される。
FET１０１と１０２は線３１（電位Ｖ）とアー
スとの間に直列に結合される。比較器のこの第２
段はFET１０２のゲートに入力信号を受ける。
この段の出力はコンデンサ１０４によりFET１
０７のゲートに結合される。FET１０６，１０
７（比較器の第３段）は線３１とアースの間に直
列結合される。それらのFETの共通接続点は
FET１１０のゲートに直結されるとともに、
FET１１７を介してFET１０７のゲートに結合
される。トランジスタ１１７のゲートはランプ信
号発生器８１へ結合される。FET１０９，１１
０で構成される第４段も線３１とアースとの間に
結合される。これらのFETの共通接続点はプツ
シユプル出力段を駆動するために用いられる。

出力段は線３１とアースとの間に直列結合され
る空乏モードFET１１２とFET１１３、および
線３１とアースとの間に直列に結合されるFET
１１５，１１６とで構成される。この終段への入
力端子はFET１１３，１１５のゲートに結合さ
れる。FET１１２のソースとゲートはFET１１
６のゲートに結合される。比較器からの出力信号
は「１」または「０」として線１７へ与えられ
る。

タイミング信号発生器８０は、Ｖ_IN信号を回路
点９１へ与え、次にＶ_REF信号をコンデンサ８
９，９０へ与えるために、線８３，８４へ信号を
与える。ここで説明している実施例では、線８４
に与えられた信号はブートストラツプ操作され
て、電源電位Ｖに等しい線１０に与えられた信号
をFET９４を介して結合できるようにする。タ
イミング信号発生器８０は周知の回路を用いるこ
とができる。

ランプ信号発生器８１は２つの独立したランプ
信号１２３，１２４を発生できる。ランプ信号１
２３，１２４はFET９９と１１７のゲートにそ
れぞれ与えられる。時間軸１２１に示されている
ように、それらのランプ信号は後で説明する理由
から、互いに時間的に分離している。

第３図を参照して説明したように、ダミーはし
ご形抵抗回路網すなわち第２のはしご形抵抗回路
網により電源電位Ｖが1/2にされることにより、
デジタル−アナログ変換器はＶ／２を標準電位と
して基準信号Ｖ_REFを出力線１５に生じる。従つ
て、この基準信号Ｖ_REFは、コンデンサ８９，９
０により２分の１にされているアナログ入力信号
すなわちＶ_IN／２と比較することができる。動作
時には、タイミング信号発生器８０はまずFET
９４，９５を導通状態にする。そうすると回路点
９１はＶ_IN電位まで充電され、回路点９３は接地
される。線８４における信号がブートストラツプ
操作されるために、Ｖ_IN電位がＶに等しいとして
も回路点９１を線３１上のＶ_IN電位まで充電させ
ることができることに注意されたい。その後で、
線８４の電位は低下してFET９４，９５をカツ
トオフさせ、電位が線８３へ与えられてFET８
６，８７を導通させる。そのために線１５上の信
号Ｖ_REFがコンデンサ８９，９０へ与えられる。
コンデンサ８９と９０の容量が同じであれば、回
路点９２における結果としての電圧変化はＶ_REF
−Ｖ_IN／２である。

前記したように、コンデンサ８９，９０は酸化
物層により分離されたポリシリコン層とアルミニ
ウム層により形成される。一様な厚さの酸化物層
を形成することは一般に困難であるから、酸化物
層の厚さの変化があまり大きくならないように、
それらのコンデンサには第４図に示すように共通
中心構造（common centroid geometry）が採用
される。コンデンサ８９は金属線１２７により相
互接続され、対角線上で向い合うポリシリコン部
材８９ａ，８９ｂを含み、コンデンサ９０はポリ
シリコン線８０で相互に接続されて対角線上で向
い合うポリシリコン部材９０ａ，９０ｂを含む。
コンデンサ８９，９０の上側電極は板１２５で、
この板は回路点９２に接続される。板１２５に設
けられている十字形の穴１２６により、線１２７
と、部材８９ａ，８９ｂへの線１２７の接触点と
を板１２５により妨げられることなしに形成でき
る。十字形の穴１２６により、部材８９ａ，８９
ｂ，９０ａ，９０ｂに対する穴１２６の位置が多
少狂つても、それらの部材と板１２５との間の全
面積は変化しないことに注意されたい。また、ダ
ミー接点１２９，１３０は回路９２，９３へ導か
れる接点の補償を行う。

２進重みづけされたコンデンサを用いる容量的
逐次近似ADCについてはIEEEジヤーナル固体回
路（IEEE Journal Solid Satete Circuits）1975
年12月号371〜379ページ所載のマツクリアリー
（Mc Creary）およびグレイ（Gray）の「全MOS
電荷再分布アナログ−デジタル変換技術第部
（All−MOS Charge Redistribution Analog−To
−Digital Conversion Techniques−Part）」を
参照されたい。

第１図の論理器１８により逐次近似を完了でき
るようにするために、コンデンサ８９，９０はそ
れらの電荷を十分に長く保持することに注意すべ
きである。すなわち、Ｖ_INが標本化されると、線
１５上のＶ_REF電圧はＶ_INを再び標本化すること
なしに何回も変えることができる。

電位Ｖ_INが回路点９１に与えられている間は、
FET９９，１１７が導通して比較器の初めの４
つの段のためのバイアス点を定める。このバイア
ス点が定められて、Ｖ_REF信号がコンデンサ８
９，９０へ与えられた後は、比較器はＶ_IN／２と
比較した時のＶ_REF信号の相対的な極性を検出す
る。Ｖ_REF信号がＶ_IN／２よりも正の時は線１７
へ「１」が与えられ、逆の場合には「０」が線１
７へ与えられる。したがつて、この比較器は１ビ
ツトADCと考えることができる。

この比較器の初めの４つの段は同一である。
FET９７，１０１，１０６，１０９のような負
荷FETのＺ／Ｌ比は10／20である。各段の入力
FETとくにFET９８，１０２，１０７，１１０
のＺ／Ｌ比は100／10であり、FET９９，１１７
のＺ／Ｌ比は10／６である。比較器の２つの段は
直結され、他の２つの段は交流結合されることは
明らかである。

初めのエンハンスメント・モードFETは初め
は自己バイアスされる。その理由は、FET９
９，１１７はＶ_INが標本化された時に導通するか
らである。これらの段の動作点は直線領域内にあ
る。したがつて、それらの４つの段は交流増幅器
として動作して、回路点９２に与えられる差信号
を増幅する。FET１１２，１１３，１１５，１
１６で構成されるプツシユプル段は通常どおりに
動作して、線１７へ出力信号を与える。

第２図の比較器用増幅器および他のチヨツパ増
幅器に固有の１つの問題は、アナログ・スイツチ
と、入力信号へのスイツチング信号の寄生結合と
によつてひき起される入力電圧オフセツトであ
る。このオフセツトをほぼなくすために、第２図
の比較器では２種類の技術が採用されている。

まず、FET９９と１１７の動作を順次停止さ
せることによりこのオフセツトはほぼなくされ
る。すなわち、初めにFET９９の動作を停止さ
せてから、次にFET１１７の動作を停止させる
（ランプ信号発生器８１の中のカーブ１２３，１
２４参照）。第２図のアナログスイツチによりひ
き起される結合オフセツトは引き続くコンデンサ
により吸収されて零にされる。このようにして、
利得が各段から得られるとしても、入力オフセツ
ト誤差は、全ての段の利得だけ増幅されるのでは
なくて１つの段の利得だけ増幅される。この「残
留電圧逐次記憶」についてのより詳細な考察につ
いては、IEEE国際団体回路会議要約技術誌
（IEEE International Solid−State Circuits
Conference Digest Technical Papers）」1973年
２月、152〜153ページを参照されたい。

オフセツト電圧を減少させるために用いられる
第２の技術は、第２図のランプ信号で示されてい
るようにFET９９と１１７とをターンオフさせ
るためにランプ信号を用いることである。それら
のランプ信号の減衰時間は、ここで説明している
実施例では約１マイクロ秒である。それらの
FETスイツチがオフにされると、段の入力端子
と出力端子との間にオフセツト電圧が発生され
る。しかし、それらのスイツチを徐々にオフ状態
にすることにより、スイツチング素子はその両端
子間の電圧を等しくさせるための電流を流すのに
十分な時間を有する。実際にはオフセツト電圧は
２ミリボルト以下である。

第３図のDACと第２図の比較器とは第１図の
ADCにいつしよに用いられる。第３図のDACに
用いられているはしご形抵抗回路網では、この回
路網のアナログ信号は本来単調であることに注意
すべきである。そのためにADCで失われるコー
ドはない。多くの用途において、この性質は絶対
確度より重要である。

以上、MOS集積回路として作ることができ、
マイクロコンピユータを含む他の回路とともに同
じ基板に含ませられるADCについて説明した。

【図面の簡単な説明】

第１図は本発明と従来のアナログ−デジタル変
換器に用いることができるアナログ−デジタル変
換器のブロツク図、第２図は本発明のアナログ−
デジタル変換器に用いられる比較器の一実施例の
回路図、第３図は本発明のアナログ−デジタル変
換器に用いられるデジタル−アナログ変換器の一
実施例の回路図、第４図は比較器に用いられる２
個のコンデンサの平面図である。 １２……サンプル・ホールド器、１４……デジ
タル−アナログ変換器、１６……比較器、１８…
…論理器、２０〜２３，３４〜３７……抵抗列、
８０……タイミング信号発生器。

Claims (1)

1. 【特許請求の範囲】 １ 単一の電源電位により動作し得るMOSアナ
   ログ−デジタル変換器であつて； アナログ入力信号を受けてそのアナログ入力信
   号を容量の利用により係数２で割る入力器と； 供給される前記電源電位の1/2に実質的に等し
   い標準電位から基準信号を生成するデジタル−ア
   ナログ変換器にして、第１および第２のはしご形
   抵抗回路網を有し、前記第１のはしご形抵抗回路
   網は、タツプで区分されている複数の抵抗をそれ
   ぞれ持つ複数の並置された第１の抵抗列を含むと
   ともに、前記基準信号を与えるために前記タツプ
   の選択をする複数のMOS FETスイツチ手段を含
   み、前記第２のはしご形抵抗回路網は、並置され
   た複数の第２の抵抗列を含み、前記第１および第
   ２のはしご形抵抗回路網は前記標準電位を与える
   ように直列に接続され、前記第１および第２のは
   しご形抵抗回路網の相互間でのプロセス変化の影
   響を最小にするように前記第２の抵抗列の少くと
   も幾つかが前記第１の抵抗列相互間に形成されて
   いるデジタル−アナログ変換器と； 前記入力器からの割られた信号および前記基準
   信号を受けて、これらの信号相互を比較するよう
   に結合された比較器と； 前記デジタル−アナログ変換器および前記比較
   器に結合され、前記入力器からの割られた信号に
   最も近い基準信号の選択をするように前記デジタ
   ル−アナログ変換器を制御するとともに変換され
   たデジタル出力信号を生じる論理器とを備え； 前記電源電位に等しい値いのアナログ入力信号
   を前記デジタル出力信号へ変換するのに、ブート
   ストラツプ操作を少くしたことを特徴とする
   MOSアナログ−デジタル変換器。