DE2836948A1

DE2836948A1 - Mos-analog/digital-umsetzer

Info

Publication number: DE2836948A1
Application number: DE19782836948
Authority: DE
Inventors: Edmund K Cheng; Wiley E Hill
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1977-08-26
Filing date: 1978-08-24
Publication date: 1979-03-08
Also published as: JPS5446461A; FR2401558A1; JPS625377B2

Description

PATENTANWÄLTE ZENZ & HELBER · D <3?D0 KSSEM 1 ■ *M RUHRSTEIN 1 ■ TEL·: «3201) 412687 Seite

INTEL CORPORATION 3065 Bowers Avenue, Santa Clara, Kalifornien 95051, V.St.A.

MOS-Analog/Digital-Umsetzer

Die Erfindung betrifft einen MOS-Analog/Digital-Umsetzer und insbesondere einen solchen, der mit einer einzigen Versorgungsspannung betreibbar ist»

Die Einführung von.-Mikrocomputern, insbesondere solchen, die auf einem einzigen Substrat oder Chip aufgebaut sind, hat der Computertechnik neue Anwendungsmöglichkeiten eröffnet. Da solche Computer relativ billig herstellbar sind, können sie in Hausgeräten, Kraftfahrzeugen usw. verwendet werden.

Eines der besonders schwierigen Probleme bei der Verwendung solcher Bauelemente ist der Aufbau einer Schnittstelle zu Fühlern, Meßumformern Oodgl». In der Regel liefern Fühler und Meßumformer eine analoge Spannung, welche für die Mikrocomputer ii/eine digitale Form umgesetzt werden muß. Häufig erfolgt diese Umsetzung durch bipolare Analog/Digita1-Umsetzer (ADC), welche auf getrennten Chips aufgebaut sind. Es wäre ideal, wenn diese Umsetzer auf demselben Substrat wie der Mikrocomputer aufgebaut wären_o

In weniger komplizierten Computer™Anwendungen, z.B. in Hausgeräten und Kraftfahrzeugen, ist es erwünscht, nur eine einzige Gleichstromversorgung zu verwenden« Diese Gleich-

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2/bu.

stromversorgung, z.B. eine 5 Volt-Versorgungsspannung, kann sowohl von den Meßfühlern und Meßumformern als auch von dem Mikrocomputer und dessen peripheren Schaltungen verwendet werden. So kann beispielsweise ein mit einer 5 Volt-Spannungsversorgung verbundenes Potentiometer verwendet werden, das manuell, beispielsweise über eine "Wählscheiben" Steuerung eingestellt wird. Der ADC muß beispielsweise ein 5 Volt Analogsignal in ein Digitalsignal umsetzen, wenn er mit einer 5 Volt—Versccgungsspannung betrieben wird. Bei MOS-Schaltungen setzt dies voraus, daß die Gate-Elektroden der Analogschalter im ADC bei einem Potential oberhalb des Versorgungspotentials betrieben werden, woraus sich die Notwendigkeit von bootstrap-Schaltungen ergibt, bootstrap-Schaltungen haben einen großen Platzbedarf auf dem Substrat und erhöhen dadurch die Kosten des ADC.

Eine der Hauptschwierigkeiten bei der Herstellung eines MOS-ADC liegt in der Ausbildung eines geeigneten Spannungskomparators. Ein idealer Komparator sollte eine hohe Verstärkung und eine hohe Gleichtaktunterdrückung haben. Generell dienen als Komparatoren bipolare, direkt bzw. galvanisch gekoppelte Differenzverstärker. Es ist jedoch schwierig, einen praktikablen MOS-Differenzverstärker zu realisieren, der mit einer einzigen Versorgungsspannung betrieben werden kann.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Analog/Digital-Umsetzer in MOS-Technik zur Verfügung zu stellen, der zusammen mit anderen Schaltungen einschließlich eines Mikrocomputers auf einem Substrat aufgebaut werden kann und nur eine einzige bootstrap-Schaltung benötigt.

Zur Lösung dieser Aufgabe ist der MOS—Analog/Digital-Umsetzer der eingangs genannten Art gekennzeichnet durch

eine ein aufgenommenes analoges Eingangssignal durch einen vorgegebenen Divisor teilende Eingangsschaltung,

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einen Digital/Analog-Umsetzer mit einer die Versorgungsspannung aufnehmenden und um einen vorgegebenen Faktor verringernden Einrichtung,

einen Komparator, der eingangsseitig mit den Ausgängen' des Digital/Analog-Umsetzers und der Eingangsschaltung verbunden ist und ein aus dem Vergleich der Ausgangssignale des Digital/Analog-Umsetzers und der Eingangsschaltung gewonnenes Vergleichssignal erzeugt, un.d

eine den Digital/Analog-Umsetzer in Abhängigkeit von dem Komparator-Ausgangssignal steuernde Logikschaltung, die eingangsseitig mit dem Komparator und ausgangsseitig mit dem Digita1/Analog-Umsetzer verbunden ist, wobei die Anordnung so getroffen ist, daß ein der Amplitude der Versorgungsspannung angenähertes Analogsignal von dem Analog/Digita1-Umsetzer in ein Digitalsignal umsetzbar ist.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigen:

Fig. 1 ein Blockdiagramm eines Analog/Digital-Umsetzers, der sowohl bei der Erfindung als auch bei bekannten Analog/Digital-Umsetzern anwendbar ist;

Fig. 2 ein elektrisches Schaltbild eines bevorzugten Ausführungsbeispiels eines bei dem erfindungsgemäßen Analog/Digital-Umsetzer verwendeten Komparators;

Fig. 3 ein elektrisches Schaltbild eines bevorzugten

Ausführungsbeispiels des bei dem erfindungsgemäßen Analog/Digital-Umsetzer verwendeten Digital/ Analog-Umsetzers; und

Fig. 4 eine Draufsicht auf zwei in dem Komparator verwendete Kondensatoren.

Im folgenden wird ein Metalloxidhalbleiter (MOS) Analog/Digital-Umsetzer (ADC) in integrierter Schaltungstechnik beschrieben. Dieser Umsetzer kann mit einem einzigen Versorgungspotential

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betrieben werden und ist geeignet ausgebildet, um ein Analogsignal, das gleich dem Versorgungspotential ist, umzusetzen. Dies läßt sich mit dem beschriebenen ADC bei extrem geringem Aufwand an bootstrap-Schaltungen realisieren.

Die in der folgenden ausführlichen Beschreibung angegebenen besonderen Details, wie Kanalgrößen, Schaltzeiten usw. sollen das Verständnis der Erfindung erleichtern. Auf diese Details ist die Erfindung jedoch nicht beschränkt. Bekannte Schaltungen sind zur Vermeidung unnötiger Detailangaben als Blöcke dargestellt.

Der beschriebene ADC ist auf einem p-leitenden Siliziumsubstrat unter Verwendung der bekannten MOS-Silizium-Gate-Technologie aufgebaut. Das Substrat enthält einen Mikrocomputer. Letzterer kann die in der US-Patentanmeldung Nr. 636 535 vom 1. Dezember 1975 beschriebene Ausbildung haben. Der ADC und der Mikrocomputer werden mit einer einzigen Versorgung sspannung von +5 Volt betrieben. Das Substrat enthält einen Vorspannungsgenerator zur Erzeugung einer Substratvorspannung.

Zunächst wird auf Fig. 1 Bezug genommen, in der ein Blockdiagrämm des ADC gezeigt ist, anwendbar sowohl für die bekannten Konverter als auch für den Konverter nach der vorliegenden Erfindung. Der ADC weist eine sample- und hold-Schaltung 12 auf, die ein analoges Eingangssignal über die Leitung 10 aufnimmt. Der ADC weist ferner einen Digital/ Analog-Umsetzer (DAC) 14 auf, der in einer weitgehend üblichen Weise zur Erzeugung eines Bezugspotentials auf der Leitung 15 dient. Das Ausgangssignal der sample- und hold-. Schaltung 12 wird in einem Komparator 16 mit dem Ausgangssignal des DAC 15 verglichen, und die Vergleichsergebnisse, typischerweise eine binäre 1 oder 0, werden an eine Logikschaltung 18 angelegt. Die Logikschaltung 18 steuert den DAC 15 über Leitungen 19. Von der Logikschaltung 18 wird ein sukzessiver Annäherungsalgorithmus ausgeführt. Scywird

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beispielsweise ein von der sample- und hold-Schaltung 12 abgetastetes analoges Eingangssignal mit einem vom DAC kommenden Bezugssignal verglichen, das der Hälfte eines Vollbereichssignals entspricht (bei dem beschriebenen Ausführungsbeispiel wird V /2 verwendet). Wenn die Ergebnisse cfeses Vergleichs zeigen, daß das analoge Eingangssignal größer als dieses Bezugssignal ist, so bewirkt die Logikschaltung 18, daß das nächste Signal auf der Leitung 15 ein analoges Signal entsprechend 3/4 eines Vollbere.ichs-Bezugssignals ist. Wenn andererseits der Vergleich ergibt, daß das analoge Eingangssignal kleiner als das erste Bezugssignal ist, so ändert die Logikschaltung 18 das Ausgangssignal des DAC 14 auf 1/4 des Vollbereichssignals. Diese aufeinanderfolgenden Annäherungen werden solange fortgesetzt, bis die Logikschaltung 18 das digitale Äquivalent zum analogen Eingangssignal bestimmt.

Bei dem beschriebenen ^ui-'führun.jO^cispiel wird die Funktion der sample- und hold-Schaltung durch einen Teil der in Fig. 2 dargestellten Schaltung erfüllt. Die Schaltung gemäß Fig. 2 weist einen Komparator auf. Die sample- und hold-Schaltung gemäß Fig. 2 teilt das analoge Eingangssignal kapazitiv durch 2. Der DAC ist in Fig. 3 gezeigt. (In Fig. 3 ist nur ein Vier-Bit-Umsetzer dargestellt, während tatsächlich ein Acnt-Bit-Umsetzer verwendet wird.) Dieser DAC ν ' -·'-, wie nachfolgend noch genauer erläutert werden v" blinde

zurr, Halbieren der Versorgungs- bzw. Betriebsspannung oder einer anderen Eingangsbezugsspannung auf.

Der in Fig. 3 dargestellte DAC weist ein Widerstandsnetzwerk aus mehreren Widerstandsketten auf. Parallele Widerstandsketten 20, 21, 22 und 23 bestehen jeweils aus mehreren Widerständen, z.B. den Widerständen 25 und 26, die jeweils den Widerstandswert "R" haben. Die Enden jeder der Widers-csndsketten sind durch Widerstände, z.B. die Widerstände 28 und 29, gebildet, welche den Widerstandswert R/2 haben. Das Widerstandsnetzwerk dieses DAC ist gefaltet, d.h. das

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obere Ende der Widerstandsicette 20 ist mit dem oberen Ende der Widerstandskette 21, das untere Ende der Widerstandskette 21 mit dem unteren Ende der.Widerstandskette 22 und des obere Ende der Widerstandskette 22 mit dem oberen Ende der Widerstandskette 23 verbunden. Das andere Ende der Widerstandskette 23 liegt an Erde. Ein Ende der Widerstandskette 20, der Knotenpunkt 32, erhält das Potential V/2, wie nachfolgend noch beschrieben werden wird.

Zwei Feldeffekttransistoren sind im Widerstandsnetzwerk zwischen benachbarte Widerstandsketten eingeschaltet. So liegen beispielsweise die Transistoren 45 und 46 zwischen Widerständen der Widerstandsketten 20 und 21. In ähnlicher V/eise liegen Transistoren 47 und 48 zwischen Widerständen der Widerstandsketten 22 und 23. Transistorpaare entsprechend den Transistorpaaren 45 und 46 sowie 47 und 48 sind zwischen allen Widerständen der parallelen Widerstandsketten 20 und 21 und 22 und 23 eingeschaltet. Die gemeinsame Verbindung zwischen den Transistoren jedes Transistorpaars ist mit einer Zeilenleitung verbunden. So sind beispielsweise die Verbindungen zwischen den Transistoren 45 und 46 sowie den Transistoren 47 und 48 mit einer Zeilenleitung 50 verbunden. In ähnlicher Weise sind auch die anderen Transistorpaare mit Zeilenleitungen 51, 5 2 und 53 gekoppelt. Die Gate-Elektroden jedes dieser Transistoren sind mit einer Spaltenleitung verbunden. So sind beispielsweise das Gate des Transistors 45 und die Gates der anderen Transistoren in dieser Spalte mit der Spaltenleitung 65 verbunden. In ähnlicher Weise sind auch die anderen Transistoren an Spaltenleitungen 66, 67 und 7 2 angekoppelt.

Jede der Zeilenleitungen ist mit einer Ausgangsleitung 15 über einen Zeilenauswahltransistor gekoppelt. Im Speziellen ist über den Transistor 55 die Leitung 50, über den Transistor 56 die Leitung 51, über den Transistor 57 die Leitung 52 und über den Transistor 58 die Leitung 53 an die Leitung 15 angekoppelt.

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Ein "Hilfs-"Widerstandsnetzwerk, das aus mehreren Widerstandsketten aufgebaut isfc, ist mit dem Widerstandsnetzwerk des DAC verschachtelt. Die Widerstandsketten 34, 35, 36 und 37 sind mit den Widerstandsketten 20, 21, 22 und verschachtelt bzw. ineinandergreifend angeordnet. Die Widerstandsketten des IliirswLdcr:; ^.adsnetzwerks verlaufen allgemein parallel zu den ersten Widerstandsketten und enthalten mehrere Widerstände, z.B. die Widerstände 39 und 40, die jeweils den Widerstandswert "R" haben. Die. Enden jeder der Widerstandsketten sind durch Widerstände mit einem Widerstandswert R/2 gebildet; zu diesen gehören beispielsweise die Widerstände 42 und 43. Die Widerstands— ketten 34, 35, 36 und 37 sind miteinander in der gleichen Weise wie diejenigen des Widerstandsnetzwerks des DAC verbunden. Ein Ende der Widerstandskette 37 (Leitung 31) liegt am Potential V. Ein Ende der Widerstandskette 34 ist mit dem Knotenpunkt 32 verbunden und liefert das Potential von V/2 für'das Widerstandsnetzwerk des DAC.

Das Hilfs-Widerstandsnetzwerk dient zur Reduzierung des Potentials V um einen Faktor von 2. Durch die verschachtelte Anordnung der Widerstandsketten bleiben die Widerstandswerte der Ketten 20, 21, 22 und 23 im wesentlichen gleich denjenigen der Ketten 34, 35, 36 und 37. Dies aus dem Grunde, da benachbarte Widerstandsketten durch Herstellungsänderungen in der gleichen Weise beeinflußt werden. Wenn daher das Potential V an die Leitung 31 angelegt wird, ist das Potential am Knotenpunkt 32 gleich V/2.

In der rangälteren Patentanmeldung P 27 37 763.5 (DE-OS 27 37 763) ist die Herstellung von Widerstandsnetzwerken (ohne das Hilfswiderstandsnetzwerk) sowie die Minimalisierung von Ungenauigkeiten aufgrund Maskierungsfehlern durch ge- ' schickte Anordnung der Widerstände beschrieben. Bei dem bevorzugten Ausführungsbeispiel sind alle Widerstandsketten als flache Arsenzonen in einem Siliziumsubstrat ausgebildet.

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Bei dem Vier-Bit-DAC gemäß Fig. 3 ist eine einzige Spaltenleitung und eine einzige Zeilenleitung für jede mögliche Kombination der Signale A„, A., A« und A_ gewählt. Diese Signale werden über die Leitungen 19 (Fig. 1) an den DAC angelegt. Die Spaltenleitungen 65, 66, 67 und 72 sind jeweils mit UND-Gattern 68, 69, 70 bzw. 71 verbunden. Die Zeilenleitungen 50, 51, 5 2 und 53 werden von den UND-Gattern 60, 61, 62 und 63 ausgewählt. Da die Widerstandsketten des Neztwerks gefaltet sind, wird eine Korrekturschaltung 7 3 zμr Kompensation diener Faltung benutzt. Dies^ Schaltung weist exklusive ODER-Gatter 74 und 7 5 auf. Das XOR-Gatter 74 erhält die A„ und A„ Signale und entwickelt ein A' Signal. Das XOR-Gatter 75 nimmt die A. und A„ Signale auf und entwickelt ein korrigiertes Signal A.'. Die A~ ' und A₁ ¹ Signale und deren Komplemente werden an die Eingangsanschlusse der Gatter 60, 61,' 62 und 63 (Fig. 3) angelegt.

Wie oben erwähnt, wird bei jeder möglichen Kombination der A_n, A., A_? und A₃ Signale das geeignete Analog-Potential auf der Leitung 15 entwickelt. Es sei beispielsweise angenommen, daß alle diese Signale als binäre 1 vorliegen. Von den Spaltenleitungen wird die Spaltenleitung 65 in diesem Falle ausgewählt, da die Bedingung für das UND-Gatter 68 erfüllt ist, wenn A„ und A₃ als binäre 1 vorliegen. Das A' Signal und das A_n ¹ Signal sind beide im L-Zustand, da. an den Eingängen der XOR-Gatter 74 und 75 binäre 1-en anstehen. Unter diesen Bedingungen ist das Ausgangssignal des UND-Gatters 63 im Η-Zustand, so daß die Leitung 53 zur Leitung 15 durchgekoppelt ist. Wenn daher A_Q, A^, A₂ und A₃ als binäre 1-en vorliegen, wird das höchste Potential im DAC gewählt. Wenn dagegen A_Q, A., A„, A₃ jeweils als binäre 0-en vorliegen, so wird die Leitung 7 2 zusammen mit der Zeilenleitung 53 ausgewählt, wodurch das niedrigste Potential des WiderStandsnetzwerks zur Leitung 15 durchgekoppelt wird. In ähnlicher Weise wählen alle dazwischenliegenden Bhärzahlen den geeigneten Abgriff des Widerstandsnetzwerks aus.

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Die Schaltung gemäß Fig. 2 nimmt ein Bezugssignal vom DAC auf der Leitung 15 unü ein anüicjoi Eingangssignal auf der Leitung 10 auf. Die Leitung 15 ist über Transistoren 86 bzw. 87 mit Kondensatoren 89 bzw. 90 verbunden. Die Gate-Elektroden der Transistoren 86 und 87 erhalten über eine Leitung 83 oin Steuersignal von einer Zeitgabeeinrichtung 80. Die Kondensatoren 89 und 90 sind mit einem Knotenpunkt 92 verbunden. Ein Knotenpunkt 93 ist über einen Transistor 95 selektiv mit Erde verbunden; ein Knotenpunkt 91 ist über einen Transistor 94 an das Potential V (Leitung 10) selektiv ankoppelbar. Die Gates der Transistoren 94 und 95 werden durch ein von der Zeitgabeeinrichtung 80 entwickeltes Signal über eine Leitung 84 selektiv angesteuert. Die Kondensatoren 89 und 90 haben gleiche Kapazitäten. Diese angepaßten Kondensatoren sind bei dem beschriebenen Ausführungsbeispiel durch eine Polysiliziumschicht und eine Aluminiumschicht gebildet, die durch eine Oxidschicht voneinander getrennt sind. Wie weiter unten noch genauer beschrieben werden wird, dienen diese Kondensatoren zusammen mit den Transistren 86, 87, 94 und 95 zur Entwicklung des Signals V - V /2 am Knotenpunkt 92.

Die erste Stufe des Vergleichers gemäß Fig. 2 weist Transistoren 97 und 98 auf, welche zwischen dem Potential V und Erde in Reihe geschaltet sind. Das Gate des Transistors 97 liegt am Potential V. Der Knotenpunkt 92 ist mit dem Gate dos Transistors 98 verbunden. Der Verbindungspunkt zwischen den Transistoren 97 und 98 ist über einen Transistor 99 mit dem Knotenpunkt 92 gekoppelt. Das Gate des Transistors ist mit einem Rampengenerator 81 verbunden. Transistoren und 102 liegen in Reihe zwischen einEr Leitung 31 (V-Potential) und Erde. Die zweite Stufe des Komparators nimmt am Gate üii3 Transistors 102 ein Eingangssignal auf. Der Ausgang dieser Stufe ist über einen Kondensator 104 kapazitiv an das Gate eines Transistors 107 angekoppelte Die Transistoren 106 und 107 (dritte Stufe des Komparators) liegen in Reihe

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zwischen der Leitung 31 und Erde. Der Verbindungspunkt zwischen diesen beiden Transistoren ist rr.it den Gate des Transistors 110 und über den Transistor 117 mit dem Gate des Transistors 107 gekoppelt. Dns Gate des Transistors 117 ist an den Rampengenerator 180 angeschaltet. Die vierte Stufe des Komparators weist Transistoren 109 und 110 auf, die ebenfalls in Reihe zwischen der Leitung 31 und Erde liegen. Der Verbindungspunkt zwischen diesen beiden Transistoren treibt eine Gegentakt-Ausgangsstufe.

Die Ausgangsstufe weist einen Transistor 112 des Verarmungstyps auf, der mit einem Transistor 113 zwischen der Leitung 31 und Erde in Reihe liegt. Ferner weist die Ausgangsstufe Transistoren 115 und 116 auf, die ebenfalls zwischen der" Leitung 31 und Erde liegen. Das Eingangssignal zu dieser Endstufe wird an die Gates der Transistoren 113 und 115 angelegt. Die Source-Zone und das Gate des Transistors sind mit dem Gate des Transistors 116 verbunden. Das Ausgangssignal des Komparators, das entweder eine binäre 1 oder eine binäre 0 ist, erscheint auf der Leitung 17.

Die Zeitgabeeinrichtung 80 entwickelt Signale auf den Leitungen 83 und 84,durch die das V_TN-Signal zum Knotenpunkt 91 und das V -Signal zu den Kondensatoren 89 und SO durchgekoppelt werden. Bei dem beschriebenen Ausführungsbeispiel wird das ^ignal auf die Leitung 84 einem bootstrap-Vorgang unterzogen, um das Signal auf der Leitung 10 dem über den Transistor 94 angekoppelten Versorgungspotential (V) anzugleichen. Die Zeitgabeeinrichtung 80 kann in herkömmlicher Weise ausgebildet sein.

Der Rampengenerator 81 erzeugt zwei getrennte Rampensignale 123 und 124. Das Rampensignal 123 wird an das Gate des Transistors 99 und das Rampensignal 124 an das Gate des Transistors 117 angelegt. Wie auf der Zeitachse 121 dargestellt ist, werden diese Rampensignale zeitlich versetzt erzeugt, wie weiter unten noch näher erläutert werden wird.

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.iteAl

Wie oben erwähnt und aus der Schaltung gemäß Fig. 3 erkennbar, wird das Versorgungspotential vosj dem Hilfs-Widerstandsnetawerk gemäß Fig. 3 durch zwei geteilt. Das analoge Eingangssignal (^νγ_Ν) wird in ähnlicher Weise von den Kondensatoren 89 und 90 halbiert. InL Betrieb macht die Zeitgabeeinrichfcunq bzw. der Taktgeber 80 zuerst die Transistoren und 95 leitend. Der Knotenpunkt 91 wird auf das V -Potential aufgeladen, während der Knotenpunkt 93 auf Erdpotential gelegt wird. Wegen der bootstrap-Behandlung des Signals auf der Leitung 84 kann der Knotenpunkt 91 auf das V_T -Potential der Leitung 31 aufgeladen werden, selbst wenn dieses Potential gleich V ist. Danach sinkt das Potential auf der Leitung 84 und sperrt die Transistoren 94 und 95, worauf ein Potential an die Leitung 83 angelegt wird, welches die Transistoren 06 und 07 leitend macht. Dadurch wird das V_n,^- Signal auf der Leitung 15 zu den Kondensatoren 89 und 90 durchgekoppelt. Die resultierende Spannungsänderung am Knotenpunkt 92 ist gleich V - ^v _IN/2, wenn der Kapazitätswert der Kondensatoren 89 und 90 gleich ist.

Wie oben erwähnt, werden die Kondensatoren 89 und 90 aus Schichten aus Polysilizium und Aluminium, getrennt durch eine Oxidschicht, hergestellt. Da es allgemein schwierig ist, eine gleichmäßige Schichtdicke herzustellen, wird eine Geometrie mit gemeinsamem Schwerpunkt bzw. Mittelpunkt für diese Kondensatoren verwendet, so daß die Oxiddickenschwankungen weniger wirksam sind (Fig. 4). Der Kondensator 89 weist zwei einander gegenüberliegende Polysilxziumteile 89a und 89b auf, welche durch eine Metalleitung 127 miteinander verbunden sind. Der Kondensator 90 weist die Polysilxziumteile 90a und 90b auf, welche durch eine Polysiliziumleitung 128 miteinander verbunden sind. Die obere Elektrode der Kondensatoren 89 und 90 wird durch eine Platte 125 gebildet, welche mit dem Knotenpunkt 92 verbunden ist. Eine kreuzförmige Öffnung 126 in der Platte 125 macht esnöglich, die Leitung 127 und deren Kontakte mit den Teilen 89a und 89b ohne Störung durch die Platte 125 auszubilden. Aufgrund

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der kreuzförmigen Öffnung 125 ändern auch leichte Fehlausrichtungen der Öffnung in Bezug auf die Teile 89a, 89b, 90a und 90b nicht die Gesamtfläche zwischen diesen Teilen und der Platte 125. Auch "Hilfs-"Kontakte 129 und 130 schaffen eine Kompensation für die zu den Knotenpunkten 92 und 93 führenden Kontakte.

Ein kapazitiver ADC mit sukzessiver, Annäherung, bei dem binär bewertete Kapazitäten verwendet werden, ist in einem Artikel mit der Bezeichnung "AIl-MOS Charge Redxstrxbution Analog—To-Digital Conversion Techniques-Part I" in IEEE Journal Solid State Circuits, Dezember 197 5, Seiten 371 - 379 von McCreary & Gray beschrieben.

Zu beachten ist, daß die Kondensatoren 89 und 90 ihre Ladung ausreichend lange erhalten, um die sukzessiven Annäherungen über die Logikschaltung 18 gemäß Fig. 1 beendigen zu können. D.h., sobald V_TN abgetastet worden ist, kann die V -Spannung auf der Leitung 15 mehrere Male geändert werden, ohne die Spannung' V_n erneut abtasten zu müssen.

Während der Zeitspanne, in der das V_TN-Potential zum Knotenpunkt 91 durchgekoppelt ist, sind die Transistoren 99 und 117 leitend und bilden einen Vorspannpunkt für die ersten vier Stufen des Komparators. Nach dem Aufbau dieses Vorspannpunkts und der Ankopplung des V_R„„-Signals an die Kondensatoren 89 und 90 tastet der Komparator die relative Polarität des V_REF-Signals irnVergleich zu V_JN/2 ab. Wenn das V „ -Signal positiver als V /2 ist, so wird eine binäre 1 auf die Leitung 17 gegeben. Wenn dagegen das V_RF„-Signal negativer als V_TN/2 ist, wird eine binäre 0 auf die Leitung 17 gegeben. Daher kann.der Komparator als Ein-Bit-Analog/Digital-Umsetzer angesehen werden.

Die ersten vier Stufen des Komparators sind identisch ausgebildet. Die Lasttransistoren, z.B. die Transistoren 97,

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101, 106 und 109 haben ein Z/L-Verhältnis von 10/20. Die Eingangstransistoren jeder dieser vier Stufen, insbesondere die Transistoren 98, 102, 107 und 110 haben ein Z/L-Verhältnis von 100/10. Das Z/L-Verhältnis der Transistoren 99 und 117 ist 10/6. Es ist erkennbar, daß zwei der Kondensatorstufen direkt bzw. galvanisch angekoppelt sind, während die beiden anderen Stufen Wechselstrom-gekoppelt sind.

Die Transistoren des Anreicherungstyps der ersten vier Stufen sind anfangs automatisch vorgespannt, da die Transistoren 99 und 117 leitend sind, wenn V_T abgetastet wird. Der Arbeitspunkt dieser Stufen liegt in einem linearen Bereich. Daher arbeiten diese vier Stufen als Wechsel stromverstärker und verstärken das Differenzsignal, das zum Knotenpunkt 92 durchgekoppelt wird. Die Gegentaktstufe mit den Transistoren 112, 113, 115 und 116 arbeitet in herkömmlicher V/eise und verstärkt das Ausgangssignal der vierten Stufe des Komparators und gibt außerdem ein Ausgangssignal auf die Leitung 17.

Ein dem Komparatorverstärker gemäß Fig. 2 und anderen Zerhackerverstärkern anhaftendes Problem ist die Verschiebung der Eingangsspannung, hervorgerufen durch die Analogschalter und durch Streukopplung der Schaltsignale in das Eingangssignal. Zwei Methoden werden bei dem Komparator gemäß Fig. 2 verwendet, um diese Verschiebung wesentlich zu verringern.

Nach der ersten Methode wird die Verschiebung dadurch wesentlich reduziert, daß die Transistoren 99 und 117 nacheinander entaktiviert werden. Zuerst wird der Transistor 99 gesperrt und danach der Transistor 117, wie durch die Kurven 123 und 124 im Rampengeneratorblock 81 gezeigt ist. Die von den analogen Schaltern gemäß Fig. 2 hervorgerufene Kopplungsverschiebung wird von dem nachfolgenden Kondensator absorbiert und beseitigt. Auf diese Weise wird trotz

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Verstärkung in jeder Stufe der Verschiebungsfehler am Eingangssignal nur in einer einzigen Sttife, nicht aber in allen Stufen verstärkt. In diesem Zusammenhang wird auf den Artikel "Low-Level MOS Transistor Amplifier Using Storage Techniques" in IEEE International Solidstate Circuits Conference Digest Technical Papers, Februar 1973, Seiten 152 - 153 hingewiesen.

Die zweite, zur Verringerung der Verschiebespannung verwendete Methode besteht darin, daß die Transistoren 99 und 117 mit den in Fig. 2 dargestellten Rampensignalen 123 und 124 gesperrt werden. Diese Rampensignale haben eine Abklingzeit von angenähert einer Mikrosekunde bei dem beschriebenen Ausführungsbeispiel. Wenn diese Schalter abgeschaltet werden, wird eine Verschiebespannung zwischen dem Eingang und dem Ausgang der Stufen hervorgerufen. Durch langsames Ausschalten dieser Schalter hat das Schaltelement genügend Zeit, um Strom zur Egalisierung der auf ihm anstehenden Spannung durchzulassen. In der Praxis ergibt sich dadurch weniger als eine zwei-Millivolt-Verschiebung.

Der DAC gemäß Fig. 3 wird zusammen mit dem Komparator gemäß Fig.2 in dem ADC gemäß Fig. 1 verwendet. Zu beachten ist, daß mit Hilfe des Widerstandsnetzwerks, wie es in dem DAC gemäß Fig. 3 verwendet wird, das analoge Ausgangssignal dieses Meßwerts monoton ist. Dies gewährleistet, daß keine Codes in dem.ADC verlorengehen. In vielen Anwendungsfällen ist diese Eigenschaft wesentlicher als die absolute Genauigkeit.

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Claims

PATENTANWÄLTE ZENZ & HELBER · O 4300 ESSEN 1 · AN,'. RUXRSTEIN 1 ■ TEL.: (O2O1) 4126 87 Seite --Γ- I 182

Patentansprüche

(ly MOS-Analog/Digital-Umsetzer, der mit einer einzigen Versorgungsspannung betreibbar ist, gek ennzeichnet durch

eine ein analoges Eingangssignal (V_x-J durch einen -.vorgegebenen Divisor teilende Eingangsschaltung (12),

einen Digital/Analog-Umsetzer (14) mit einer die Versorgjngsspannung (V) aufnehmenden und um einen vorgegebenen Faktor reduzierenden Einrichtung (34, 35, 36, 37),

einen Komparator (16) der eingangsseitig mit den Ausgängen des Digital/Analog-Umsetzers (14) und der Eingangsschaltung (12) verbunden ist und ein aus dem Vergleich der Ausgangssignale des Digital/Analog-Umsetzers und der Eingangsschaltung gewonnenes Vergleichssignal erzeugt, und

eine den Digital/Analog-Umsetzer (14) in Abhängigkeit von dem Komparator-Ausgangssignal steuernde Logikschaltung (18), die eingangsseitig mit dem Komparator (16) und aus— gangsseitig mit dem Digital/Analog-Umsetzer (14) verbunden ist, wobei die Anordnung so getroffen ist, daß ein der Amplitude der. Versorgungsspannung angenähertes Analogsignal von dem Analog/Digital-Umsetzer in ein Digitalsignal umsetzbar ist.
2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangsschaltung (12) so ausgebildet ist, daß sie das analoge

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Z/bu

Eingangssignal (V-.,.) kapazitiv durch zwei teilt. 2836948
3. Umsetzer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Digital/Analog-Umsetzer (14) ein gefaltetes erstes Widerstandsnetzwerk (20, 21, 22, 23) mit mehreren Widerstandsketten und eine Vielzahl von mit dem Widerstandsnetzwerk gekoppelten Schaltern,(45 „.. 48, 52 ... 58) zur Auswahl von Abgriffen entlang den Widerstandsketten (20, 21, 22, 23) aufweist.
4. Umsetzer nach Anspruch 3, dadurch gekennzeichnet, daß der Digital/Analog-Umsetzer (14) ein zweites Widerstandsnetzwerk mit mehreren Widerstandsketten (34, 35, 36, 37) aufweist, die mit den Widerstandsketten (20, 21, 22, 23)' des ersten Widerstandsnetzwerks verschachtelt angeordnet sind und die Versorgungsspannung (V) um den vorgegebenen Faktor reduzieren.
5. Umsetzer nach Anspruch 4, dadurch gekennzeichnet, daß der vorgegebene Faktor 2 ist.
6. Umsetzer nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Komparator (16) mehrere unterein= ander identische Stufen (97, 98; 101, 102; 106, 107; 109, 110) aufweist.
7. Umsetzer nach Anspruch 6, dadurch gekennzeichnet, daß jede der Stufen derart vorgespannt ist, daß sie in einem im wesentlichen linearen Bereich betrieben wird«
8. Umsetzer nach Anspruch 7, dadurch gekennzeichnet, daß zum Vorspannen der Stufen deren Eingänge und Ausgänge über einen Schalter(99·, 117) selektiv koppelbar sind.
9. Umsetzer nach Anspruch 8, dadurch gekennzeichnet, daß der Schalter (99, 117) durch ein Rampensignal (123, 124) entaktivierbar ist.

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10· Umsetzer nach Anspruch 9, dadurch gekennzeichnet, daß ein'Rampengenerator (81) zum sequentiellen Entaktivieren der Schalter (99, 116) vorgesehen■ist.
11. MOS-Analog/Digital-Umsetzer, gekennzeichnet durch

einen Digital/Analog-Umsetzer (14), der ein erstes Widerstandsnetzwerk mit mehreren, parallel angeordneten ersten Widerstandsketten (20, 21, 22, 23) zur Erzeugung eines Bezugssignals (^v _REp) und ein mit dem ersten Widerstandsnetzwerk gekoppeltes zweites Widerstandsnetzwerk mit mehrerer zweiten Widerstandsketten (34, 35, 36, 37) aufweist, wobei die ersten und zweiten Widerstandsketten verschachtelt angeordnet sind,

einen Komparator (16), an dessen Eingängen ein analoges Eingangssignal und das Bezugssignal anstehen, und

eine den Digital/Analog-Umsetzer (14) steuernde Logikschaltung (18), die mit dem Digital/Analog-Umsetzer (14) und dem Komparator (16) verbunden ist.
12. Umsetzer nach Anspruch 11, dadurch gekennzeichnet, daß dem Kömparator (16) eine das analoge Eingangssignal aufnehmende und dieses kapazitiv halbierende Eingangsschaltung (12) vorgeschaltet ist.

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