JPH025333B2 - - Google Patents

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JPH025333B2
JPH025333B2 JP55165945A JP16594580A JPH025333B2 JP H025333 B2 JPH025333 B2 JP H025333B2 JP 55165945 A JP55165945 A JP 55165945A JP 16594580 A JP16594580 A JP 16594580A JP H025333 B2 JPH025333 B2 JP H025333B2
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JP
Japan
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capacitance
plate
amplifier
filter
mos
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JP55165945A
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Inventor
Ryuuku Berujei Jan
Rui Kuteyuuru Jan
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Thales SA
Original Assignee
Thomson CSF SA
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Publication date
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Publication of JPH025333B2 publication Critical patent/JPH025333B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H15/00—Transversal filters
    • H03H15/02—Transversal filters using analogue shift registers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Networks Using Active Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［本発明の背景］ 本発明は、スイツチトキヤパシテイフイルタに
関する。
スイツチトキヤパシテイフイルタは、特にアメ
リアの雑誌（IEEE Journal of Solid−State
Circuits、Vol.SC−12、No.６、Dec.1977、
pages592to608）の２つの論文で知られている。
スイツチトキヤパシテイフイルタは一般に、抵
抗器ならびにキヤパシテイのネツトワークと組み
合わされた増幅器を含み、各抵抗器は、直列接続
された２つのMOSスイツチと、これらのスイツ
チの共通点と基準電圧との間のキヤパシテイとに
よつて形成される。
［本発明の要約］ 本発明は、キヤパシテイがMOS技術によつて
形成され、MOSスイツチが、両側のMOSキヤパ
シテイにまたがり、これらのキヤパシテイから、
酸化物層によつて隔離されたグリツドによつて形
成されているスイツチトキヤパシテイフイルタに
関する。
各MOSキヤパシテイの１つプレートは、上に
このキヤパシテイが集積される半導体基板によつ
て形成されると共に、基板によつて形成されたプ
レートが周期的に接続される２つのMOSキヤパ
シテイ間の接続は、フイルタ回路にしたがい、こ
れらの２つのキヤパシテイが集積された半導体基
板内のチヤージ転送によつてなされ、これらの２
つのキヤパシテイの下に同一の表面電位が確立さ
れる。
各MOSキヤパシテイの他のプレートは、基板
に対して外部にある金属プレートで、フイルタ回
路との接続点により、フイルタの入力電圧Ｅか、
あるいは基準となるDC電圧VGかのいずれかを受
け入れる。回路中では外部プレートが、周期的ま
たは恒常的に、ならびに直接的、または増幅器を
通して他のキヤパシテイの基板により形成された
プレートに接続される場合には、この外部プレー
トは読み出し再注入装置を通してこの他のキヤパ
シテイの下の表面電位を受け入れる。
本発明は、電気回路が普通のものであり、増幅
器と組み合わされた抵抗器とキヤパシテイを備え
るのみのフイルタを、上述したスイツチトキヤパ
シテイフイルタに変換することを可能とする。そ
こで、任意の次数のスイツチトキヤパシテイフイ
ルタは、１次ならびに２次のフイルタを直列に配
設することによつて得られる。
本発明のスイツチトキヤパシテイフイルタは、
特に公知のスイツチトキヤパシテイフイルタに対
して、増幅器と組み合わされたネツトワークのキ
ヤパシテイにいかなる寄生キヤパシテイも含まな
いという利点を提供する。この結果、ネツトワー
クのキヤパシテイに低い値が使用され得ると共
に、これらのコストが低減され、小形化が促進さ
れる。
本発明の他の目的、特徴ならびに効果は、限定
されない実施例と添付図面により説明される次の
記載から明らかなになろう。
なお、それぞれの図面では、同じ参照符号が同
じ部分をあらわしているが、しかし簡単明瞭とす
るため異なる部分のサイズならびに形状には留意
されていない。
［望ましい実施例の説明］ 第１図は、２次のハイパスフイルタの回路図を
示す。
このフイルタは、利得Ｇをもつ増幅器１の入力
に直列な２つのキヤパシテイC1，C2で形成され
る。抵抗器R1は、増幅器の入力と接地との間に
接続され、一方、もうひとつの抵抗器R2は、増
幅器の出力をキヤパシテイC1とC2との間の共通
点に接続することによつて、フイルタのループを
確立している。
我々は、Ｅをフイルタの入力電圧と呼び、VS
をその出力電圧と呼ぶ。
第２図は、第１図のフイルタに対応するスイツ
チトキヤパシテイフイルタの回路図を示す。
第１図のフイルタの抵抗器R1，R2は、それぞ
れ、直列に配置されて制御信号φAまたはφBを受
信する２つのMOSスイツチI1，I2またはI3，I4と、
各２つのスイツチの共通点と接地との間のキヤパ
シテイC3またはC4とによつて形成される。
第２図において、若干の点記号によつて示され
ているキヤパシテイC1からC4までのプレートは、
もし、これらが本発明によるスイツチトキヤパシ
テイフイルタの場合には半導体基板によつて形成
される。本発明のフイルタの場合、基板によつて
形成されるのは、電気回路にしたがい、キヤパシ
テイC1の入力電圧Ｅを受け入れるプレートでな
い方のプレートと、キヤパシテイC3ならびにC4
の接地に接続されるプレートでない方のプレート
と、キヤパシテイC2の増幅器１に接続されるプ
レートとである。
第３図は、第１図、第２図のフイルタに対応す
る本発明のスイツチトキヤパシテイフイルタの一
実施例を示す。
フイルタのキヤパシテイは、MOS技術によつ
て形成される。すなわち、これらは、一般にシリ
コンである半導体の基板２から酸化物層によつて
隔離されている（この層は、簡単明瞭とするため
図示されていない）金属の電極によつて形成され
る。各MOSキヤパシテイのプレートの片方は基
板によつて形成され、この上にMOSキヤパシテ
イが集積される。
フイルタのMOSスイツチは、両側のMOSキヤ
パシテイにまたがるグリツドによつて形成され、
グリツドはMOSキヤパシテイから付加された酸
化物層によつて隔離されている（この層は、簡単
明瞭とするため図示されていない）。
高い電位が、これらのスイツチのひとつに供給
されると、チヤージ転送の接続が、このスイツチ
に隣る２つのキヤパシテイの間に行なわれ、同一
の表面電位が最終的にこれらの２つのキヤパシテ
イの下に確立される。
我々は、同じ半導体の基板２上に、信号φBに
よつて制御されるスイツチI3で分離されたキヤパ
シテイC4とC1が、矢印で示されるチヤージ転送
の方向にしたがい、順に集積されているのがわか
る。
第２図の回路において、キヤパシテイC1とC4
の基板によつて形成されたプレートが、φBによ
つて制御されるMOSスイツチI3により、周期的
に接続される。これらのキヤパシテイは、同じ半
導体の基板上に集積されており、これらの間の接
続は、I3を介して基板内のチヤージ転送により行
われる。キヤパシテイC4の他のプレートは、第
２図の回路にしたがつて接地されるから、それは
基準用に取られたDC電圧VGを受け入れる。キヤ
パシテイC1の他のプレートは、第２図に示され
るようにフイルタの入力電圧Ｅを受け入れる。基
板によつて形成されたプレートが第２図のφBで
制御されるスイツチI1によつて周期的に接続され
るキヤパシテイC2とC3は、キヤパシテイC4とC1
を載せているものと同じ半導体の基板２上に集積
されているが、しかし、C4とC1をのせている基
板の領域からは絶縁されている。
第２図で、接地されたC3の他のプレートは、
電圧VGを受け入れる。
第２図の回路によりC1の基板によつて形成さ
れたプレートに接続されるC2の他のプレートは、
読み出し再注入装置を介してC1の下の表面電位
を受け入れる。
第３図の場合、読み出し再注入装置は電圧フオ
ロワ段によつて形成され、この入力は、C1の下
の基板に拡散されたダイオードD1に接続され、
その出力はC2の外部プレートに接続される。
電圧フオロワ段は第３図に示されるように２つ
のMOSトランジスタ、すなわち、供給電圧VDと
接地との間に直列にあるエンハンスメント形トラ
ンジスタT1とデプレツシヨン形トランジスタT2
によつて形成され、入力はVDに接続されたT1の
グリツドに対してなされ、出力はT1とT2に共通
な電極上で行われ、他方、T2のグリツドは、接
地に接続される。
第２図において明らかなことは、キヤパシテイ
C2の基板によつて形成されたプレートが、利得
増幅器Ｇならびに、信号φAによつてで制御され
るスイツチI4を介して、キヤパシテイC4の基板に
よつて形成されたプレートに接続される。
第３図の場合には、それが、C2の下方に注入
されたダイオードD2、および増幅器１の入力に
接続された電圧フオロワ段によつて形成されたチ
ヤージ注入兼読み出し装置によつて、達成され
る。増幅器の出力は、C4とC1との基板と同じ基
板内で、φAによつて制御されるスイツチI4により
分離されているC4のチヤージ転送方向上流に拡
散されたチヤージ注入ダイオードD4に接続され
る。
この電圧フオロワ段は通例、増幅器１に含ま
れ、第３図ではこのアンプのみが示される。
第２図で明らかなことは、C3の基板によつて
形成されたプレートは、φAで制御されるスイツ
チI2を介して、接地に周期的に接続される。
第３図の場合には、それが、C3のあとの同じ
基板上に、φAによつて制御されるスイツチI2と基
準電位Vrefに恒常的に接続されるダイオードD3
とを配設することによつて達成され、この基準電
位がフイルタの接地とされる。
ここで今、第３図に示された本発明のフイルタ
の転送機能を述べる。
まず最初、このフイルタのMOSスイツチに与
えられるクロツク信号φA，φBが、第７ａ，７ｂ
図に示されていることに注目したい。信号φA，
φBは、周期がＴで、ロウレベルとハイレベルと
の間に実質的に矩形波として変化する。さらに、
φAおよびφBは、同時にはハイレベルとはならな
い。tAをφAがハイレベルであるときの時間とし、
tBをφBがハイレベルであるときの時間とする。
φBがハイレベルである時間tBと前回φBがハイレ
ベルであつた時間（tB−Ｔ）との間では、MOS
スイツチI3がオフとされてC1とC4の間は断絶して
いるのでC1上の入力電圧Ｅは同じレベルに維持
され、時間tBでMOSスイツチI3がオンとされてC1
がC4に接続されると、このC1上の入力電圧Ｅは
変化する。時間tAでφAはハイレベルであり、φBは
ロウレベルである。このとき、時間tB−Ｔ以降の
入力電圧ＥによりC1を介してエンハンスメント
形トランジスタT1がオンとされているので、供
給電圧VDによりチヤージされるキヤパシテイC2
下の表面電位はφS2（tB−Ｔ）であり、増幅器１を
介してダイオードD4にＧ・φS2（tB−Ｔ）の電位が
注入される。そこで、MOSスイツチI4がオン状
態にあるため、C4の下の表面電位は次のように
記載される。
φS4（tA）＝Ｇ・φS2（tB−Ｔ） また、MOSスイツチI2がφAによりオンされる
ので、C3はダイオードD3に接続まれ、時間tAに
おけるC3の下の表面電位は次のように記載され
る。
φS3（tA＝Vref 時間tAとtBの間で、一方ではC4およびC1の、他
方ではC2およびC3のチヤージの全量の保存は、
つぎの様に記載される。
C4［VG−GφS2（tB−Ｔ）］＋C1［Ｅ（tB−Ｔ）−φS1
（tB−Ｔ）］ ＝C4［VG−φS1（tB）］＋C1［Ｅ（tB）−φS1（tB）
］、 C2［φS1（tB−Ｔ）−φS2（tB−Ｔ）］＋C3（VG−Vref
） ＝C2［φS1（tB）−φS2（tB）］＋C3（VG−φS2（tB
）］ Ｚ平面に移行して、これらの２つの関係式から
φS1を消去すると、次式を得る。
VS／Ｅ＝GφS2／Ｅ＝（Z-1−１）2／AZ-2−BZ-
1＋Ｃ ここでＡ、ＢおよびＣは定数で、ＧおよびC1，
C2，C3，C4の関数としてあらわされる。
これから明らかなように、得られたＺ面におけ
る伝達関数はハイパスフイルタのそれである。
第４図はサレン・キー（Sallen−key）型の第
１図に示されたものとは対である２次ロウパスフ
イルタの電気回路をしめす。
このフイルタは利得Ｇをもつ増幅器１の入力に
直列に、２つの抵抗器R3およびR4を含む。キヤ
パシテイC5は増幅器の入力と接地との間に接続
されている。最後に、増幅器の入力とR3および
R4間の共通点との間のキヤパシテイC6は、フイ
ルタのループを確立する。
第５図は、第４図の回路に対応するスイツチト
キヤパシテイフイルタの回路を示す。
抵抗器R3およびR4は、それぞれ、直列に配置
された２つのスイツチI5，I6またはI7，I8と各２
つのスイツチの共通点と接地との間のキヤパシテ
イC7またはC8とによつて形成される。
そこに若干個の点の記号で示されているのは
C5，C7，C8のプレートで、これらは電気回路に
よると接地に接続されるプレートではないプレー
トであり、本発明の場合であれば半導体基板によ
つて形成される。同様に、点の記号で示されてい
るのはC6の増幅器の出力に接続されるもの以外
のプレートであつて、本発明の場合ならば半導体
基板によつて形成される。
第６図は本発明による他の実施例を示し、第４
図は、第５図のフイルタに対応するスイツチトキ
ヤパシテイフイルタを示す。
同じ基板上で、矢印で示されるチヤージ転送方
向に、キヤパシテイC7，C6，C8，C5ならびに読
み出しキヤパシテイCLが配列されている。これ
らのキヤパシテイのそれぞれは、I6，I7，I8，I9
によつて、隣りのものから分離されている。
スイツチI7はφAによつて制御され、スイツチ
I6，I8はφBによつて制御され、最後に、スイツチ
I9は信号φLによつて制御される。
キヤパシテイC7およびC8の外部プレートはVG
に直接接続されている。C5の外部プレートは、
信号φBによつて制御されるMOSトランジスタT3
を通り、VGに周期的に接続される。
入力電圧Ｅは、C7の上流で拡散されたダイオ
ードD5に供給され、C7はダイオードD5からVGに
接続されたキヤパシテイ、ならびにφAによつて
制御されるスイツチI5によつて分離されている。
第５図の回路において、C5の基板によつて形
成されたプレートは、増幅器を通つてC6の外部
プレートに接続される。これは第６図でC5と増
幅器との間に接続された再注入読み出し装置によ
つて達成され、増幅器の出力は、C6の外部プレ
ートに接続される。
第６図に示される再注入読み出し装置は、 C5からφLによつて制御されるスイツチI9によつ
て分離された読み出しキヤパシテイCLと、 C5の外部プレートと接地との間に接続され、
φLによつて制御されるMOSトランジスタT4と、 信号φPによつて制御されるMOSトランジスタ
TLにより形成され、CLの外部プレートと点Ａの
増幅器の入力点との間に接続された制御段と、 点Ａにさらに接続された、さらに接地にも接続
されているキヤパシテイCA、ならびに、信号φC
によつて制御され、供給電圧VDに接続されてい
るトランジスタT6と、 最後に、φBによつて制御され、CLの外部プレ
ートと接地との間に接続されたトランジスタT5
とを有している。
第７ｃ、第７ｄおよび第７ｅ図には、φAおよ
びφBのあとに、クロツク信号φC，φLおよびφPが
示される。これらの信号は、φAおよびφBのよう
に周期Ｔを有し、ロウレベルとハイレベルとの間
に実質的に矩形波として変化する。
信号φA，φB，φCおよびφLは、同時にハイレベ
ルには決してならない。時間の順に、φA，φC，
φLがハイレベルとなり、それからφB、それから
再びφA，φC…がハイレベルとなる。
信号φPは、φCがハイレベルに移行するときか
らφLがロウレベルに移行するときまで、ハイレ
ベルである。
最後に、φCおよびφLがハイレベルであるとき
をtCおよびtLとする。
ここで再注入読み出し装置の動作について説明
する。
時間tCで、φCならびにφPは、ハイレベルであ
る。トランジスタT6が導通し、キヤパシテイCA
をレベルVAO＝VDにまでチヤージする結果、グリ
ツドにφPを受け入れるトランジスタTLがバイア
スされて飽和する。そこで、読み出しキヤパシテ
イCLはTLから外部プレートにVφP−VTLに等しい
電圧を受け入れる。ここでVφPは信号φPのハイレ
ベルをあらわし、VTLはTLのしきい値電圧をあら
わす。
時間tLでは、φLならびにφPが、ハイレベルであ
る。トランジスタT4は導通してCSの外部プレー
トを接地に接続する。C5の下の反転チヤージは、
導通しているスイツチI9を通つてCLの下に転送さ
れる。
CLの外部プレートは、なお飽和しているTLに
よつて定電位に維持され、このことがキヤパシテ
イCAを放電させ、点Ａの電位を変化させる。し
たがつて、時間tLの点Ａの電位は、次式のように
記載される。
VA（tL）＝VAO−Q5（tB−Ｔ）／CA ここでQ5（ｔ−Ｔ）は、時間tLにCLの下の空間
チヤージが、時間（tB−Ｔ）でC5の下に存在する
ものとは大きく異ならないという近似を用いるこ
とにより、前回サイクルの終りでC5の下に存在
するチヤージをあらわす。これは、第６図の場合
のように、特に、C5＝CLである場合に正当化さ
れる。
キヤパシテイCLの下で読まれるチヤージの転
送の間のCLの外部プレートの定電位の維持は、
点ＡでCLの表面電位を読むことを可能にし、そ
してC5の下についても読み出される。
フイルタの適切な動作を確実にするため、増幅
器１は、連続レベルのトランスレータ段を含まな
ければならず、 VS（tL）＝VG−Q5（tB−Ｔ）／CA となる。
事実、時間tAで、共通表面の電位がC6とC8との
間で確立される。この共通表面電位の確立を可能
にするため、読み出し信号がないときのC6に供
給される電圧がC8に供給される電圧、すなわち
基準電圧VGと同じであることが望ましい。
時間tBで、φBはハイレベルであり、トランジス
タT5は、CLの外部プレートを接地に接続し、こ
れが、時間tLにC5の下で読まれたチヤージの戻り
を引き起こす。
フイルタのキヤパシテイ上の種々の時間のチヤ
ージ保持値を求めることにより、Ｚ面で、次式の
ようなフイルタの伝達関数を得る。
VS（Ｚ）／Ｅ（Ｚ）＝Ｇ・Z(-2+〓)／AZ-3＋BZ-2−CZ
-1＋Ｄ ここでＡ、Ｂ、Ｃ、ＤおよびＧは定数で、これ
らは、C5，C6，C7およびC8の値の関数としてあ
らわされ、また、β＝tB−tLである。
得られるフイルタは、２次のフイルタのものと
似た低周波応答のものである。ナイキスト周波数
では実極が存在するが、しかしそれは、低周波動
作を妨げない。
第８図は、本発明によるもうひとつの実施例を
示し、これは第１図および第２図のフイルタに対
応するスイツチトキヤパシテイフイルタである。
第８図は第３図とは使用される再注入読み出し
装置のみが異なる。第８図に使用される装置は、
ロウパスフイルタ用の第６図に使われたものと同
じものである。
かくして、C1およびC2の下の表面電位は、φL
を受けるスイツチI10およびI11により分離されて
いる2L1およびCL2の下のチヤージの転送により読
まれる。第６図の場合のように、読み出し用キヤ
パシテイCL1およびCL2の下のチヤージの転送は、
C1およびC2の外部プレートと接地との間に接続
され、φLによつて制御されるMOSトランジスタ
によつて行われる。また、C1およびC2のチヤー
ジの戻りは、CL1ならびにCL2の外部プレートと接
地との間に接続され、φBによつて制御される
MOSトランジスタによつて行われる。これらの
トランジスタは、第８図に図示されていない。
同様に第４図および第５図に対応するスイツチ
トキヤパシテイフイルタの構成に、第３図の再注
入読み出し装置を使用することができる。
最後に、第１図および第４図の回路は、回路例
としてのみ示されていることであり、そして、本
発明は、電気回路が普通のものであり、増幅器と
組み合わされた抵抗器とキヤパシテイを備えるの
みであるフイルタに応用可能であることが容易に
理解されよう。
【図面の簡単な説明】
第１図は２次のハイパスフイルタを示す電気回
路図、第２図は、第１図のフイルタに対応するス
イツチトキヤパシテイフイルタを示す回路図、第
３図は、第１図および第２図のフイルタに対応す
る本発明のスイツチトキヤパシテイフイルタの一
実施例を示す構成図、第４図は、２次のロウパス
フイルタを示す電気回路図、第５図は、４図のフ
イルタに対応するスイツチトキヤパシテイフイル
タを示す回路図、第６図は、第４図および第５図
のフイルタに対応する本発明のスイツチトキヤパ
シテイフイルタの他の実施例を示す構成図、第７
図ａないしｅは、本発明のフイルタに与えられ得
る信号の位相ダイアグラム、第８図は、第１図お
よび第２図のフイルタに対応する本発明のスイツ
チトキヤパシテイフイルタのさらに他の実施例を
示す構成図である。 １……増幅器、２……半導体基板、Ｅ……（フ
イルタの）入力電圧、VS……（フイルタの）出
力電圧、C1，C2，C3，C4……キヤパシテイ、D1，
D2，D3，D4……ダイオード、I1，I2，I3，I4……
スイツチ、VG……（DC）電圧、VD……供給電
圧、φA，φB……信号、T1，T2，T3，T4，T5，
T6，TL，TL1，TL2，TG1，TG2… ……トランジ
スタ、Vref……基準電圧。

Claims (1)

  1. 【特許請求の範囲】 １ 抵抗およびキヤパシテイよるなる回路と組み
    合わされた増幅器よりなり、該各抵抗が、直列接
    続され、かつ、共通点と接地との間にキヤパシテ
    イを伴う２個のMOSスイツチにより形成されて
    いるスイツチトキヤパシテイフイルタであつて、 前記各キヤパシテイはMOS技術により形成さ
    れ、前記MOSスイツチはMOSキヤパシテイに隣
    接する制御電極により形成され、かつ、MOSキ
    ヤパシテイから酸化物層により隔離されており、 各キヤパシテイの一方のプレートは各キヤパシ
    テイが集積されている半導体基板により形成さ
    れ、他方のプレートは酸化物絶縁層を介して前記
    半導体基板のプレートと対向する金属プレートよ
    り形成されており、半導体基板により一方のプレ
    ートが形成されている２個のキヤパシテイは、そ
    れらが集積されている半導体基板内のチヤージ転
    送により周期的に接続されて、それらの下に同一
    の表面電位が確立され、 各キヤパシテイのうち少なくとも１個のキヤパ
    シテイの、基板に対して外部になる他方のプレー
    トはフイルタ入力電圧を入力し、各キヤパシテイ
    のうち少なくとももう１個のキヤパシテイの、基
    板に対して外部になる他方のプレートは基準とさ
    れるDC電位を入力するスイツチトキヤパシテイ
    フイルタ。 ２ 続み出しキヤパシテイと称されるキヤパシテ
    イの一つの外部のプレートと他の一つのキヤパシ
    テイの基板により形成されたプレートとの間に、
    該他のキヤパシテイ下の表面電位を読み出すため
    の再注入読み出し装置を有する特許請求の範囲第
    １項に記載のフイルタ。 ３ 前記再注入読み出し装置が、入力がキヤパシ
    テイの集積されている半導体基板内に形成された
    ダイオードに接続され、出力が他の一つのキヤパ
    シテイの外部プレートに接続された電圧フオロワ
    段により形成されている特許請求の範囲第２項に
    記載のフイルタ。 ４ 前記電圧フオロワ段が、電源電圧と接地間に
    直列接続された、一つはエンハンスメント形で他
    方の一つはデプレツシヨン形であり、ともに制御
    電極を有する２個のMOSトランジスタにより形
    成され、電圧フオロワ段の入力は電源電圧に接続
    されたエンハンスメント形MOSトランジスタの
    制御電極に対してなされ、電圧フオロワ段の出力
    は２個のトランジスタの共通接続された電極より
    行なわれ、これに対して接地に接続されているデ
    プレツシヨン形MOSトランジスタの制御電極も
    接地に接続されている特許請求の範囲第３項に記
    載のフイルタ。 ５ 表面電位が読み出されるキヤパシテイの次に
    基板上に集積されたMOS読み出しキヤパシテイ
    と、 該両キヤパシテイ間の接続を確保するMOSス
    イツチと、 読み出されるキヤパシテイの外部プレートと接
    地との間に接続され、MOSスイツチが読み出さ
    れるキヤパシテイから読み出しキヤパシテイへの
    チヤージ転送を可能とする間、イネーブルとされ
    るMOSトランジスタと、 読み出しキヤパシテイの外部プレートに接続さ
    れて、このキヤパシテイ下のチヤージの転送の
    間、読み出しキヤパシテイの外部プレート上の定
    電位の維持を確保し、かつ直接にまたは前記増幅
    器を介して他の一つのキヤパシテイの外部プレー
    トに接続されている段とよりなる再注入読み出し
    装置を有する特許請求の範囲第１項に記載のフイ
    ルタ。 ６ 前記段が 続み出しキヤパシテイの外部プレートと所定の
    点との間に接続されて飽和領域で作動するMOS
    トランジスタと、 周期的に、読み出しキヤパシテイ下のチヤージ
    の到達前に充電され、読み出しキヤパシテイ下の
    チヤージの到達により放電される、前記点と接地
    の間のキヤパシテイとより形成された特許請求の
    範囲第５項に記載のフイルタ。 ７ 読み出しキヤパシテイの外部プレートと接地
    との間に接続されたMOSトランジスタが、読み
    出しキヤパシテイから、読み出されるキヤパシテ
    イへのチヤージの戻りを周期的に確保し、前記点
    と電源電圧の間に接続されたMOSトランジスタ
    が、該点に接続されたキヤパシテイ充電を周期的
    に確保する特許請求の範囲第６項に記載のフイル
    タ。 ８ 連続レベルの転換段が前記点に接続され、該
    転換段は該点で得られた信号の連続レベルを、読
    み出しキヤパシテイ下のチヤージの到達前におけ
    る該点に接続されたキヤパシテイの端子電圧であ
    るVAOから、基準としてとられたDC電圧である
    VGに転換する特許請求の範囲第７項に記載のフ
    イルタ。 ９ 電気回路が、増幅器の入力部と直列の２個の
    キヤパシテイC1およびC2と、増幅器の入力部と
    接地との間の抵抗器と、増幅器の出力部とキヤパ
    シテイC1およびC2の共通点との間の、２個のス
    イツチとキヤパシテイC4とから形成されたルー
    プ抵抗器よりなり、キヤパシテイC1の基板によ
    り形成されたプレートがこの電気回路ではキヤパ
    シテイC2の外部プレートに接続され、再注入読
    み出し装置がC1の基板により形成されたプレー
    トとC2の外部プレートとの間に接続された特許
    請求の範囲第２項に記載のフイルタ。 １０ C2の基板により形成されたプレートがこ
    の電気回路では増幅器とスイツチを介してC4の
    基板により形成されたプレートに接続され、再注
    入読み出し装置がキヤパシテイC2の基板により
    形成されたプレートと、同一の基板内でスイツチ
    により分離されているキヤパシテイC4のチヤー
    ジ転送方向の上流側に集積されたチヤージ注入ダ
    イオードに接続されている増幅器との間に接続さ
    れた特許請求の範囲第９項に記載のフイルタ。 １１ 電気回路が、増幅器の入力部と直列の２個
    の抵抗器と、増幅器の入力部と接地との間のキヤ
    パシテイC5と、増幅器の出力部と２個の抵抗器
    の共通点の間のループキヤパシテイC6とから形
    成され、キヤパシテイC5の基板より形成された
    プレートがこの電気回路では増幅器を介してキヤ
    パシテイC6の外部プレートに接続され、再注入
    および読み出し装置がC5の基板により形成され
    たプレートとキヤパシテイC6の外部プレートに
    接続された増幅器の入力部との間に接続されてい
    る特許請求の範囲第８項に記載のフイルタ。
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