JPS5947351B2 - スイツチドキヤパシタ積分回路 - Google Patents
スイツチドキヤパシタ積分回路Info
- Publication number
- JPS5947351B2 JPS5947351B2 JP11526078A JP11526078A JPS5947351B2 JP S5947351 B2 JPS5947351 B2 JP S5947351B2 JP 11526078 A JP11526078 A JP 11526078A JP 11526078 A JP11526078 A JP 11526078A JP S5947351 B2 JPS5947351 B2 JP S5947351B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- switch
- capacitors
- fixed contact
- switched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は、スイッチドキャパシタ積分回路に関し、特に
、犬なる積分時定数を有していても、半導体基板上に、
モノリシックに小型密実に構成することが出来る新規な
スイッチドキャパシタ積分回路を提案せんとするもので
ある。
、犬なる積分時定数を有していても、半導体基板上に、
モノリシックに小型密実に構成することが出来る新規な
スイッチドキャパシタ積分回路を提案せんとするもので
ある。
従来、第１図を伴なって次に述べる構成のスイッチドキ
ャパシタ積分回路が提案されている。
ャパシタ積分回路が提案されている。
すなわち、一端を接地しているキャパシタＣ１と積分回
路Ｍとを有する。
路Ｍとを有する。
この積分回路Ｍは、反転入力端Ｓ、正転入力端を及び出
力端Ｕを有し、且つ犬なる利得を有する反転演算増幅器
Ａを有し、その反転入力端Ｓ及び出力端Ｕ間に、積分用
のキャパシタＣ２が接続され、又、正転入力端ｔが接地
され、そして、出力端Ｕから信号出力端子Ｔ２が導出さ
れている構成を有する。
力端Ｕを有し、且つ犬なる利得を有する反転演算増幅器
Ａを有し、その反転入力端Ｓ及び出力端Ｕ間に、積分用
のキャパシタＣ２が接続され、又、正転入力端ｔが接地
され、そして、出力端Ｕから信号出力端子Ｔ２が導出さ
れている構成を有する。
しかして、キャパシタＣ１が、２つの固定接点Ｖ及びＷ
とそれ等に対する可動接点ｘＬを有するスイッチＢの可
動接点Ｘ及び一方の固定接点Ｖを通じて、信号入力端子
Ｔ１に接続される様になされ、且つスイッチＢの可動接
点Ｘ及び他方の固定接点Ｗを通じて、積分回路Ｍの入力
端即ち演算増幅器Ａの入力端Ｓに接続される様になされ
ている。
とそれ等に対する可動接点ｘＬを有するスイッチＢの可
動接点Ｘ及び一方の固定接点Ｖを通じて、信号入力端子
Ｔ１に接続される様になされ、且つスイッチＢの可動接
点Ｘ及び他方の固定接点Ｗを通じて、積分回路Ｍの入力
端即ち演算増幅器Ａの入力端Ｓに接続される様になされ
ている。
以上が、従来提案されているスイッチドキャパシタ積分
回路の構成である。
回路の構成である。
このような構成を有するスイッチドキャパシタ積分回路
によれば、スイッチＢの可動接点Ｘを固定接点Ｖ側に在
らしめ、次に、固定接点Ｗ側に在らしめる、というスイ
ッチＢの切換えを順次繰返して行なえば、スイッチＢの
可動接点Ｘが固定接点ｖ ＩＩＪに切換えられた時、キ
ャパシタＣ１が、信号入力端子Ｔ１に与えられる入力信
号に基き、その大きさに応じた電荷を以って充電され、
スイッチＢの可動接点Ｘが固定接点Ｗ側に切換えられた
時、その前にキャパシタＣ１に充電されていた電荷が、
積分回路Ｍに転送され、それが積分され、しかして、そ
の積分出力が信号出力端子Ｔ２に導出される。
によれば、スイッチＢの可動接点Ｘを固定接点Ｖ側に在
らしめ、次に、固定接点Ｗ側に在らしめる、というスイ
ッチＢの切換えを順次繰返して行なえば、スイッチＢの
可動接点Ｘが固定接点ｖ ＩＩＪに切換えられた時、キ
ャパシタＣ１が、信号入力端子Ｔ１に与えられる入力信
号に基き、その大きさに応じた電荷を以って充電され、
スイッチＢの可動接点Ｘが固定接点Ｗ側に切換えられた
時、その前にキャパシタＣ１に充電されていた電荷が、
積分回路Ｍに転送され、それが積分され、しかして、そ
の積分出力が信号出力端子Ｔ２に導出される。
所で、この場合、信号入力端子Ｔ１及び信号出力端子７
２間でみた伝達関数を、Ｚの関数Ｈ（Ｚ）で表わせば、 なる関係が得られる。
２間でみた伝達関数を、Ｚの関数Ｈ（Ｚ）で表わせば、 なる関係が得られる。
但し、ｃｌ及びＣ２は、夫々キャパシタＣ１及びＣ２の
容量を示す。
容量を示す。
又、全上述せるスイッチＢの切換え周波数をｆＯとし、
これが、信号入力端子Ｔ１に与えられる入力信号の最高
周波数より十分高いものとすれば、（１，）式のＺは、 Ｚ＝ｅＸｐ（ｐ／ｆｃ）＝１＋ｐ／ｆａ ・・・・・・・・・（２） なる関数を有する。
これが、信号入力端子Ｔ１に与えられる入力信号の最高
周波数より十分高いものとすれば、（１，）式のＺは、 Ｚ＝ｅＸｐ（ｐ／ｆｃ）＝１＋ｐ／ｆａ ・・・・・・・・・（２） なる関数を有する。
但し、ｐは複素角周波数である。
この為、（１）式の伝達函数Ｈ（Ｚ）を、ｐの関数Ｔ（
ｐ）で表わせば、 Ｔ（ｐ）＝ （ｃｌ／ｃ２ ） ・（ｆｃ／ｐ）・・
・・・・・・・（３） なる関係が得られる。
ｐ）で表わせば、 Ｔ（ｐ）＝ （ｃｌ／ｃ２ ） ・（ｆｃ／ｐ）・・
・・・・・・・（３） なる関係が得られる。
従って、上述せるスイッチドキャパシタ積分回路は、
τ＝ ｃ２／ （ｃｌ・ｆ ｃ ） ””（４
）で与えられる積分時定数τを以って入力信号を積分す
る、という機能を有し、例えば、スイッチドキャパシタ
フィルタを構成するのに適用し得る。
）で与えられる積分時定数τを以って入力信号を積分す
る、という機能を有し、例えば、スイッチドキャパシタ
フィルタを構成するのに適用し得る。
所で、このようなスイッチドキャパシタ積分回路の場合
、その積分時定数を犬なる値を有するものにするには、
（４）式よりして明らかな如く、キャパシタＣ１の容量
ｃ、と、キャパシタＣ２の容量ｃ２との比ｃ２／ｃ１を
犬とするか、又はスイッチＢの切換周波数ｆｃを小とす
れば良いものである。
、その積分時定数を犬なる値を有するものにするには、
（４）式よりして明らかな如く、キャパシタＣ１の容量
ｃ、と、キャパシタＣ２の容量ｃ２との比ｃ２／ｃ１を
犬とするか、又はスイッチＢの切換周波数ｆｃを小とす
れば良いものである。
しかしながら、種々の理由で、周波数ｆＯを小とするの
に一定の限度が存するということで、ｃ２／ｃ１の比を
犬にし、一方、キャパシタＣ１及びＣ２を含めて、全体
の回路を、半導体基板を用いて、所謂モノリシックに構
成すれば、キャパシタＣ１を、半導体基板上で構成し得
る最小面積を以って、半導体基板上に構成して、その容
量Ｃ７を最小値とし、そして、キャパシタＣ２を、その
容量ｃ２が犬なる値を有するものとして得られるべく、
半導体基板上に構成すれば良いものである。
に一定の限度が存するということで、ｃ２／ｃ１の比を
犬にし、一方、キャパシタＣ１及びＣ２を含めて、全体
の回路を、半導体基板を用いて、所謂モノリシックに構
成すれば、キャパシタＣ１を、半導体基板上で構成し得
る最小面積を以って、半導体基板上に構成して、その容
量Ｃ７を最小値とし、そして、キャパシタＣ２を、その
容量ｃ２が犬なる値を有するものとして得られるべく、
半導体基板上に構成すれば良いものである。
しかしながら、このようにする場合、積分時定数が犬に
なるけれども、これに応じて、キャパシタＣ２の半導体
基板上で占める面積が犬になるものである。
なるけれども、これに応じて、キャパシタＣ２の半導体
基板上で占める面積が犬になるものである。
従って、上述せるスイッチドキャパシタ積分回路の場合
、これを、半導体基板上にモノリシックに構成すれば、
その構成が大型化されることなしには、大なる積分時定
数を有するものとして構成し得ないと、いう不都合を有
するものであった。
、これを、半導体基板上にモノリシックに構成すれば、
その構成が大型化されることなしには、大なる積分時定
数を有するものとして構成し得ないと、いう不都合を有
するものであった。
依って、本発明は、犬なる積分時定数を有していても、
上述せる不都合を伴うことなしに、半導体基板上にモノ
リシックに構成することが出来る新規なスイッチドキャ
パシタ積分回路を提案せんとするもので、以下、本発明
の実施例を詳述する所から明らかとなるであろう。
上述せる不都合を伴うことなしに、半導体基板上にモノ
リシックに構成することが出来る新規なスイッチドキャ
パシタ積分回路を提案せんとするもので、以下、本発明
の実施例を詳述する所から明らかとなるであろう。
第２図は、本発明の第１の実施例を示し、以下述べる構
成を有する。
成を有する。
すなわち、第１図で上述したキャパシタＣ１に対応して
いる３つのキャパシタＣ１１，Ｃ１２及びＣ１３と、第
１図で上述したと同様の積分回路Ｍとを具備している。
いる３つのキャパシタＣ１１，Ｃ１２及びＣ１３と、第
１図で上述したと同様の積分回路Ｍとを具備している。
しかして、キャパシタＣ１１及びＣ１３の一端が、共に
接地に接続されている。
接地に接続されている。
また、キャパシタＣ１１及びＣ１２の他端が、第１図で
上述したスイッチＢと同様のスイッチＢ１の一方の固定
接点Ｖ及び可動接点Ｘを通じて、互に接続されている。
上述したスイッチＢと同様のスイッチＢ１の一方の固定
接点Ｖ及び可動接点Ｘを通じて、互に接続されている。
この場合、スイッチＢ１の他方の固定接点Ｗは接地され
ている。
ている。
−父、キャパシタＣ１１の他端が、スイッ
チＢ１と同様であり且つこれと連動しているとともに、
一方の固定接点Ｖが浮かされているスイッチＢ２の他方
の固定接点Ｗ及び可動接点Ｘを通じて、積分回路Ｍの入
力端即ち演算増幅器Ａの入力端Ｓに接続されるようにな
されている。
チＢ１と同様であり且つこれと連動しているとともに、
一方の固定接点Ｖが浮かされているスイッチＢ２の他方
の固定接点Ｗ及び可動接点Ｘを通じて、積分回路Ｍの入
力端即ち演算増幅器Ａの入力端Ｓに接続されるようにな
されている。
更に、キャパシタＣ１３の他端が、スイッチＢ１の可動
接点Ｘ及び固定接点Ｗを通じて接地に接続されるように
なされている。
接点Ｘ及び固定接点Ｗを通じて接地に接続されるように
なされている。
又、キャパシタＣ１２の一端が、キャパシタＣ１１の接
地側とは反対側の他端と、スイッチＢ１の固定接点Ｖと
の接続中点に接続され、父、このキャパシタＣ１２の他
端が、スイッチＢ１及びＢ２と同様であり且つ之等と連
動しているスイッチＢ３の可動接点Ｘ及び一方の固定接
点Ｖを通じて、信号入力端子Ｔ１に接続される様になさ
へ且つスイッチＢ３の可動接点Ｘ及び他方の固定接点Ｗ
を通じ、更にスイッチＢ２の可動接点Ｘ及び固定接点Ｗ
を通じて、キャパシタＣ１２の接地側とは反対側の他端
に接続される様になされている。
地側とは反対側の他端と、スイッチＢ１の固定接点Ｖと
の接続中点に接続され、父、このキャパシタＣ１２の他
端が、スイッチＢ１及びＢ２と同様であり且つ之等と連
動しているスイッチＢ３の可動接点Ｘ及び一方の固定接
点Ｖを通じて、信号入力端子Ｔ１に接続される様になさ
へ且つスイッチＢ３の可動接点Ｘ及び他方の固定接点Ｗ
を通じ、更にスイッチＢ２の可動接点Ｘ及び固定接点Ｗ
を通じて、キャパシタＣ１２の接地側とは反対側の他端
に接続される様になされている。
依って、スイッチＢ１．Ｂ２及びＢ３の可動接点Ｘが固
定接点Ｖ側に切替られているとき、キャパシタＣＩＬＣ
１２及びＣ１３が、キャパシタＣ１１及びＣ１３の並列
回路と、キャパシタＣ１２との直列回路を形成せる態様
を以って、信号入力端子Ｔ１に接続される様になされ、
又、スイッチＢ１．Ｂ２及びＢ３の可動接点Ｘが固定接
点Ｗ側に切替えられているとき、キャパシタＣ１２及び
Ｃ１３が、共に短絡されるが、キャパシタＣ１１が、積
分回路Ｍの入力端即ち演算増幅器Ａの入力端Ｓに接続さ
れる様になされている。
定接点Ｖ側に切替られているとき、キャパシタＣＩＬＣ
１２及びＣ１３が、キャパシタＣ１１及びＣ１３の並列
回路と、キャパシタＣ１２との直列回路を形成せる態様
を以って、信号入力端子Ｔ１に接続される様になされ、
又、スイッチＢ１．Ｂ２及びＢ３の可動接点Ｘが固定接
点Ｗ側に切替えられているとき、キャパシタＣ１２及び
Ｃ１３が、共に短絡されるが、キャパシタＣ１１が、積
分回路Ｍの入力端即ち演算増幅器Ａの入力端Ｓに接続さ
れる様になされている。
以上が、本発明によるスイッチドキャパシタ積分回路の
第１の実施例の構成である。
第１の実施例の構成である。
このような構成によれば、スイッチＢｌ、Ｂ２及びＢ３
の可動接点Ｘを固定接点Ｗ側に在らしめ、次に、固定接
点Ｗ側に在らしめるというスイッチＢ１．Ｂ２及びＢ３
の切換えを順次繰返して行なえば、スイッチＢ１．Ｂ２
及びＢ３の可動接点Ｘが固定接点Ｗ側に切換えられた時
、キャパシタＣＩＬＣ１２及びＣ１３が、信号入力端子
Ｔ１に与えられる入力信号に基き、その大きさに応じた
電荷を以って充電され、又、スイッチＢ１゜Ｂ２及びＢ
３の可動接点Ｘが固定接点Ｗ側に切換えられた時、その
前にキャパシタＣ１２及びＣ１３に充電されていた電荷
が放電されるが、キャパシタＣ１１に充電されていた電
荷が積分回路Ｍに転送さね、それが積分され、依って、
その積分出力が、信号出力端子Ｔ２に導出される。
の可動接点Ｘを固定接点Ｗ側に在らしめ、次に、固定接
点Ｗ側に在らしめるというスイッチＢ１．Ｂ２及びＢ３
の切換えを順次繰返して行なえば、スイッチＢ１．Ｂ２
及びＢ３の可動接点Ｘが固定接点Ｗ側に切換えられた時
、キャパシタＣＩＬＣ１２及びＣ１３が、信号入力端子
Ｔ１に与えられる入力信号に基き、その大きさに応じた
電荷を以って充電され、又、スイッチＢ１゜Ｂ２及びＢ
３の可動接点Ｘが固定接点Ｗ側に切換えられた時、その
前にキャパシタＣ１２及びＣ１３に充電されていた電荷
が放電されるが、キャパシタＣ１１に充電されていた電
荷が積分回路Ｍに転送さね、それが積分され、依って、
その積分出力が、信号出力端子Ｔ２に導出される。
所で、この場合のキャパシタＣ１１，Ｃ１３及びＣ１３
が充電された時のキャパシタＣ１１の両端電圧は、これ
をＶｌｌとするとき、 Ｖｌｌ ＝ｖＩ Ｘ Ｃ１２／ （Ｃ１１＋Ｃ１２＋ｅ
１３ ）・・・・・・・・・（５） で表わされる。
が充電された時のキャパシタＣ１１の両端電圧は、これ
をＶｌｌとするとき、 Ｖｌｌ ＝ｖＩ Ｘ Ｃ１２／ （Ｃ１１＋Ｃ１２＋ｅ
１３ ）・・・・・・・・・（５） で表わされる。
但し、ｃｌｏ、Ｃ１２及びＣ１３は、夫々キャパシタＣ
１１，Ｃ１２及びＣ１３の容量であり、又、ｖｌは入力
信号の電圧である。
１１，Ｃ１２及びＣ１３の容量であり、又、ｖｌは入力
信号の電圧である。
又、キャパシタＣ１１の充電電荷が積分回路Ｍに転送さ
れるときのそのキャパシタＣ１１の充電電荷は、これを
ｑ１□とするとき、 （１１１＝ Ｃｘ１− Ｖｏ ””’（
６）で表わされ、依って、 で表わされる。
れるときのそのキャパシタＣ１１の充電電荷は、これを
ｑ１□とするとき、 （１１１＝ Ｃｘ１− Ｖｏ ””’（
６）で表わされ、依って、 で表わされる。
一方、第１図で上述したスイッチドキャパシタ積分回路
の場合は、そのキャパシタＣ１が充電された時のキャパ
シタＣ１の両端電圧は、これをｖｌとするとき、 Ｖｌ＝Ｖｌ ・・・・・・・
・・（８）で表わされ、又、キャパシタＣ１の充電電荷
が積分回路Ｍに転送されるときのそのキャパシタＣ１の
充電電荷は、これをｑｌとするとき、 ｑ１＝ｃ１．ｖ□ ・・・・叩・（９）で表
わされ、依って、 ｑｌ＝ｖ１×Ｃ１°°−°°−（１０） で表わされる関係で、積分時定数が、（４）式で表わさ
れるものとして得られる。
の場合は、そのキャパシタＣ１が充電された時のキャパ
シタＣ１の両端電圧は、これをｖｌとするとき、 Ｖｌ＝Ｖｌ ・・・・・・・
・・（８）で表わされ、又、キャパシタＣ１の充電電荷
が積分回路Ｍに転送されるときのそのキャパシタＣ１の
充電電荷は、これをｑｌとするとき、 ｑ１＝ｃ１．ｖ□ ・・・・叩・（９）で表
わされ、依って、 ｑｌ＝ｖ１×Ｃ１°°−°°−（１０） で表わされる関係で、積分時定数が、（４）式で表わさ
れるものとして得られる。
従って、第２図で上述した本発明によるスイッチドキャ
パシタ積分回路は、 で与えられる積分時定数τを以って、入力信号を積分す
る、という機能を有するものである。
パシタ積分回路は、 で与えられる積分時定数τを以って、入力信号を積分す
る、という機能を有するものである。
所で、このような本発明によりスイッチドキャパシタ積
分回路の場合、その積分時定数を犬なる値を有するもの
として得るには、測成から明らかなように、Ｃ２（ｅｌ
ｆ ＋ｅ１２ ＋ｃ１３ ） ／ （ｃ１□。
分回路の場合、その積分時定数を犬なる値を有するもの
として得るには、測成から明らかなように、Ｃ２（ｅｌ
ｆ ＋ｅ１２ ＋ｃ１３ ） ／ （ｃ１□。
Ｃ１２）で表わされる比を犬とするか、又はスイッチＢ
１〜Ｂ３の切換周波数ｆＯを小とすれば良いものである
。
１〜Ｂ３の切換周波数ｆＯを小とすれば良いものである
。
しかしながら、第１図で上述したと同様に、種種の理由
で、周波数ｆＯを小とするのに一定の限度が存するとい
うことで、Ｃ２（ｃ１□十。
で、周波数ｆＯを小とするのに一定の限度が存するとい
うことで、Ｃ２（ｃ１□十。
１□十ｅｔａ）／（ｃｌｏ、Ｃ１２）の比を犬にし、一
方、キャパシタＣ１１、Ｃ１２及びＣ１３を含めて、全
体の回路を、半導体基板を用いて所謂モノリシックに構
成すれば、キャパシタＣ１１及びＣ１２を、半導体基板
上で構成し得る最小面積を以って、半導体基板上に構成
して、それ等の容１ｃ１１及びｃ１□を最小値とし、そ
して、キャパシタＣ２及びＣ１３を、それ等の容量ｃ２
及びＣ１３が犬なる値を有するものとして得られるべく
、半導体基板上に構成すれば良いものである。
方、キャパシタＣ１１、Ｃ１２及びＣ１３を含めて、全
体の回路を、半導体基板を用いて所謂モノリシックに構
成すれば、キャパシタＣ１１及びＣ１２を、半導体基板
上で構成し得る最小面積を以って、半導体基板上に構成
して、それ等の容１ｃ１１及びｃ１□を最小値とし、そ
して、キャパシタＣ２及びＣ１３を、それ等の容量ｃ２
及びＣ１３が犬なる値を有するものとして得られるべく
、半導体基板上に構成すれば良いものである。
所で、このようにする場合、本発明によるスイッチドキ
ャパシタ積分回路の積分時定数τは、上述せる（４）式
及びα１式を対比すれば明らかなように、キャパシタＣ
１１の容量ｃ１□が、第１図のスイッチドキャパシタ積
分回路のキャパシタＣ１の容量ｃ１と等しいとすれば、
第１図のスイッチドキャパシタ積分回路の積分時定数に
比し、（−ｅｘ、＋ｃ１□＋Ｃ１３）／ｃ１□倍も犬で
ある。
ャパシタ積分回路の積分時定数τは、上述せる（４）式
及びα１式を対比すれば明らかなように、キャパシタＣ
１１の容量ｃ１□が、第１図のスイッチドキャパシタ積
分回路のキャパシタＣ１の容量ｃ１と等しいとすれば、
第１図のスイッチドキャパシタ積分回路の積分時定数に
比し、（−ｅｘ、＋ｃ１□＋Ｃ１３）／ｃ１□倍も犬で
ある。
この為、本発明によるスイッチドキャパシタ積分回路の
場合、第１図の場合と同じ積分時定数を得るにつき、キ
ャパシタＣ２の容Ｍ−ｃ ２を第１図の場合の（Ｃ□１
＋０１２＋ｃｍ３）／’ｃ１２分の１にし得るものであ
る。
場合、第１図の場合と同じ積分時定数を得るにつき、キ
ャパシタＣ２の容Ｍ−ｃ ２を第１図の場合の（Ｃ□１
＋０１２＋ｃｍ３）／’ｃ１２分の１にし得るものであ
る。
この為、キャパシタＣ２及びＣ１３を、それ等の容量ｃ
２及びＣ１３が犬なる値を有するものとして得られるべ
く、半導体基板上に構成するにつき、それ等の容量ｃ２
及びＣ１３が、第１図の場合に於て、キャパシタＣ２を
、その容量ｃ２が犬なる値を有するものとして得られる
べく、半導体基板上に構成する場合の容１ｃ２より十分
小であっても、同じ犬なる積分時定数で得られるもので
ある。
２及びＣ１３が犬なる値を有するものとして得られるべ
く、半導体基板上に構成するにつき、それ等の容量ｃ２
及びＣ１３が、第１図の場合に於て、キャパシタＣ２を
、その容量ｃ２が犬なる値を有するものとして得られる
べく、半導体基板上に構成する場合の容１ｃ２より十分
小であっても、同じ犬なる積分時定数で得られるもので
ある。
因みに、積分時定数τを、０．９４ｍ秒で得るにつき、
本発明の場合は、そのキャパシタＣ１１及びＣ１２の容
ｆｔｃ１１及びｃ１□の最小値をＩＰＦとし、又、周波
数ｆｃを１２８ＫＨ２とした場合、キャパシタＣ２及び
Ｃ１３の容ｆｔｃ２及びＣ１３は、１０ＰＦで良いもの
であるが、第１図で上述した従来の場合は、そのキャパ
シタＣ１の容量ｃ１ の最小値を同じＩＰＦとし、又周
波数ｆＯを同じ１２８ＫＨ２とした場合、キャパシタＣ
２の容量ｃ２は、１２０ＰＦにもなるものである。
本発明の場合は、そのキャパシタＣ１１及びＣ１２の容
ｆｔｃ１１及びｃ１□の最小値をＩＰＦとし、又、周波
数ｆｃを１２８ＫＨ２とした場合、キャパシタＣ２及び
Ｃ１３の容ｆｔｃ２及びＣ１３は、１０ＰＦで良いもの
であるが、第１図で上述した従来の場合は、そのキャパ
シタＣ１の容量ｃ１ の最小値を同じＩＰＦとし、又周
波数ｆＯを同じ１２８ＫＨ２とした場合、キャパシタＣ
２の容量ｃ２は、１２０ＰＦにもなるものである。
依って、本発明のスイッチドキャパシタ積分回路は、そ
れが犬なる積分時定数を有していても、第１図で上述し
た不都合なしに、半導体基板上にモノリシックに小型密
実に構成することが出来る、とい・う犬なる特徴を有す
るものである。
れが犬なる積分時定数を有していても、第１図で上述し
た不都合なしに、半導体基板上にモノリシックに小型密
実に構成することが出来る、とい・う犬なる特徴を有す
るものである。
尚、上述せる本発明の場合、キャパシタの数が、キャパ
シタＣ１２及びＣ１３の分、第１図の場合に比し増すが
、それ等の容量が小であっても、上述せる所から明らか
なように、犬なる積分時定数が得られるので、半導体基
板上にモノリシックに小型密実に構成するにつき、実質
的に問題はないものである。
シタＣ１２及びＣ１３の分、第１図の場合に比し増すが
、それ等の容量が小であっても、上述せる所から明らか
なように、犬なる積分時定数が得られるので、半導体基
板上にモノリシックに小型密実に構成するにつき、実質
的に問題はないものである。
又、本発明の場合、スイッチの数が第１図の場合に比し
増すとしても、そのスイッチは、半導体基板上に構成さ
れる半導体スイッチング素子例えばＭＩＳトランジスタ
を以って構成し得、そして、その各半導体スイッチング
素子は、キャパシタＣ１１をＩＰＦの最小容量値を有す
るものとして半導体基板上に構成する場合に要する面積
程度、即ち５０１ｒｒＬＩ４Ｉ！！１方の面積程度で、
半導体基板上に構成することが出来るので、半導体基板
上にモノリシックに小型密実に構成するにつき、実質的
に問題はないものである。
増すとしても、そのスイッチは、半導体基板上に構成さ
れる半導体スイッチング素子例えばＭＩＳトランジスタ
を以って構成し得、そして、その各半導体スイッチング
素子は、キャパシタＣ１１をＩＰＦの最小容量値を有す
るものとして半導体基板上に構成する場合に要する面積
程度、即ち５０１ｒｒＬＩ４Ｉ！！１方の面積程度で、
半導体基板上に構成することが出来るので、半導体基板
上にモノリシックに小型密実に構成するにつき、実質的
に問題はないものである。
次に、第３図を伴なって本発明によるスイッチドキャパ
シタ積分回路の第２の実施例を述べよう。
シタ積分回路の第２の実施例を述べよう。
第３図において、第２図との対応部分には同一符号を付
して示す。
して示す。
第３図に示す本発明によるスイッチドキャパシタ積分回
路の第２の実施例は、第２図の場合と同様に、キャパシ
タＣ１１，Ｃ１２及びＣ１３と、積分回路Ｍとを具備す
る。
路の第２の実施例は、第２図の場合と同様に、キャパシ
タＣ１１，Ｃ１２及びＣ１３と、積分回路Ｍとを具備す
る。
しかして、キャパシタＣ１１及びＣ１３の一端が、互に
接続されて、第２図で上述したスイッチＢ１〜Ｂ３と同
様のスイッチＢ４の固定接点Ｗ及び可動接点Ｘを通じて
凄地に接続される様になされている。
接続されて、第２図で上述したスイッチＢ１〜Ｂ３と同
様のスイッチＢ４の固定接点Ｗ及び可動接点Ｘを通じて
凄地に接続される様になされている。
また、キャパシタＣ１１及びＣ１３の他端が、スイッチ
Ｂ４と同様であり且つこれと連動しているスイッチＢ５
の可動接点Ｘ及び一方の固定接点Ｖを通じ、更にスイッ
チＢ４及びＢ５と同様であり且つこれ等と連動している
スイッチＢ６の固定接点Ｖ及び可動接点Ｘを通じて互に
接続される様になされている。
Ｂ４と同様であり且つこれと連動しているスイッチＢ５
の可動接点Ｘ及び一方の固定接点Ｖを通じ、更にスイッ
チＢ４及びＢ５と同様であり且つこれ等と連動している
スイッチＢ６の固定接点Ｖ及び可動接点Ｘを通じて互に
接続される様になされている。
一方、スイッチＢ５の固定接点ＶとスイッチＢ６の固定
接点Ｖとの接続中点が、信号入力端子Ｔ１に接続されて
いる。
接点Ｖとの接続中点が、信号入力端子Ｔ１に接続されて
いる。
又キャパシタＣ１１の他端が、スイッチＢ５の可動接点
Ｘ及び固定接点Ｗを通じて、積分回路Ｍの入力端に接続
される様に人されている。
Ｘ及び固定接点Ｗを通じて、積分回路Ｍの入力端に接続
される様に人されている。
更に、キャパシタＣ１３の他端が、スイッチＢ６の可動
接点Ｘ及び固定接点Ｗを通じて、接地に接続されるよう
になされている。
接点Ｘ及び固定接点Ｗを通じて、接地に接続されるよう
になされている。
なお更に、キャパシタＣ１２の一端が接地に接続さへ又
、キャパシタ１２の他端が、スイッチＢ４の固定接点Ｗ
及び可動接点Ｘを通じて、接地に接続される様になされ
ている。
、キャパシタ１２の他端が、スイッチＢ４の固定接点Ｗ
及び可動接点Ｘを通じて、接地に接続される様になされ
ている。
依って、スイッチＢ４ 、Ｂ５及びＢ６の可動接点Ｘが
固定接点Ｖ側に切替えられているとき、キャパシタＣ１
１，Ｃ１２及びＣ１３が、キャパシタＣ１１及びＣ１３
の並列回路と、キャパシタＣ１２との直列回路を形成せ
る態様を以って、信号入力端子Ｔ１に接続される様にな
され、又、スイッチＢ４．Ｂ５及びＢ６の可動接点Ｘが
固定接点ｗ ＩＩＪに切替えられているとき、キャパシ
タＣ１２及びＣ１３が共に短絡されるが、キャパシタＣ
１１が積分回路Ｍの入力端に接続される様になされてい
る。
固定接点Ｖ側に切替えられているとき、キャパシタＣ１
１，Ｃ１２及びＣ１３が、キャパシタＣ１１及びＣ１３
の並列回路と、キャパシタＣ１２との直列回路を形成せ
る態様を以って、信号入力端子Ｔ１に接続される様にな
され、又、スイッチＢ４．Ｂ５及びＢ６の可動接点Ｘが
固定接点ｗ ＩＩＪに切替えられているとき、キャパシ
タＣ１２及びＣ１３が共に短絡されるが、キャパシタＣ
１１が積分回路Ｍの入力端に接続される様になされてい
る。
以上が、本発明によるスイッチドキャパシタ積分回路の
第２の実施例の構成である。
第２の実施例の構成である。
このような構成によれば、スイッチＢ４．Ｂ５及びＢ６
の切換えを、第２図で上述した場合と同様に、順次繰返
して行なえば、スイッチＢ４゜Ｂ５及びＢ６の可動接点
Ｘが固定接点Ｗ側に切換えられた時、第２図の場合と同
様に、キャパシタＣ１１，Ｃ１２及びＣ１３が、信号入
力端Ｔ１に与えられる入力信号によって充電され、又、
スイッチＢ４ 、ＢＳ及びＢ６の可動接点Ｘが固定接点
Ｗ側に切換えられた時、第２図の場合と同様に、キャパ
シタＣ１２及びＣ１３に充電されていた電荷が放電され
るが、キャパシタＣ１１に充電されていた電荷が、積分
回路Ｍに転送されて、それが積分され、依って、第２図
の場合と同様に、その積分出力が、出力端子Ｔ２に導出
されるものである。
の切換えを、第２図で上述した場合と同様に、順次繰返
して行なえば、スイッチＢ４゜Ｂ５及びＢ６の可動接点
Ｘが固定接点Ｗ側に切換えられた時、第２図の場合と同
様に、キャパシタＣ１１，Ｃ１２及びＣ１３が、信号入
力端Ｔ１に与えられる入力信号によって充電され、又、
スイッチＢ４ 、ＢＳ及びＢ６の可動接点Ｘが固定接点
Ｗ側に切換えられた時、第２図の場合と同様に、キャパ
シタＣ１２及びＣ１３に充電されていた電荷が放電され
るが、キャパシタＣ１１に充電されていた電荷が、積分
回路Ｍに転送されて、それが積分され、依って、第２図
の場合と同様に、その積分出力が、出力端子Ｔ２に導出
されるものである。
従って、第３図に示す本発明によるスイッチドキャパシ
タ積分回路の第２の実施例の場合も、第２図の場合と同
様にα９式で与えられる積分時定数を以って、入力信号
を積分し、そして、この場合の積分時定数が、第２図の
場合と同様のα０式で与えられるので、第２図の場合と
同様の特徴が得られるものである。
タ積分回路の第２の実施例の場合も、第２図の場合と同
様にα９式で与えられる積分時定数を以って、入力信号
を積分し、そして、この場合の積分時定数が、第２図の
場合と同様のα０式で与えられるので、第２図の場合と
同様の特徴が得られるものである。
次に、第４図を伴なって本発明によるスイッチドキャパ
シタ積分回路の第３の実施例を述べよう。
シタ積分回路の第３の実施例を述べよう。
第４図において、第２図との対応部分には同一符号を付
して示す。
して示す。
第４図に示す本発明によるスイッチドキャパシタ積分回
路も、第２図の場合と同様に、キャパシタＣ１ｌ 、Ｃ
１２及びＣ１３と、積分回路Ｍとを具備する。
路も、第２図の場合と同様に、キャパシタＣ１ｌ 、Ｃ
１２及びＣ１３と、積分回路Ｍとを具備する。
しかして、キャパシタＣ１１及びＣ１３の一端が、第２
図で上述したスイッチＢ１〜Ｂ３と同様のスイッチＢＴ
の可動接点Ｘ及び固定接点Ｗを通じて、接地される様に
なされている。
図で上述したスイッチＢ１〜Ｂ３と同様のスイッチＢＴ
の可動接点Ｘ及び固定接点Ｗを通じて、接地される様に
なされている。
又、キャパシタＣ１１及びＣ１３の他端が、スイッチＢ
７と同様であり且つそれと連動しているスイッチＢ８の
可動接点Ｘ及び固定接点■を通じて、互に接続される様
になされている。
７と同様であり且つそれと連動しているスイッチＢ８の
可動接点Ｘ及び固定接点■を通じて、互に接続される様
になされている。
又、キャパシタＣ１１の他端が、スイッチＢ８の可動接
点Ｘ及び固定接点Ｗを介して、積分回路Ｍの入力端に接
続される様になされている。
点Ｘ及び固定接点Ｗを介して、積分回路Ｍの入力端に接
続される様になされている。
更に、キャパシタＣ１３の他端が、スイッチＢ７及びＢ
８と同様であり且つそれ等と連動しているスイッチＢ９
の可動接点Ｘ及び固定接点Ｗを通じて接地されるように
なされている。
８と同様であり且つそれ等と連動しているスイッチＢ９
の可動接点Ｘ及び固定接点Ｗを通じて接地されるように
なされている。
又、キャパシタＣ１２の一端が、キャパシタＣ１３の他
端とスイッチＢ８の固定接点Ｖとの接続中点に接続され
ている。
端とスイッチＢ８の固定接点Ｖとの接続中点に接続され
ている。
更に、キャパシタＣ１３の他端が、スイッチＢ７〜Ｂ９
と同様であり且つそれ等と連動するスイッチＢ１０の可
動接点Ｘ及び固定接点Ｖを通じて、信号入力端子Ｔ１に
接続される様になされ、且つスイッチＢ１０の可動接点
Ｘ及び固定接点Ｗを通じて接地される様になされている
。
と同様であり且つそれ等と連動するスイッチＢ１０の可
動接点Ｘ及び固定接点Ｖを通じて、信号入力端子Ｔ１に
接続される様になされ、且つスイッチＢ１０の可動接点
Ｘ及び固定接点Ｗを通じて接地される様になされている
。
又、キャパシタＣ１１及びＣ１３の一端が、互に接続さ
れて、スイッチＢＴの可動接点Ｘ及び固定接点Ｖを通じ
て、他の信号入力端子Ｔ１に接続される様になされてい
る。
れて、スイッチＢＴの可動接点Ｘ及び固定接点Ｖを通じ
て、他の信号入力端子Ｔ１に接続される様になされてい
る。
依って、スイッチＢ７．Ｂ８．Ｂ９及びＢＩＯの可動接
点Ｘが固定接点Ｗ側に切替えられているとき、キャパシ
タＣＩＬＣ１２及びＣ１３が、キャパシタＣ１１及びＣ
１３の並列回路と、キャパシタＣ１２との直列回路を形
成せる態様を以って、入力端子Ｔ１及びＴＩ’間に接続
される様になされ、又、スイッチＢ７．Ｂ８．Ｂ９及び
Ｂ１０の可動接点Ｘが固定接点ｗ ０１１１に切替えら
れているとき、キャパシタＣ１２及びＣ１３が、共に短
絡されるが、キャパシタＣ１１が積分回路Ｍの入力端に
接続される様になされている。
点Ｘが固定接点Ｗ側に切替えられているとき、キャパシ
タＣＩＬＣ１２及びＣ１３が、キャパシタＣ１１及びＣ
１３の並列回路と、キャパシタＣ１２との直列回路を形
成せる態様を以って、入力端子Ｔ１及びＴＩ’間に接続
される様になされ、又、スイッチＢ７．Ｂ８．Ｂ９及び
Ｂ１０の可動接点Ｘが固定接点ｗ ０１１１に切替えら
れているとき、キャパシタＣ１２及びＣ１３が、共に短
絡されるが、キャパシタＣ１１が積分回路Ｍの入力端に
接続される様になされている。
以上が、本発明によるスイッチドキャパシタ積分回路の
第３の実施例の構成である。
第３の実施例の構成である。
このような構成によれか、スイッチＢ７〜Ｂ１０の切換
えを、第２図の場合と同様に、順次繰返して行なえば、
スイッチＢ７〜 ＢＩＯの可動接点Ｘが固定接点Ｗ側に切換えられた時、
キャパシタＣ１１、Ｃ１２及びＣ１３が、入力端子Ｔ１
及びＴＩ’に夫々与えられる入力信号に基き、それ等の
差の大きさに応じた電荷を以って充電され、又、スイッ
チＢ７〜Ｂ１０の可動接点Ｘが固定接点Ｗ側に切換えら
れた時、第２図の場合と同様に、キャパシタＣ１２及び
Ｃ１３に充電されていた電荷が放電されるが、キャパシ
タＣ１１に充電されていた電荷が、積分回路Ｍに転送さ
れて、それが積分され、依って、第２図の場合と同様に
、その積分出力が、出力端子Ｔ２に導出されるものであ
る。
えを、第２図の場合と同様に、順次繰返して行なえば、
スイッチＢ７〜 ＢＩＯの可動接点Ｘが固定接点Ｗ側に切換えられた時、
キャパシタＣ１１、Ｃ１２及びＣ１３が、入力端子Ｔ１
及びＴＩ’に夫々与えられる入力信号に基き、それ等の
差の大きさに応じた電荷を以って充電され、又、スイッ
チＢ７〜Ｂ１０の可動接点Ｘが固定接点Ｗ側に切換えら
れた時、第２図の場合と同様に、キャパシタＣ１２及び
Ｃ１３に充電されていた電荷が放電されるが、キャパシ
タＣ１１に充電されていた電荷が、積分回路Ｍに転送さ
れて、それが積分され、依って、第２図の場合と同様に
、その積分出力が、出力端子Ｔ２に導出されるものであ
る。
従って、第４図に示す本発明によりスイッチドキャパシ
タ積分回路の第３の実施例の場合も、第２図の場合と同
様に、（１１）式で与えられる積分時定数を以って、入
力信号（但し、入力端子Ｔ１及びＴＩ’に与えられる入
力信号の差分）を積分し、そして、この場合の積分時定
数が、第２図の場合と同様の００式で与えられるので、
第２図で上述したと同様の特徴を有するものである。
タ積分回路の第３の実施例の場合も、第２図の場合と同
様に、（１１）式で与えられる積分時定数を以って、入
力信号（但し、入力端子Ｔ１及びＴＩ’に与えられる入
力信号の差分）を積分し、そして、この場合の積分時定
数が、第２図の場合と同様の００式で与えられるので、
第２図で上述したと同様の特徴を有するものである。
尚、上述に於ては、本発明の僅かな実施例を示したに留
まり、例えば積分回路Ｍを上側に限らず、要は、反転増
幅器の入力端子及び出力端子間に積分用のキャパシタが
接続されている種々の型式の積分回路に置換する等、本
発明の精神を脱することなしに、種々の変型、変更をな
し得るであろう。
まり、例えば積分回路Ｍを上側に限らず、要は、反転増
幅器の入力端子及び出力端子間に積分用のキャパシタが
接続されている種々の型式の積分回路に置換する等、本
発明の精神を脱することなしに、種々の変型、変更をな
し得るであろう。
第１図は、従来のスイッチドキャパシタ積分回路を示す
接続図である。 第２図は、本発明によるスイッチドキャパシタ積分回路
の第１の実施例を示す接続図である。 第３図及び第４図は、夫々本発明によるスイッチドキャ
パシタ積分回路の第２及び第３の実施例を示す接続図で
ある。 ｃＬｃ２．ｃＩＬｃ１２．ｃ１３・・・・・・キャパシ
タ、Ｍ・・・・・・積分回路、Ａ・・・・・・反転演算
増幅器、Ｂ、Ｂｌ 、Ｂ２．Ｂ３．Ｂ４．Ｂ５．Ｂ６ｊ
Ｂ７゜Ｂ８．Ｂ９．Ｂ１０・・・・・・スイッチ、ＴＩ
、ＴＩ’・・・・・・信号入力端子、Ｔ２・・・・・・
信号出力端子。
接続図である。 第２図は、本発明によるスイッチドキャパシタ積分回路
の第１の実施例を示す接続図である。 第３図及び第４図は、夫々本発明によるスイッチドキャ
パシタ積分回路の第２及び第３の実施例を示す接続図で
ある。 ｃＬｃ２．ｃＩＬｃ１２．ｃ１３・・・・・・キャパシ
タ、Ｍ・・・・・・積分回路、Ａ・・・・・・反転演算
増幅器、Ｂ、Ｂｌ 、Ｂ２．Ｂ３．Ｂ４．Ｂ５．Ｂ６ｊ
Ｂ７゜Ｂ８．Ｂ９．Ｂ１０・・・・・・スイッチ、ＴＩ
、ＴＩ’・・・・・・信号入力端子、Ｔ２・・・・・・
信号出力端子。
Claims (1)
- １ 第１、第２及び第３のキャパシタと、反転増幅器の
入力端及び出力端間に積分用のキャパシタが接続されて
いる構成の積分回路とを具備し、上記第１、第２及び第
３のキャパシタが、スイッチを介して、上記第１及び第
３のキャパシタの並列回路と、上記第２のキャパシタと
の直列回路とを形成せる態様を以って、信号入力端子に
接続される様になされ、又、上記第２及び第３のキャパ
シタが、スイッチを介して、短絡されるが、上記第１の
キャパシタが、スイッチを介して、上記積分回路の入力
端に接続される様になされている事を特徴とするスイッ
チドキャパシタ積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11526078A JPS5947351B2 (ja) | 1978-09-20 | 1978-09-20 | スイツチドキヤパシタ積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11526078A JPS5947351B2 (ja) | 1978-09-20 | 1978-09-20 | スイツチドキヤパシタ積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5542424A JPS5542424A (en) | 1980-03-25 |
| JPS5947351B2 true JPS5947351B2 (ja) | 1984-11-19 |
Family
ID=14658262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11526078A Expired JPS5947351B2 (ja) | 1978-09-20 | 1978-09-20 | スイツチドキヤパシタ積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947351B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744220A (en) * | 1980-08-29 | 1982-03-12 | Matsushita Electric Ind Co Ltd | Magnetic recorder and reproducer |
| US4365204A (en) * | 1980-09-08 | 1982-12-21 | American Microsystems, Inc. | Offset compensation for switched capacitor integrators |
| US4438354A (en) * | 1981-08-14 | 1984-03-20 | American Microsystems, Incorporated | Monolithic programmable gain-integrator stage |
| JPH02213215A (ja) * | 1989-02-13 | 1990-08-24 | Mitsubishi Electric Corp | スイツチトキャパシタ回路 |
| EP2766929A1 (en) * | 2012-10-29 | 2014-08-20 | Qatar Foundation | A tamper detection arrangement |
-
1978
- 1978-09-20 JP JP11526078A patent/JPS5947351B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5542424A (en) | 1980-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4365217A (en) | Charge-transfer switched-capacity filter | |
| JPS6244597Y2 (ja) | ||
| JPS6329849B2 (ja) | ||
| US5118966A (en) | Detection voltage output circuit of charge generation type sensing device | |
| US4965711A (en) | Switched capacitor network | |
| RU2144213C1 (ru) | Схема интегратора с частотной модуляцией | |
| JPS5947351B2 (ja) | スイツチドキヤパシタ積分回路 | |
| JP2002098712A (ja) | 容量式物理量検出装置 | |
| US4558292A (en) | Low pass filter | |
| GB2167195A (en) | Buffer circuit with differential structure for measurement of capacitive charges | |
| JP3111722B2 (ja) | 線形変換装置 | |
| JPS6276810A (ja) | スイツチトキヤパシタ回路 | |
| JPS62122315A (ja) | スイツチトキヤパシタ回路 | |
| JPH0660688A (ja) | サンプル・ホールド回路 | |
| JPH0340970B2 (ja) | ||
| JPH0640617B2 (ja) | スイツチト・キヤパシタ・フイルタ | |
| JPS59229966A (ja) | 光学読取装置 | |
| JPH06118152A (ja) | オフセット電圧を自己補償する集積化磁気検知装置 | |
| JPH0316804B2 (ja) | ||
| JPH01278112A (ja) | スイッチト・キャパシタ・フィルタ | |
| JPS58125177A (ja) | 積分回路 | |
| CA1192627B (en) | Sampled analog filters | |
| JPH07318365A (ja) | 静電容量変換装置 | |
| JPS59115610A (ja) | 半導体フイルタ回路 | |
| JPS6133700Y2 (ja) |