JP3349202B2 - 電荷転送素子 - Google Patents
電荷転送素子Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、入力される信号に応じ
てチャネル領域に入力される情報電荷をクロックパルス
に従って所定の方向に転送する電荷転送素子に関する。
てチャネル領域に入力される情報電荷をクロックパルス
に従って所定の方向に転送する電荷転送素子に関する。
【０００２】
【従来の技術】映像信号に対して各種の補正処理を施す
信号処理回路においては、映像信号を水平走査期間単位
で遅延する遅延回路、所謂１Ｈディレイラインが採用さ
れる。この１Ｈディレイラインは、例えば、チャネル領
域上に複数の転送電極が配列されて成るＣＣＤ電荷転送
素子により構成され、電荷量に変換された映像信号を転
送電極に印加されるクロックに応答してチャネル領域内
を所定のビット数だけ転送することで、映像信号を１水
平走査期間遅延する。
信号処理回路においては、映像信号を水平走査期間単位
で遅延する遅延回路、所謂１Ｈディレイラインが採用さ
れる。この１Ｈディレイラインは、例えば、チャネル領
域上に複数の転送電極が配列されて成るＣＣＤ電荷転送
素子により構成され、電荷量に変換された映像信号を転
送電極に印加されるクロックに応答してチャネル領域内
を所定のビット数だけ転送することで、映像信号を１水
平走査期間遅延する。
【０００３】図６は、ディレイラインを構成するＣＣＤ
電荷転送素子の平面図であり、図７は、そのＸ−Ｘ線断
面図である。チャネル領域１は、シリコン基板２上に選
択酸化による厚い酸化膜等の分離領域３により区画され
て形成される。このチャネル領域１上には、２層構造の
複数の転送電極４がチャネル領域１と交差するようにし
て互いに平行に配列される。これらの転送電極４は、２
相の転送クロックφ1、φ2を受け、チャネル領域１内の
情報電荷をポテンシャルの作用により転送する。これに
より入力側から取り込まれる情報電荷は、チャネル領域
１に沿って転送され、出力側に受け渡される。ここで、
チャネル領域１は、例えばＰ型の導電型を示すシリコン
基板２に対してＮ型に形成され、情報電荷の転送経路を
基板深部とする埋め込みチャネル構造を成している。
電荷転送素子の平面図であり、図７は、そのＸ−Ｘ線断
面図である。チャネル領域１は、シリコン基板２上に選
択酸化による厚い酸化膜等の分離領域３により区画され
て形成される。このチャネル領域１上には、２層構造の
複数の転送電極４がチャネル領域１と交差するようにし
て互いに平行に配列される。これらの転送電極４は、２
相の転送クロックφ1、φ2を受け、チャネル領域１内の
情報電荷をポテンシャルの作用により転送する。これに
より入力側から取り込まれる情報電荷は、チャネル領域
１に沿って転送され、出力側に受け渡される。ここで、
チャネル領域１は、例えばＰ型の導電型を示すシリコン
基板２に対してＮ型に形成され、情報電荷の転送経路を
基板深部とする埋め込みチャネル構造を成している。
【０００４】チャネル領域１の入力側には、それぞれ一
定の電圧ＶD1、ＶD2が与えられる一対の入力制御電極
５、６が互いに一定の距離を隔てて配置され、その入力
制御電極５、６の間に跨るようにして、入力信号Ｘ(t)
を受ける信号電極７が配置される。また、チャネル領域
１の入力側に連続するように、転送クロックφ1、φ2に
同期した入力クロックφDを受ける拡散領域８が設けら
れ、この拡散領域８から入力信号Ｘ(t)に従う量の情報
電荷をチャネル領域１に取り込むように構成される。一
方、チャネル領域１の出力側には、一定の電圧ＶGが与
えられる出力制御電極９が転送電極４と並んで配置され
る。さらに、電位の変動を出力信号Ｙ(t)として出力す
る拡散領域１０が、チャネル領域１の出力側に連続し、
且つ出力制御電極９に隣接して設けられ、この拡散領域
１０から一定の距離を隔てて、電荷排出用のリセットド
レインＲＤとなる拡散領域１１が設けられる。これらの
拡散領域１０、１１の間には、転送クロックφ1、φ2に
同期したリセットクロックφ Rを受けるリセット電極１
２が配置され、リセットクロックφRに応答して拡散領
域１０の電荷をリセットドレインＲＤへ排出するように
構成される。
定の電圧ＶD1、ＶD2が与えられる一対の入力制御電極
５、６が互いに一定の距離を隔てて配置され、その入力
制御電極５、６の間に跨るようにして、入力信号Ｘ(t)
を受ける信号電極７が配置される。また、チャネル領域
１の入力側に連続するように、転送クロックφ1、φ2に
同期した入力クロックφDを受ける拡散領域８が設けら
れ、この拡散領域８から入力信号Ｘ(t)に従う量の情報
電荷をチャネル領域１に取り込むように構成される。一
方、チャネル領域１の出力側には、一定の電圧ＶGが与
えられる出力制御電極９が転送電極４と並んで配置され
る。さらに、電位の変動を出力信号Ｙ(t)として出力す
る拡散領域１０が、チャネル領域１の出力側に連続し、
且つ出力制御電極９に隣接して設けられ、この拡散領域
１０から一定の距離を隔てて、電荷排出用のリセットド
レインＲＤとなる拡散領域１１が設けられる。これらの
拡散領域１０、１１の間には、転送クロックφ1、φ2に
同期したリセットクロックφ Rを受けるリセット電極１
２が配置され、リセットクロックφRに応答して拡散領
域１０の電荷をリセットドレインＲＤへ排出するように
構成される。
【０００５】図８は、チャネル領域１の入力側及び出力
側のポテンシャル図で、それぞれ電荷の取り込み動作及
び取り出し動作を示す。一対の入力制御電極５、６は、
それぞれに印加される電圧ＶD1、ＶD2に従って一定のポ
テンシャルを形成するのに対して、信号電極７は、入力
信号Ｘ(t)のレベルに応じて変動するポテンシャルを形
成する。但し、入力制御電極５、６が形成するポテンシ
ャルは、信号電極７が形成するポテンシャルよりも深く
なるように設定される。
側のポテンシャル図で、それぞれ電荷の取り込み動作及
び取り出し動作を示す。一対の入力制御電極５、６は、
それぞれに印加される電圧ＶD1、ＶD2に従って一定のポ
テンシャルを形成するのに対して、信号電極７は、入力
信号Ｘ(t)のレベルに応じて変動するポテンシャルを形
成する。但し、入力制御電極５、６が形成するポテンシ
ャルは、信号電極７が形成するポテンシャルよりも深く
なるように設定される。
【０００６】始めに、第１のタイミングＴ１で入力クロ
ックφDが立ち下がると、拡散領域８の電位の降下に伴
って入力制御電極５、６及び信号電極７の下のチャネル
領域１が電荷で満たされる。このとき転送クロックφ1
はローレベル（転送クロックφ2はハイレベル）になっ
ており、入力制御電極６に隣接する転送電極４の下には
ポテンシャルの障壁が形成されている。続く第２のタイ
ミングＴ２で入力クロックφDが立ち上がると、拡散領
域８の電位が上昇し、入力制御電極５、６及び信号電極
７の下のチャネル領域１の電荷は、信号電極７が形成す
るポテンシャルを越える分が拡散領域８に吸収される。
従って、チャネル領域１の入力側に、電圧ＶD2と入力信
号Ｘ(t)との差に対応する量の電荷が取り込まれること
とになる。そして、第３のタイミングＴ３で転送クロッ
クφ1、φ2が反転すると、転送クロックφ1を受ける転
送電極４の下のチャネル領域１のポテンシャルが深く形
成され、入力制御電極６の下のチャネル領域１にある情
報電荷が転送電極４の下のチャネル領域１に転送され
る。この後は、転送クロックφ1、φ2の反転が繰り返さ
れ、電荷が順次出力側に転送される。
ックφDが立ち下がると、拡散領域８の電位の降下に伴
って入力制御電極５、６及び信号電極７の下のチャネル
領域１が電荷で満たされる。このとき転送クロックφ1
はローレベル（転送クロックφ2はハイレベル）になっ
ており、入力制御電極６に隣接する転送電極４の下には
ポテンシャルの障壁が形成されている。続く第２のタイ
ミングＴ２で入力クロックφDが立ち上がると、拡散領
域８の電位が上昇し、入力制御電極５、６及び信号電極
７の下のチャネル領域１の電荷は、信号電極７が形成す
るポテンシャルを越える分が拡散領域８に吸収される。
従って、チャネル領域１の入力側に、電圧ＶD2と入力信
号Ｘ(t)との差に対応する量の電荷が取り込まれること
とになる。そして、第３のタイミングＴ３で転送クロッ
クφ1、φ2が反転すると、転送クロックφ1を受ける転
送電極４の下のチャネル領域１のポテンシャルが深く形
成され、入力制御電極６の下のチャネル領域１にある情
報電荷が転送電極４の下のチャネル領域１に転送され
る。この後は、転送クロックφ1、φ2の反転が繰り返さ
れ、電荷が順次出力側に転送される。
【０００７】出力制御電極９は、一定の電圧ＶGに従
い、転送クロックφ1、φ2がハイレベルのときに転送電
極４が形成するポテンシャルより浅く、ローレベルのと
きに転送電極４が形成するポテンシャルより深くなるポ
テンシャルを形成する。第１のタイミングＴ１で転送ク
ロックφ2がハイレベルにあると、出力制御電極９に隣
接する転送電極４の下に深いポテンシャルが形成され、
情報電荷を蓄積する。続く第２のタイミングＴ２でリセ
ットクロックφRが立ち上がると、リセット電極１２が
オンして拡散領域１０がリセットドレインＲＤに接続さ
れ、拡散領域１０の電位がリセットドレインＲＤの電位
と同一電位に初期設定される。そして、第３のタイミン
グＴ３で転送クロックφ1、φ2が反転し、転送クロック
φ 2を受ける転送電極４の下のポテンシャルが浅くなる
と、転送電極４の下のチャネル領域１にある情報電荷が
出力制御電極９が形成するポテンシャルを越えて拡散領
域１０に転送される。電気的に独立する拡散領域１０
は、受け取った情報電荷の量に対応してその電位を変化
させるため、ビット単位で転送される情報電荷の増減が
電位の変動として表れ、入力信号Ｘ(t)に対応する出力
信号Ｙ(t)が取り出されることになる。
い、転送クロックφ1、φ2がハイレベルのときに転送電
極４が形成するポテンシャルより浅く、ローレベルのと
きに転送電極４が形成するポテンシャルより深くなるポ
テンシャルを形成する。第１のタイミングＴ１で転送ク
ロックφ2がハイレベルにあると、出力制御電極９に隣
接する転送電極４の下に深いポテンシャルが形成され、
情報電荷を蓄積する。続く第２のタイミングＴ２でリセ
ットクロックφRが立ち上がると、リセット電極１２が
オンして拡散領域１０がリセットドレインＲＤに接続さ
れ、拡散領域１０の電位がリセットドレインＲＤの電位
と同一電位に初期設定される。そして、第３のタイミン
グＴ３で転送クロックφ1、φ2が反転し、転送クロック
φ 2を受ける転送電極４の下のポテンシャルが浅くなる
と、転送電極４の下のチャネル領域１にある情報電荷が
出力制御電極９が形成するポテンシャルを越えて拡散領
域１０に転送される。電気的に独立する拡散領域１０
は、受け取った情報電荷の量に対応してその電位を変化
させるため、ビット単位で転送される情報電荷の増減が
電位の変動として表れ、入力信号Ｘ(t)に対応する出力
信号Ｙ(t)が取り出されることになる。
【０００８】
【発明が解決しようとする課題】映像信号を輝度成分と
色成分とに分離するＹ／Ｃ分離や、ビデオテープレコー
ダでの映像信号の再生時のクロストークによるノイズを
除去するＣＮＲ(ChromaNoise Reduction)に用いるくし
型フィルタにおいては、互いの位相差を１８０°として
映像信号を差し引くように構成される。例えば、水平走
査期間毎に位相が９０°ずれるＰＡＬ方式に対応した映
像信号においては、その映像信号から２水平走査期間遅
延した同じ映像信号を差し引くことにより、色成分を残
して輝度成分が取り除かれる。従って、くし型フィルタ
は、ディレイラインと減算回路との組み合わせにより実
現される。
色成分とに分離するＹ／Ｃ分離や、ビデオテープレコー
ダでの映像信号の再生時のクロストークによるノイズを
除去するＣＮＲ(ChromaNoise Reduction)に用いるくし
型フィルタにおいては、互いの位相差を１８０°として
映像信号を差し引くように構成される。例えば、水平走
査期間毎に位相が９０°ずれるＰＡＬ方式に対応した映
像信号においては、その映像信号から２水平走査期間遅
延した同じ映像信号を差し引くことにより、色成分を残
して輝度成分が取り除かれる。従って、くし型フィルタ
は、ディレイラインと減算回路との組み合わせにより実
現される。
【０００９】電荷転送素子を用いるディレイラインの場
合、取り扱う信号を直接減算することができないため、
くし型フィルタは、図９に示すように、ディレイライン
から出力される信号を別に設けられた減算回路で差し引
くように構成される。即ち、信号Ｘ(t)に対して遅延の
ない信号Ｙ1(t)と２水平走査期間遅延された信号Ｙ2(t )
とを得る遅延部と、これらの信号Ｙ1(t)、Ｙ2(t)の互い
の差から信号Ｚ(t)を得る演算部とを独立した集積回路
として設け、それぞれを接続して所望の信号Ｚ(t )を得
ている。このように遅延部と演算部とが別の集積回路で
構成されると、遅延部から演算部への信号Ｙ1(t)、Ｙ
2(t)の入力経路が２つになり、互いの経路の遅延量や減
衰量の違いよる差が生じるため、フィルタの特性を劣化
させることになる。さらには、くし型フィルタが２チッ
プ構成となることから、このくし型フィルタを採用する
信号処理装置の小型化の障害となるおそれがある。
合、取り扱う信号を直接減算することができないため、
くし型フィルタは、図９に示すように、ディレイライン
から出力される信号を別に設けられた減算回路で差し引
くように構成される。即ち、信号Ｘ(t)に対して遅延の
ない信号Ｙ1(t)と２水平走査期間遅延された信号Ｙ2(t )
とを得る遅延部と、これらの信号Ｙ1(t)、Ｙ2(t)の互い
の差から信号Ｚ(t)を得る演算部とを独立した集積回路
として設け、それぞれを接続して所望の信号Ｚ(t )を得
ている。このように遅延部と演算部とが別の集積回路で
構成されると、遅延部から演算部への信号Ｙ1(t)、Ｙ
2(t)の入力経路が２つになり、互いの経路の遅延量や減
衰量の違いよる差が生じるため、フィルタの特性を劣化
させることになる。さらには、くし型フィルタが２チッ
プ構成となることから、このくし型フィルタを採用する
信号処理装置の小型化の障害となるおそれがある。
【００１０】また、図１０に示すように、信号Ｘ(t)と
その反転信号とをディレイラインに入力し、そのディレ
イラインの出力側で信号Ｙ1(t)、Ｙ2(t)を加算するよう
にしてくし型フィルタを構成することも考えられる。電
荷転送素子での信号の加算は、転送過程の電荷を互いに
合成することで容易に実現できるため、ディレイライン
と減算回路とを電荷転送素子により実現できる。しかし
ながら、フィルタへの信号Ｘ(t)の入力の前段階で信号
Ｘ(t)の反転処理が必要なため、新たな信号処理回路が
追加されることになり、実質的に１チップ構成とするこ
とは困難である。
その反転信号とをディレイラインに入力し、そのディレ
イラインの出力側で信号Ｙ1(t)、Ｙ2(t)を加算するよう
にしてくし型フィルタを構成することも考えられる。電
荷転送素子での信号の加算は、転送過程の電荷を互いに
合成することで容易に実現できるため、ディレイライン
と減算回路とを電荷転送素子により実現できる。しかし
ながら、フィルタへの信号Ｘ(t)の入力の前段階で信号
Ｘ(t)の反転処理が必要なため、新たな信号処理回路が
追加されることになり、実質的に１チップ構成とするこ
とは困難である。
【００１１】そこで本発明は、くし型フィルタを１チッ
プ構成とし、良好なフィルタ特性を得ることを目的とす
る。
プ構成とし、良好なフィルタ特性を得ることを目的とす
る。
【００１２】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、チャネル領域の一方の端部に周期的に電荷を入力す
る入力手段と、この入力手段に隣接してチャネル領域上
に配置されて第１の信号を受ける第１の電極と、この第
１の電極から所定の距離を隔ててチャネル領域上に配置
されて第２の信号を受ける第２の電極と、上記第１の電
極及び上記第２の電極の間に跨って配置されて一定の電
位を受ける第３の電極と、この第３の電極の下のチャネ
ル領域にある電荷を周期的に排出する排出手段と、上記
第２の電極の上記第３の電極側とは反対側のチャネル領
域上に互いに絶縁された状態で、且つ平行に配列され、
上記入力手段の動作に同期した多相のクロックを受ける
複数の転送電極と、を備え、上記第１の電極と上記第２
の電極とがチャネル領域内にそれぞれ形成するポテンシ
ャルの互いの差に応じて、上記入力手段から上記転送電
極の下のチャネル領域に電荷を導き入れることにある。
解決するために成されたもので、その特徴とするところ
は、チャネル領域の一方の端部に周期的に電荷を入力す
る入力手段と、この入力手段に隣接してチャネル領域上
に配置されて第１の信号を受ける第１の電極と、この第
１の電極から所定の距離を隔ててチャネル領域上に配置
されて第２の信号を受ける第２の電極と、上記第１の電
極及び上記第２の電極の間に跨って配置されて一定の電
位を受ける第３の電極と、この第３の電極の下のチャネ
ル領域にある電荷を周期的に排出する排出手段と、上記
第２の電極の上記第３の電極側とは反対側のチャネル領
域上に互いに絶縁された状態で、且つ平行に配列され、
上記入力手段の動作に同期した多相のクロックを受ける
複数の転送電極と、を備え、上記第１の電極と上記第２
の電極とがチャネル領域内にそれぞれ形成するポテンシ
ャルの互いの差に応じて、上記入力手段から上記転送電
極の下のチャネル領域に電荷を導き入れることにある。
【００１３】
【作用】本発明によれば、第１の電極及び第２の電極に
よりそれぞれ第１の信号及び第２の信号に応じた深さの
ポテンシャルが形成され、第１の電極が形成するポテン
シャルに対応して電荷が蓄積されると共に、この電荷
が、第２の電極が形成するポテンシャルに対応した分を
残して第２の電極及び第３の電極の下のチャネル領域か
ら転送電極の下のチャネル領域に転送される。従って、
チャネル領域には第１の信号と第２の信号との差に対応
して電荷が取り込まれる。
よりそれぞれ第１の信号及び第２の信号に応じた深さの
ポテンシャルが形成され、第１の電極が形成するポテン
シャルに対応して電荷が蓄積されると共に、この電荷
が、第２の電極が形成するポテンシャルに対応した分を
残して第２の電極及び第３の電極の下のチャネル領域か
ら転送電極の下のチャネル領域に転送される。従って、
チャネル領域には第１の信号と第２の信号との差に対応
して電荷が取り込まれる。
【００１４】
【実施例】図１は、本発明の電荷転送素子及びこの電荷
転送素子に入力する信号を遅延するディレイラインを構
成する電荷転送素子の平面図で、図２は、本発明の電荷
転送素子のＸ−Ｘ線断面図である。ディレイラインを構
成する第１の電荷転送素子Ａ及び第２の電荷転送素子Ｂ
は、転送ビット数は互いに異なるが、共に図６に示す電
荷転送素子と同一の構造を成している。即ち、チャネル
領域１上に、２相の転送クロックφA1、φA2を受ける複
数の転送電極４が配置され、入力側に、一定の電圧
ＶD1、ＶD2を受ける一対の入力制御電極５、６と、信号
Ｘ(t)を受ける信号電極７と、入力クロックφD1を受け
る拡散領域８とが設けられる。そして、出力側に、一定
の電圧ＶG1を受ける出力制御電極９と、電位変動をそれ
ぞれ信号Ｙ1(t)、Ｙ2(t)として出力する拡散領域１０
と、リセットドレインＲＤとなる拡散領域１１と、リセ
ットクロックφR1を受けるリセット電極１２とが設けら
れる。ここで、各電荷転送素子Ａ、Ｂが有する転送電極
４の数は、第２の電荷転送素子Ｂの遅延時間が第１の電
荷転送素子Ａの遅延時間より２水平走査期間長くなるよ
うに設定される。この結果、それぞれの電荷転送素子
Ａ、Ｂから得られる信号Ｙ1(t)、Ｙ2(t)は、互いに２水
平走査期間ずれることになり、この信号Ｙ1(t)、Ｙ2(t)
が第３の電荷転送素子Ｃに入力される。
転送素子に入力する信号を遅延するディレイラインを構
成する電荷転送素子の平面図で、図２は、本発明の電荷
転送素子のＸ−Ｘ線断面図である。ディレイラインを構
成する第１の電荷転送素子Ａ及び第２の電荷転送素子Ｂ
は、転送ビット数は互いに異なるが、共に図６に示す電
荷転送素子と同一の構造を成している。即ち、チャネル
領域１上に、２相の転送クロックφA1、φA2を受ける複
数の転送電極４が配置され、入力側に、一定の電圧
ＶD1、ＶD2を受ける一対の入力制御電極５、６と、信号
Ｘ(t)を受ける信号電極７と、入力クロックφD1を受け
る拡散領域８とが設けられる。そして、出力側に、一定
の電圧ＶG1を受ける出力制御電極９と、電位変動をそれ
ぞれ信号Ｙ1(t)、Ｙ2(t)として出力する拡散領域１０
と、リセットドレインＲＤとなる拡散領域１１と、リセ
ットクロックφR1を受けるリセット電極１２とが設けら
れる。ここで、各電荷転送素子Ａ、Ｂが有する転送電極
４の数は、第２の電荷転送素子Ｂの遅延時間が第１の電
荷転送素子Ａの遅延時間より２水平走査期間長くなるよ
うに設定される。この結果、それぞれの電荷転送素子
Ａ、Ｂから得られる信号Ｙ1(t)、Ｙ2(t)は、互いに２水
平走査期間ずれることになり、この信号Ｙ1(t)、Ｙ2(t)
が第３の電荷転送素子Ｃに入力される。
【００１５】第３の電荷転送素子Ｃは、信号Ｙ2(t)から
信号Ｙ1(t)を差し引いて信号Ｚ(t)を得るように構成さ
れるもので、チャネル領域２１内を信号Ｙ1(t)と信号Ｙ
2(t)との差に対応する量の情報電荷を転送する。情報電
荷の転送経路を成すチャネル領域２１は、シリコン基板
２２の表面に分離領域２３で取り囲まれて形成される。
このチャネル領域２１上には、チャネル領域２１のポテ
ンシャルを制御する複数の転送電極２４が、一部をオー
バラップさせて互い違いに２層に積層され、チャネル領
域２１と交差して配列される。これらの転送電極２４
は、２相の転送クロックφB1、φB2を受け、チャネル領
域２１内の情報電荷をポテンシャルの作用により入力側
から出力側へ転送する。
信号Ｙ1(t)を差し引いて信号Ｚ(t)を得るように構成さ
れるもので、チャネル領域２１内を信号Ｙ1(t)と信号Ｙ
2(t)との差に対応する量の情報電荷を転送する。情報電
荷の転送経路を成すチャネル領域２１は、シリコン基板
２２の表面に分離領域２３で取り囲まれて形成される。
このチャネル領域２１上には、チャネル領域２１のポテ
ンシャルを制御する複数の転送電極２４が、一部をオー
バラップさせて互い違いに２層に積層され、チャネル領
域２１と交差して配列される。これらの転送電極２４
は、２相の転送クロックφB1、φB2を受け、チャネル領
域２１内の情報電荷をポテンシャルの作用により入力側
から出力側へ転送する。
【００１６】チャネル領域２１の入力側には、第１の信
号Ｙ1(t)を受ける第１の信号電極２５及び第２の信号Ｙ
2(t)を受ける第２の信号電極２６が、チャネル領域２１
に交差し、互いに一定の距離を隔てて配置される。第２
の信号電極２６については、入力側端部に配置される転
送電極２４と一部が重なるように配置される。これらの
信号電極２５、２６の間には、一定の電圧ＶS1が与えら
れる入力制御電極２７が配置され、信号電極２５、２６
の間のチャネル領域２１のポテンシャルが各信号電極２
５、２６の下のポテンシャルより深く固定される。ま
た、チャネル領域２１の入力側に連続するように、入力
クロックφD2を受ける拡散領域２８が設けられ、この拡
散領域２８から第１の信号Ｙ1(t)に従う量の情報電荷を
入力制御電極２７の下のチャネル領域２１に取り込むよ
うに構成される。さらに、入力制御電極２７の下でチャ
ネル領域２１に連続する補助チャネル領域２９が形成さ
れ、この補助チャネル領域２９上に、補助チャネル領域
２９と交差し、入力制御電極２７と一部が重なるように
してリセットクロックφR2を受けるリセット電極３０が
配置される。補助チャネル領域２９の端部には、電荷排
出用のリセットドレインＲＤとなる拡散領域３１が、リ
セット電極３０と隣接して形成される。これにより、リ
セットクロックφR2に応答してリセット電極３０がオン
すると、入力制御電極２７の下のチャネル領域２１内の
情報電荷がリセットドレインＲＤに排出される。
号Ｙ1(t)を受ける第１の信号電極２５及び第２の信号Ｙ
2(t)を受ける第２の信号電極２６が、チャネル領域２１
に交差し、互いに一定の距離を隔てて配置される。第２
の信号電極２６については、入力側端部に配置される転
送電極２４と一部が重なるように配置される。これらの
信号電極２５、２６の間には、一定の電圧ＶS1が与えら
れる入力制御電極２７が配置され、信号電極２５、２６
の間のチャネル領域２１のポテンシャルが各信号電極２
５、２６の下のポテンシャルより深く固定される。ま
た、チャネル領域２１の入力側に連続するように、入力
クロックφD2を受ける拡散領域２８が設けられ、この拡
散領域２８から第１の信号Ｙ1(t)に従う量の情報電荷を
入力制御電極２７の下のチャネル領域２１に取り込むよ
うに構成される。さらに、入力制御電極２７の下でチャ
ネル領域２１に連続する補助チャネル領域２９が形成さ
れ、この補助チャネル領域２９上に、補助チャネル領域
２９と交差し、入力制御電極２７と一部が重なるように
してリセットクロックφR2を受けるリセット電極３０が
配置される。補助チャネル領域２９の端部には、電荷排
出用のリセットドレインＲＤとなる拡散領域３１が、リ
セット電極３０と隣接して形成される。これにより、リ
セットクロックφR2に応答してリセット電極３０がオン
すると、入力制御電極２７の下のチャネル領域２１内の
情報電荷がリセットドレインＲＤに排出される。
【００１７】チャネル領域２１の出力側には、一定の電
圧ＶGが与えられ、チャネル領域２１の出力側端部にポ
テンシャルの障壁を形成する出力制御電極３２が転送電
極２４に並んで配置される。この出力制御電極２３に隣
接し、チャネル領域２１の出力側に連続して電気的に独
立した拡散領域３３が形成され、この拡散領域３３の電
位変動が信号Ｚ(t)として出力される。また、拡散領域
３３から一定の距離を隔てて、電荷排出用のリセットド
レインＲＤとなる拡散領域３４が設けられる。さらに、
これらの拡散領域３３、３４の間に、リセットクロック
φR3を受けるリセット電極３５が配置され、リセットク
ロックφR3に応答して拡散領域３３の情報電荷をリセッ
トドレインＲＤへ排出するように構成される。
圧ＶGが与えられ、チャネル領域２１の出力側端部にポ
テンシャルの障壁を形成する出力制御電極３２が転送電
極２４に並んで配置される。この出力制御電極２３に隣
接し、チャネル領域２１の出力側に連続して電気的に独
立した拡散領域３３が形成され、この拡散領域３３の電
位変動が信号Ｚ(t)として出力される。また、拡散領域
３３から一定の距離を隔てて、電荷排出用のリセットド
レインＲＤとなる拡散領域３４が設けられる。さらに、
これらの拡散領域３３、３４の間に、リセットクロック
φR3を受けるリセット電極３５が配置され、リセットク
ロックφR3に応答して拡散領域３３の情報電荷をリセッ
トドレインＲＤへ排出するように構成される。
【００１８】以上の第１乃至第３の電荷転送素子Ａ、
Ｂ、Ｃについては、同一のシリコン基板２２上に形成す
ることができ、その結果、図３に示す如く、くし型フィ
ルタをワンチップ構成で実現することができる。図４
は、本発明の電荷転送素子の動作を示すタイミング図
で、図５は、チャネル領域２１内のポテンシャル図であ
る。
Ｂ、Ｃについては、同一のシリコン基板２２上に形成す
ることができ、その結果、図３に示す如く、くし型フィ
ルタをワンチップ構成で実現することができる。図４
は、本発明の電荷転送素子の動作を示すタイミング図
で、図５は、チャネル領域２１内のポテンシャル図であ
る。
【００１９】入力制御電極２７は、印加される電圧ＶS1
に従って一定のポテンシャルを形成するのに対して、一
対の信号電極２５、２６は、信号Ｙ1(t)、Ｙ2(t)のレベ
ルに応じて変動するポテンシャルを形成する。但し、入
力制御電極２７が形成するポテンシャルが、信号電極２
５、２６が形成するポテンシャルよりも深くなるように
電圧ＶS1が設定され、且つ、信号電極２６が形成するポ
テンシャルが、信号電極２５が形成するポテンシャルよ
り深くなるように信号Ｙ1(t)、Ｙ2(t)の一方にに所定の
オフセット電圧が与えられる。
に従って一定のポテンシャルを形成するのに対して、一
対の信号電極２５、２６は、信号Ｙ1(t)、Ｙ2(t)のレベ
ルに応じて変動するポテンシャルを形成する。但し、入
力制御電極２７が形成するポテンシャルが、信号電極２
５、２６が形成するポテンシャルよりも深くなるように
電圧ＶS1が設定され、且つ、信号電極２６が形成するポ
テンシャルが、信号電極２５が形成するポテンシャルよ
り深くなるように信号Ｙ1(t)、Ｙ2(t)の一方にに所定の
オフセット電圧が与えられる。
【００２０】第１のタイミングＴ１で入力クロックφD2
が立ち下がると、拡散領域２８の電位が降下し、これに
伴って信号電極２５、２６及び入力制御電極２７の下の
チャネル領域２１が電荷で満たされる。このとき転送ク
ロックφB1はローレベル（転送クロックφB2はハイレベ
ル）になっており、入力制御電極２７に隣接する転送電
極２４の下にはポテンシャルの障壁が形成される。第２
のタイミングＴ２で入力クロックφD2が立ち上がると、
拡散領域２８の電位が上昇し、信号電極２５、２６及び
入力制御電極２７の下の電荷は、信号電極２５が形成す
るポテンシャルを越える分が拡散領域２８に吸収され
る。そこで、第３のタイミングＴ３で転送クロック
φB1、φB2が反転して転送クロックφB1を受ける転送電
極２４の下のポテンシャルが深く形成されると、信号電
極２６及び入力制御電極２７の下のチャネル領域２１に
ある電荷のうち、信号電極２６が形成するポテンシャル
を越える分が転送電極２４の下のチャネル領域２１に転
送される。従って、チャネル領域２１の入力側には、信
号電極２５が形成するポテンシャルと信号電極２６が形
成するポテンシャルの差ｄ、即ち、信号Ｙ1(t)と信号Ｙ
2(t)との差に対応する量の電荷が取り込まれることとに
なる。このあと、リセットクロックφR2が立ち上がり、
リセット電極３０がオンすると、入力制御電極２７の下
のチャネル領域２１に残された電荷は、リセットドレイ
ンＲＤへ排出される。
が立ち下がると、拡散領域２８の電位が降下し、これに
伴って信号電極２５、２６及び入力制御電極２７の下の
チャネル領域２１が電荷で満たされる。このとき転送ク
ロックφB1はローレベル（転送クロックφB2はハイレベ
ル）になっており、入力制御電極２７に隣接する転送電
極２４の下にはポテンシャルの障壁が形成される。第２
のタイミングＴ２で入力クロックφD2が立ち上がると、
拡散領域２８の電位が上昇し、信号電極２５、２６及び
入力制御電極２７の下の電荷は、信号電極２５が形成す
るポテンシャルを越える分が拡散領域２８に吸収され
る。そこで、第３のタイミングＴ３で転送クロック
φB1、φB2が反転して転送クロックφB1を受ける転送電
極２４の下のポテンシャルが深く形成されると、信号電
極２６及び入力制御電極２７の下のチャネル領域２１に
ある電荷のうち、信号電極２６が形成するポテンシャル
を越える分が転送電極２４の下のチャネル領域２１に転
送される。従って、チャネル領域２１の入力側には、信
号電極２５が形成するポテンシャルと信号電極２６が形
成するポテンシャルの差ｄ、即ち、信号Ｙ1(t)と信号Ｙ
2(t)との差に対応する量の電荷が取り込まれることとに
なる。このあと、リセットクロックφR2が立ち上がり、
リセット電極３０がオンすると、入力制御電極２７の下
のチャネル領域２１に残された電荷は、リセットドレイ
ンＲＤへ排出される。
【００２１】そして、第４のタイミングＴ４で再び転送
クロックφ1、φ2が反転すると、電荷は、転送クロック
φB1を受ける転送電極２４の下のチャネル領域２１から
転送クロックφB2を受ける転送電極２４の下のチャネル
領域２１に転送される。このとき、リセットクロックφ
R3が立ち上がり、出力側のリセット電極３５がオンして
リセットドレインＲＤが拡散領域３３に接続され、拡散
領域３３の電位がリセットドレインＲＤの電位と同一電
位に初期設定される。次の第５のタイミングＴ５で転送
クロックφB1、φB2が反転すると、転送クロックφB2を
受ける転送電極２４の下のポテンシャルが浅くなり、転
送電極２４の下のチャネル領域２１にある情報電荷が出
力制御電極３２の下のポテンシャルを越えて拡散領域３
３に転送される。この拡散領域３３は、受け取った情報
電荷の量に対応してその電位が変化するため、ビット単
位の電荷量が電圧値に変換され、信号Ｚ(t)として出力
される。ここで出力される信号Ｚ(t)は、信号Ｙ1(t)と
信号Ｙ2(t)との差に応答してチャネル領域２１の入力側
に取り込まれる電荷に対応するため、信号Ｙ2(t)から信
号Ｙ1(t)を差し引いた信号に一致することになる。
クロックφ1、φ2が反転すると、電荷は、転送クロック
φB1を受ける転送電極２４の下のチャネル領域２１から
転送クロックφB2を受ける転送電極２４の下のチャネル
領域２１に転送される。このとき、リセットクロックφ
R3が立ち上がり、出力側のリセット電極３５がオンして
リセットドレインＲＤが拡散領域３３に接続され、拡散
領域３３の電位がリセットドレインＲＤの電位と同一電
位に初期設定される。次の第５のタイミングＴ５で転送
クロックφB1、φB2が反転すると、転送クロックφB2を
受ける転送電極２４の下のポテンシャルが浅くなり、転
送電極２４の下のチャネル領域２１にある情報電荷が出
力制御電極３２の下のポテンシャルを越えて拡散領域３
３に転送される。この拡散領域３３は、受け取った情報
電荷の量に対応してその電位が変化するため、ビット単
位の電荷量が電圧値に変換され、信号Ｚ(t)として出力
される。ここで出力される信号Ｚ(t)は、信号Ｙ1(t)と
信号Ｙ2(t)との差に応答してチャネル領域２１の入力側
に取り込まれる電荷に対応するため、信号Ｙ2(t)から信
号Ｙ1(t)を差し引いた信号に一致することになる。
【００２２】以上の実施例においては、ＰＡＬ方式に従
う映像信号に対応する場合を例示したが、信号を１水平
走査期間ずらして互いに差し引くようにすれば、ＮＴＳ
Ｃ方式に従う映像信号に対応させることも可能である。
また、第３の電荷転送素子に２種類の信号を直接入力す
るようにすれば、アナログ信号の減算回路としと動作さ
せることができる。
う映像信号に対応する場合を例示したが、信号を１水平
走査期間ずらして互いに差し引くようにすれば、ＮＴＳ
Ｃ方式に従う映像信号に対応させることも可能である。
また、第３の電荷転送素子に２種類の信号を直接入力す
るようにすれば、アナログ信号の減算回路としと動作さ
せることができる。
【００２３】
【発明の効果】本発明によれば、電荷転送素子による減
算処理が可能になるため、その電荷転送素子をディレイ
ラインとして働く電荷転送素子と共に同一基板上に設
け、くし型フィルタを１チップ構成で実現できる。ま
た、減算処理される２つの信号を得る過程が略同一であ
ることから、回路の遅延または減衰の差によるフィルタ
特性の劣化を防止することができる。
算処理が可能になるため、その電荷転送素子をディレイ
ラインとして働く電荷転送素子と共に同一基板上に設
け、くし型フィルタを１チップ構成で実現できる。ま
た、減算処理される２つの信号を得る過程が略同一であ
ることから、回路の遅延または減衰の差によるフィルタ
特性の劣化を防止することができる。
【図１】本発明の電荷転送素子の平面図である。
【図２】本発明の電荷転送素子の断面図である。
【図３】くし型フィルタの構成を示すブロック図であ
る。
る。
【図４】本発明の電荷転送素子の動作タイミング図であ
る。
る。
【図５】本発明の電荷転送素子のポテンシャル図であ
る。
る。
【図６】従来の電荷転送素子の平面図である。
【図７】従来の電荷転送素子の断面図である。
【図８】従来の電荷転送素子のポテンシャル図である。
【図９】くし型フィルタの第１の構成例を示すブロック
図である。
図である。
【図１０】くし型フィルタの第２の構成例を示すブロッ
ク図である。
ク図である。
１、２１ チャネル領域 ２、２２ シリコン基板 ３、２３ 分離領域 ４、２４ 転送電極 ５、６、２７ 入力制御電極 ７、２５、２６ 信号電極 ８、１０、１２、２８、３１、３３、３４ 拡散領域 ９、３２ 出力制御電極 １１、３０、３５ リセット電極 ２９ 補助チャネル領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 9/64 H01L 21/339 H01L 29/762 H03H 11/26 H04N 5/335 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】 一方向に延在するチャネル領域上に、こ
のチャネル領域と交差する複数の電極が配列される電荷
転送素子であって、上記チャネル領域の一方の端部に周
期的に電荷を入力する入力手段と、この入力手段に隣接
して上記チャネル領域上に配置されて第１の信号を受け
る第１の電極と、この第１の電極から所定の距離を隔て
て上記チャネル領域上に配置されて第２の信号を受ける
第２の電極と、上記第１の電極及び上記第２の電極の間
に跨って配置されて一定の電位を受ける第３の電極と、
この第３の電極の下の上記チャネル領域にある電荷を周
期的に排出する排出手段と、上記第２の電極の上記第３
の電極側とは反対側の上記チャネル領域上に互いに絶縁
された状態で、且つ平行に配列される複数の転送電極
と、を備え、上記複数の転送電極へ上記第２の電極に隣
接する転送電極下の上記チャネル領域にポテンシャルの
障壁を形成するクロックを印加しつつ、上記第１の電極
と上記第２の電極とが上記チャネル領域内にそれぞれ形
成するポテンシャルの互いの差に応じた電荷を蓄積し、
この後、上記ポテンシャルの障壁を消滅させるクロック
を上記複数の転送電極へ印加して、蓄積された電荷を上
記転送電極の下の上記チャネル領域に導き入れることを
特徴とする電荷転送素子。 - 【請求項２】 入力信号を第１の期間遅延して第１の信
号を得る第１の遅延手段と、入力信号を第２の期間遅延
して第２の信号を得る第２の遅延手段と、を含み、これ
らの第１の信号及び第２の信号がそれぞれ上記第１の電
極及び上記第２の電極に与えられることを特徴とする請
求項１記載の電荷転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18029093A JP3349202B2 (ja) | 1993-07-21 | 1993-07-21 | 電荷転送素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18029093A JP3349202B2 (ja) | 1993-07-21 | 1993-07-21 | 電荷転送素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738912A JPH0738912A (ja) | 1995-02-07 |
| JP3349202B2 true JP3349202B2 (ja) | 2002-11-20 |
Family
ID=16080630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18029093A Expired - Fee Related JP3349202B2 (ja) | 1993-07-21 | 1993-07-21 | 電荷転送素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3349202B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2885160B2 (ja) * | 1995-12-25 | 1999-04-19 | 日本電気株式会社 | 電荷転送装置及びその製造方法 |
| JP5017923B2 (ja) * | 2005-08-05 | 2012-09-05 | セイコーエプソン株式会社 | 電気光学装置、及びこれを備えた電子機器 |
| JP2007225760A (ja) * | 2006-02-22 | 2007-09-06 | Seiko Epson Corp | 電気光学装置、及びこれを備えた電子機器 |
-
1993
- 1993-07-21 JP JP18029093A patent/JP3349202B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738912A (ja) | 1995-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |