JP2003304118A - Ｌｃ発振回路 - Google Patents

Ｌｃ発振回路

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variable capacitor
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Abstract

(57)【要約】 【課題】 ＬＣ発振回路において、周波数特性のずれを
補正して歩留りを向上させる。 【解決手段】 このＬＣ発振回路はインダクタ１及び２
と、デジタル制御信号に基づいて制御電圧が与えられ制
御電圧に応じてその容量が変化する可変キャパシタ部１
２ａ及び１２ｂと、付加制御電圧によってその容量が変
化する付加可変キャパシタ部１３ａ及び１３ｂとを有し
ている。可変キャパシタ部は、第１〜第Ｋ（Ｋは２以上
の整数）のキャパシタと、デジタル制御信号に応じて制
御電圧として第１〜第Ｋの制御電圧を生成し第１〜第Ｋ
の可変キャパシタに与えるバッファ部とを有しており、
デジタル制御信号の第ｋ（ｋは１からＫまでのいずれか
の整数）ビット目の論理に応じてバッファ部は第ｋの制
御電圧として第１の電圧と第１の電圧よりも低い第２の
電圧とを選択的に生成する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】この発明は発振周波数の変動
を抑えることができるＬＣ発振回路に関するものであ
る。
【０００２】
【従来の技術】一般に、ＬＣ発振回路ではその発振周波
数はインダクタンスと容量によって決定される関係上、
ＬＣ発振回路を周波数シンセサイザー等に用いる際に
は、インダクタンスを固定し、容量を可変として発振周
波数を可変としている。そして、デジタル制御によっ
て、発振周波数を可変とするＬＣ発振回路として、ＣＭ
ＯＳ差動ＬＣ発振回路が知られている。
【０００３】図１７は従来のＣＭＯＳ差動ＬＣ発振回路
の構成を示す図である。図において、１及び２はインダ
クタ、３及び４は可変キャパシタ、５及び６はＮＭＯＳ
トランジスタ、７は定電流源である。ＮＭＯＳトランジ
スタ５及び６はクロスカップル接続されており、可変キ
ャパシタ３及び４の各々は第１〜第Ｋ（Ｋは２以上の整
数）のキャパシタが並列状態に配置されている。そし
て、可変キャパシタ３及び４はそれぞれＫビットのデジ
タル制御信号ＴＵＮＥによって制御される。つまり、第
ｋのキャパシタはデジタル制御信号ＴＵＮＥの第ｋ（ｋ
は１からＫまでのいずれかの整数）ビット目に応じてそ
の容量が調整され、可変キャパシタ３及び４はその容量
ＣＴが変化することになる。
【０００４】このようにして、可変キャパシタ３及び４
の各々はデジタル制御信号ＴＵＮＥによってその容量が
調整されて、ＣＭＯＳ差動ＬＣ発振回路の発振周波数が
変化する。ここで、第ｋのキャパシタの容量をＣＴｋ−
１で表すと、デジタル制御信号ＴＵＮＥによって第１の
キャパシタの容量ＣＴ０が１に調整された際には、第Ｋ
のキャパシタの容量ＣＴＫ−１は２（Ｋ−１）にされ
る。この結果、図示のＣＭＯＳ差動ＬＣ発振回路では、
発振周波数をデジタル制御信号ＴＵＮＥによって調整し
た際、その発振周波数が２（Ｋ−１）段階に非連続的に
変化することになる。このため、実際には、アナログ制
御によるキャパシタ（アナログキャパシタ：図示せず）
を付加して、各段階（各ステップ）間を連続的に変化さ
せている。つまり、発振周波数を連続的に変化させてい
る。このアナログキャパシタは可変キャパシタ３及び４
に並列に配置され、例えば、チャージポンプ回路（図示
せず）からの制御電圧によって制御される。そして、こ
のアナログキャパシタによって発振周波数の変化、位相
同期、及び追従動作が行われる。
【０００５】図１８はデジタル制御信号ＴＵＮＥ（ＴＵ
ＮＥコード）と発振周波数との関係を示す図である。図
において、ＴＵＮＥコードが最小コード（ｍｉｎコー
ド）から最大コード（ｍａｘコード）へと変化するにつ
れて、発振周波数は最小周波数（ｆｍｉｎ）から最大周
波数（ｆｍａｘ）へと連続的に変化する。
【０００６】
【発明が解決しようとする課題】従来のＬＣ発振回路は
以上のように構成されているので、図１８に示すよう
に、所望の周波数特性が符号８で示す特性であるとする
と（つまり、設計上では符号８で示す特性に設計したと
しても）、製造過程において、設計値とのずれが生じる
ことがあるばかりでなく、製造過程において、個々のＣ
ＭＯＳ差動ＬＣ発振回路に製造上のばらつきが不可避的
に生じてしまう。この結果、ＣＭＯＳ差動ＬＣ発振回路
において所望の周波数特性が得られないことがある。
【０００７】さらに、ＣＭＯＳ差動ＬＣ発振回路の使用
環境においては、不可避的に雰囲気温度に起因してばら
つきが生じてしまうこともある。この結果、図１８に符
号１０又は１１で示すように、ＣＭＯＳ差動ＬＣ発振回
路の周波数特性が所望の周波数特性からずれてしまうこ
とになる（つまり、周波数特性に変動が生じてしま
う）。そして、従来のＣＭＯＳ差動ＬＣ発振回路では、
周波数特性の変動を補正することができず、このような
周波数特性のずれはＣＭＯＳ差動ＬＣ発振回路の歩留り
を低下させてしまうという課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、周波数特性のずれを補正して歩留
りを向上させることのできるＬＣ発振回路を得ることを
目的とする。
【０００９】
【課題を解決するための手段】この発明に係るＬＣ発振
回路は、予め定められた最大発振周波数及び最小発振周
波数との間で周波数を変化させるＬＣ発振回路におい
て、インダクタと、デジタル制御信号に基づいて制御電
圧が与えられ該制御電圧に応じてその容量が変化する可
変キャパシタ手段と、付加制御電圧によってその容量が
変化する付加可変キャパシタ手段とを有し、前記制御電
圧を変化させた際、前記可変キャパシタ手段が、前記最
大発振周波数及び前記最小発振周波数の一方を調整する
とともに、前記付加制御電圧を変化させた際前記付加可
変キャパシタ手段が前記最大発振周波数及び前記最小発
振周波数の他方を調整するものである。
【００１０】この発明に係るＬＣ発振回路は、可変キャ
パシタ手段がＮＭＯＳキャパシタ又はＰＭＯＳキャパシ
タで構成されており、制御電圧を変化させた際、その最
大容量が規定されて最小発振周波数を調整し、付加キャ
パシタ手段が、付加制御電圧を変化させた際、最大発振
周波数を調整するものである。
【００１１】この発明に係るＬＣ発振回路は、可変キャ
パシタ手段がＮＭＯＳキャパシタ又はＰＭＯＳキャパシ
タで構成されており、制御電圧を変化させた際、その最
小容量が規定されて最大発振周波数を調整し、付加キャ
パシタ手段が、付加制御電圧を変化させた際、最小発振
周波数を調整するものである。
【００１２】この発明に係るＬＣ発振回路は、変キャパ
シタ手段が、第１〜第Ｋのキャパシタと、前記第１〜前
記第Ｋのキャパシタに直列に接続された第１〜第Ｋのス
イッチとを有し、デジタル制御信号は、Ｋビットを備
え、前記デジタル制御信号の第ｋ（ｋは１からＫまでの
いずれかの整数）ビット目の論理に応じて第ｋのスイッ
チがオンオフ制御されて制御電圧を第ｋのキャパシタに
与えるものである。
【００１３】この発明に係るＬＣ発振回路は、制御電圧
及び付加制御電圧をそれぞれ制御電圧コード及び付加制
御電圧コードとして保持するレジスタ手段と、前記制御
電圧コード及び前記付加制御電圧コードをデジタル−ア
ナログ変換して前記制御電圧及び前記付加制御電圧とす
るデジタル−アナログ変換手段とを備えるものである。
【００１４】この発明に係るＬＣ発振回路は、予め定め
られた最大発振周波数及び最小発振周波数との間で周波
数を変化させるＬＣ発振回路において、インダクタと、
デジタル制御信号に基づいて制御電圧が与えられ該制御
電圧に応じてその容量が変化する可変キャパシタ手段と
を有し、前記制御電圧として第１の電圧と該第１の電圧
よりも低い第２の電圧とが前記デジタル制御信号に応じ
て選択的に与えられ、前記第１及び前記第２の電圧を変
化させて前記可変キャパシタ手段が前記最大発振周波数
及び前記最小発振周波数を調整するものである。
【００１５】この発明に係るＬＣ発振回路は、可変キャ
パシタ手段が、第１〜第Ｋ（Ｋは２以上の整数）のキャ
パシタと、デジタル制御信号に応じて制御電圧として第
１〜第Ｋの制御電圧を生成すると共に、前記第１〜前記
第Ｋの制御電圧を前記第１〜前記第Ｋのキャパシタに与
えるバッファ手段とを有し、前記デジタル制御信号が、
Ｋビットを備え、バッファ手段が前記デジタル制御信号
の第ｋ（ｋは１からＫまでのいずれかの整数）ビット目
の論理に応じて第ｋの制御電圧として第１の電圧と第２
の電圧とを選択的に生成するものである。
【００１６】この発明に係るＬＣ発振回路は、制御電圧
を制御電圧コードとして保持するレジスタ手段と、前記
制御電圧コードをデジタル−アナログ変換して前記制御
電圧とするデジタル−アナログ変換手段とを備えるもの
である。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＬ
Ｃ発振回路（ＣＭＯＳ差動ＬＣ発振回路）の構成を示す
図である。なお、図１７に示すＣＭＯＳ差動ＬＣ発振回
路と同一の構成要素について同一の参照番号を付す。図
において、１２ａ及び１２ｂはそれぞれ第１及び第２の
可変キャパシタ部、１３ａ及び１３ｂそれぞれ第１及び
第２の付加可変キャパシタ部である。第１及び第２の可
変キャパシタ部１２ａ及び１２ｂはそれぞれＮＭＯＳト
ランジスタ６及び５のゲートに接続されている。そし
て、第１及び第２の付加可変キャパシタ部１３ａ及び１
３ｂはそれぞれ第１及び第２の可変キャパシタ部１２ａ
及び１２ｂに並列に配置されている。第１及び第２の可
変キャパシタ部１２ａ及び１２ｂの各々は、後述するよ
うにして、Ｋビットのデジタル制御信号ＴＵＮＥ（ＴＵ
ＮＥコード）に応じて制御されて、その容量が変化す
る。一方、第１及び第２の付加可変キャパシタ部１３ａ
及び１３ｂはそれぞれ付加制御電圧ＶＣＸに応じて制御
されて、後述するようにして、その容量が変化する。な
お、図示はしないが、図１に示すＬＣ発振回路において
も、図１７で説明したアナログキャパシタが第１の可変
キャパシタ部１２ａ及び第１の付加可変キャパシタ部１
３ａに並列に配置されるとともにも、第２の可変キャパ
シタ部１２ｂ及び第２の付加可変キャパシタ部１３ｂに
並列に配置される。
【００１８】図２を参照して、いま、第１の可変キャパ
シタ部１２ａに注目すると、第１の可変キャパシタ部１
２ａは、第１〜第ＫのＮＭＯＳキャパシタ４１〜４Ｋを
有しており、これら第１〜第ＫのＮＭＯＳキャパシタ４
１〜４Ｋの各々は、ＮＭＯＳトランジスタのゲート端子
とソース端子及びドレイン端子とを短絡させて容量を形
成し、ゲート端子が発振ノード２１に接続されている。
そして、ソース端子及びドレイン端子の端子電圧を変化
させてその容量を変化させる。ここでは、第ｋのＮＭＯ
Ｓキャパシタ４ｋの容量をＣＴｋ−１で示す。
【００１９】第１〜第ＫのＮＭＯＳキャパシタ４１〜４
Ｋにはそれぞれ第１〜第Ｋのバッファ（バッファ手段）
５１〜５Ｋが接続されており、これら第１〜第Ｋのバッ
ファ５１〜５ＫはＴＵＮＥコードに応じて第１〜第Ｋの
制御電圧を生成して、第１〜第ＫのＮＭＯＳキャパシタ
４１〜４Ｋに印加する。前述のＴＵＮＥコードの第ｋビ
ット目ＴＵＮＥｋ−１がＨレベル“論理１”である際に
は、第ｋのバッファ５ｋは第ｋの制御電圧として第１の
電圧ＶＣＨを出力し、ＴＵＮＥコードの第ｋビット目Ｔ
ＵＮＥｋ−１がＬレベル“論理０”である際には、第ｋ
のバッファ５ｋは第ｋの制御電圧として第２の電圧ＶＣ
Ｌを出力する（第２の電圧ＶＣＬ＜第１の電圧ＶＣ
Ｈ）。なお、図示はしないが、第２の可変キャパシタ部
１２ｂについても第１の可変キャパシタ部１２ａと同様
に構成されている。
【００２０】次に、第１の付加可変キャパシタ部１３ａ
に注目すると、第１の付加可変キャパシタ部１３ａは、
ＮＭＯＳキャパシタ２０を有しており、ＮＭＯＳキャパ
シタ２０はＮＭＯＳトランジスタのゲート端子とソース
端子及びドレイン端子とを短絡させて容量を形成し、ゲ
ート端子が発振ノード２１に接続されている。そして、
ソース端子及びドレイン端子の端子電圧を変化させてそ
の容量を変化させる。ここでは、ＮＭＯＳキャパシタ２
０の容量をＣＸで示し、端子電圧として付加制御電圧Ｖ
ＣＸが印加される。なお、第２の付加可変キャパシタ部
１３ｂも第１の付加可変キャパシタ部１３ａと同様に構
成されている。
【００２１】次に動作について説明する。図３も参照し
て、いま、第ｋのＮＭＯＳキャパシタ４ｋにおいて、Ｔ
ＵＮＥコードの第ｋビット目がＬレベルであると、第ｋ
のＮＭＯＳキャパシタ４ｋのソース−ドレイン端子には
第２の電圧ＶＣＬが第ｋの制御電圧（端子電圧）として
印加される。第ｋのＮＭＯＳキャパシタ４ｋはソース−
ドレイン端子電圧Ｖｃが低いと（つまり、第２の電圧Ｖ
ＣＬである場合）、その容量は大きくなる（なお、Ｖｇ
はゲート電圧である）。一方、ＴＵＮＥコードの第ｋビ
ット目がＨレベルであると、第ｋのＮＭＯＳキャパシタ
４ｋのソース−ドレイン端子には第１の電圧ＶＣＨが第
ｋの制御電圧として印加される。第ｋのＮＭＯＳキャパ
シタ４ｋはソース−ドレイン端子電圧Ｖｃが高いと（つ
まり、第１の電圧ＶＣＨである場合）、その容量は小さ
くなる。
【００２２】この結果、ＴＵＮＥコードの値が小さい
程、第１及び第２の可変キャパシタ部１２ａ及び１２ｂ
の各々はその容量（合計容量）が大きくなって、ＬＣ発
振回路自体の発振周波数は低くなる。一方、ＴＵＮＥコ
ードの値が大きい程、第１及び第２の可変キャパシタ部
１２ａ及び１２ｂの各々はその容量（合計容量）が小さ
くなって、ＬＣ発振回路自体の発振周波数は高くなる。
【００２３】上述のことは、第１及び第２の付加可変キ
ャパシタ部１３ａ及び１３ｂについてもいえることであ
り、付加制御電圧ＶＣＸが低くなれば、ＮＭＯＳキャパ
シタ２０の容量が増加するから、発振周波数は低下する
ことになる。そして、付加制御電圧ＶＣＸが高くなれ
ば、ＮＭＯＳキャパシタ２０の容量が低下するから、発
振周波数は高くなる。
【００２４】ここで、図４を参照して、図１に示すＣＭ
ＯＳ差動ＬＣ発振回路における発振周波数の調整の一例
について説明する。
【００２５】まず、ＴＵＮＥコードを最大値として（ス
テップＳＴ１１）、この際の発振周波数（最大発振周波
数：ｆｍａｘ）を計測する。そして、この最大発振周波
数が所望（目標）の最大発振周波数（設計最大発振周波
数）となっているか否かを判定する（ｆｍａｘ＝ｔａｒ
ｇｅｔ：ステップＳＴ１２）。ｆｍａｘ≠ｔａｒｇｅｔ
であれば、付加制御電圧ＶＣＸを変化させて（ステップ
ＳＴ１３）、再びｆｍａｘを計測する。このようにし
て、ｆｍａｘが所望の最大発振周波数となるまで、付加
制御電圧ＶＣＸを調整する。例えば、所望の最大発振周
波数に対してｆｍａｘが低い場合には、前述したよう
に、付加制御電圧ＶＣＸを上げれば、発振周波数が増大
するから、ｆｍａｘを所望の最大周波数にすることがで
きる。
【００２６】次に、ＴＵＮＥコードを最小値として（ス
テップＳＴ１４）、この際の発振周波数（最小発振周波
数：ｆｍｉｎ）を計測する。そして、この最小発振周波
数が所望（目標）の最小発振周波数（設計最小発振周波
数）となっているか否かを判定する（ｆｍｉｎ＝ｔａｒ
ｇｅｔ：ステップＳＴ１５）。ｆｍｉｎ≠ｔｒａｇｅｔ
であれば、第２の電圧ＶＣＬを変化させて（ステップＳ
Ｔ１６）、再びｆｍｉｎを計測する。このようにして、
ｆｍｉｎが所望の最小発振周波数となるまで、第２の電
圧ＶＣＬを調整する。
【００２７】このようにすれば、ＴＵＮＥコードが最大
値の際には、第１及び第２の可変キャパシタ部１２ａ及
び１２ｂの容量は第１の電圧ＶＣＨのみで決定され、第
２の電圧ＶＣＬに依存しないから、ＴＵＮＥコードが最
大値である場合及び最小値である場合についてその発振
周波数（最大発振周波数及び最小発振周波数）を独立し
て調整することができる。この結果、上述のようにして
発振周波数を調整すれば、最大発振周波数及び最小発振
周波数をそれぞれ所望の最大発振周波数及び所望の最小
発振周波数に調整することができる。これによって、Ｔ
ＵＮＥコードにおける周波数ステップ間隔（発振周波数
間隔）を理論値（設計値）にほぼ一致させることができ
ることになる。
【００２８】このようにして、予め第１及び第２の付加
可変キャパシタ部１３ａ及び１３ｂを用いて最大発振周
波数を調整しておけば、ＴＵＮＥコードに応じて発振周
波数を所望の発振周波数に設定することができることに
なる。
【００２９】次に、図５を参照して、図１に示すＣＭＯ
Ｓ差動ＬＣ発振回路における発振周波数の調整の他の例
について説明する。
【００３０】まず、ＴＵＮＥコードを最小値として（ス
テップＳＴ２１）、この際の発振周波数（最小発振周波
数：ｆｍｉｎ）を計測する。そして、この最小発振周波
数が所望の最小発振周波数となっているか否かを判定す
る（ｆｍｉｎ＝ｔａｒｇｅｔ：ステップＳＴ２２）。ｆ
ｍｉｎ≠ｔａｒｇｅｔであれば、付加制御電圧ＶＣＸを
変化させて（ステップＳＴ２３）、再びｆｍｉｎを計測
する。このようにして、ｆｍｉｎが所望の最小発振周波
数となるまで、付加制御電圧ＶＣＸを調整する。例え
ば、所望の最小発振周波数に対してｆｍｉｎが高い場合
には、前述したように、付加制御電圧ＶＣＸを下げれ
ば、発振周波数が低下するから、ｆｍｉｎを所望の最小
周波数にすることができる。
【００３１】次に、ＴＵＮＥコードを最大値として（ス
テップＳＴ２４）、この際の発振周波数（最大発振周波
数：ｆｍａｘ）を計測する。そして、この最大発振周波
数が所望の最大発振周波数となっているか否かを判定す
る（ｆｍａｘ＝ｔａｒｇｅｔ：ステップＳＴ２５）。ｆ
ｍａｘ≠ｔｒａｇｅｔであれば、第１の電圧ＶＣＨを変
化させて（ステップＳＴ２６）、再びｆｍａｘを計測す
る。このようにして、ｆｍａｘが所望の最大発振周波数
となるまで、第１の電圧ＶＣＨを調整する。
【００３２】このようにすれば、ＴＵＮＥコードが最小
値の際には、第１及び第２の可変キャパシタ部１２ａ及
び１２ｂの容量は第２の電圧ＶＣＬのみで決定され、第
１の電圧ＶＣＨに依存しないから、ＴＵＮＥコードが最
大値である場合及び最小値である場合についてその発振
周波数（最大発振周波数及び最小発振周波数）を独立し
て調整することができる。この結果、上述のようにして
発振周波数を調整すれば、最大発振周波数及び最小発振
周波数力をそれぞれ所望の最大発振周波数及び所望の最
小発振周波数に調整することができる。これによって、
ＴＵＮＥコードにおける周波数ステップ間隔（発振周波
数間隔）を理論値（設計値）にほぼ一致させることがで
きることになる。
【００３３】このようにして、予め第１及び第２の付加
可変キャパシタ部１３ａ及び１３ｂを用いて最小発振周
波数を調整しておけば、ＴＵＮＥコードに応じて発振周
波数を所望の発振周波数に設定することができることに
なる。
【００３４】以上のように、この実施の形態１によれ
ば、付加制御電圧によってその容量が変化する第１及び
第２の付加可変キャパシタ部を用いて予めその最大発振
周波数又は最小発振周波数を調整するので、ＴＵＮＥコ
ードに応じて発振周波数を所望の発振周波数に設定する
ことができる。つまり、実施の形態１では、周波数特性
のずれを補正して、ＴＵＮＥコードに応じて発振周波数
を所望の発振周波数に設定することができる結果、歩留
りを向上させることができる。
【００３５】実施の形態２．図６はこの発明の実施の形
態２による発振回路における発振周波数の調整を説明す
るためのフローチャートである。実施の形態２では、図
１に示す第１及び第２の付加可変キャパシタ部１３ａ及
び１３ｂが取り除かれ、後述するようにして、第１及び
第２の電圧ＶＣＨ及びＶＣＬが調整される。
【００３６】図６を参照して、まず、ＴＵＮＥコードを
最大値として（ステップＳＴ３１）、ｆｍａｘを計測す
る。そして、このｆｍａｘが所望の最大発振周波数とな
っているか否かを判定する（ｆｍａｘ＝ｔａｒｇｅｔ：
ステップＳＴ３２）。ｆｍａｘ≠ｔａｒｇｅｔであれ
ば、第１の電圧ＶＣＨを変化させて（ステップＳＴ３
３）、再びｆｍａｘを計測する。このようにして、ｆｍ
ａｘが所望の最大発振周波数となるまで、第１の電圧Ｖ
ＣＨを調整する。
【００３７】次に、ＴＵＮＥコードを最小値として（ス
テップＳＴ３４）、ｆｍｉｎを計測する。そして、この
最小発振周波数が所望の最小発振周波数となっているか
否かを判定する（ｆｍｉｎ＝ｔａｒｇｅｔ：ステップＳ
Ｔ３５）。ｆｍｉｎ≠ｔｒａｇｅｔであれば、第２の電
圧ＶＣＬを変化させて（ステップＳＴ３６）、再びｆｍ
ｉｎを計測する。このようにして、ｆｍｉｎが所望の最
小発振周波数となるまで、第２の電圧ＶＣＬを調整す
る。
【００３８】なお、図７に示すように、まず、第２の電
圧ＶＣＬを調整し、続いて第１の電圧ＶＣＨを調整する
ようにしてもよい。つまり、ＴＵＮＥコードを最小値と
して（ステップＳＴ４１）、ｆｍｉｎを計測する。そし
て、このｆｍｉｎが所望の最小発振周波数となっている
か否かを判定する（ｆｍｉｎ＝ｔａｒｇｅｔ：ステップ
ＳＴ４２）。ｆｍｉｎ≠ｔａｒｇｅｔであれば、第２の
電圧ＶＣＬを変化させて（ステップＳＴ４３）、再びｆ
ｍｉｎを計測する。このようにして、ｆｍｉｎが所望の
最小発振周波数となるまで、第２の電圧ＶＣＬを調整す
る。
【００３９】次に、ＴＵＮＥコードを最大値として（ス
テップＳＴ４４）、ｆｍａｘを計測する。そして、この
ｆｍａｘが所望の最大発振周波数となっているか否かを
判定する（ｆｍａｘ＝ｔａｒｇｅｔ：ステップＳＴ４
５）。ｆｍａｘ≠ｔｒａｇｅｔであれば、第１の電圧Ｖ
ＣＨを変化させて（ステップＳＴ４６）、再びｆｍａｘ
を計測する。このようにして、ｆｍａｘが所望の最大発
振周波数となるまで、第１の電圧ＶＣＨを調整する。
【００４０】このようにしても、最大発振周波数及び最
小発振周波数をそれぞれ所望の最大発振周波数及び所望
の最小発振周波数に調整することができる。これによっ
て、ＴＵＮＥコードにおける周波数ステップ間隔（発振
周波数間隔）を理論値（設計値）にほぼ一致させること
ができることになる。
【００４１】このようにして、第１及び第２の電圧ＶＣ
Ｈ及びＶＣＬを調整すれば、ＴＵＮＥコードに応じて発
振周波数を所望の発振周波数に設定することができるこ
とになる。
【００４２】以上のように、この実施の形態２によれ
ば、第１及び第２の電圧を調整して、その最大発振周波
数又は最小発振周波数を調整するので、ＴＵＮＥコード
に応じて発振周波数を所望の発振周波数に設定すること
ができる。つまり、周波数特性のずれを補正して、ＴＵ
ＮＥコードに応じて発振周波数を所望の発振周波数に設
定することができる結果、歩留りを向上させることがで
きる。
【００４３】実施の形態３．ここでは、図１に示すＣＭ
ＯＳ差動ＬＣ発振回路において、第１及び第２の可変キ
ャパシタ部１２ａ及び１２ｂの代わりにそれぞれ図８に
示す第１及び第２の可変キャパシタ部２２ａ及び２２ｂ
が用いられ、第１及び第２の付加可変キャパシタ部１３
ａ及び１３ｂの代わりに第１及び第２の付加可変キャパ
シタ部３０ａ及び３０ｂが用いられている。なお、第１
及び第２の可変キャパシタ部２２ａ及び２２ｂは同一の
構成であり、第１及び第２の付加可変キャパシタ部３０
ａ及び３０ｂは同一の構成を有している。
【００４４】図８は第１の可変キャパシタ部２２ａ及び
第１の付加可変キャパシタ部３０ａの構成を示す図であ
る。なお、図２と同一の構成要素について同一の参照番
号を付す。図において、第１の可変キャパシタ部２２ａ
に注目すると、第１の可変キャパシタ部２２ａは、第１
〜第ＫのＰＭＯＳキャパシタ６１〜６Ｋを有しており、
これら第１〜第ＫのＰＭＯＳキャパシタ６１〜６Ｋの各
々には、ＰＭＯＳトランジスタが用いられており、ゲー
ト端子が発振ノード２１に接続されている。そして、ソ
ース端子及びドレイン端子の端子電圧を変化させてその
容量を変化させる。ここでは、第ｋのＰＭＯＳキャパシ
タ６ｋの容量をＣＴｋ−１で示す。
【００４５】第１〜第ＫのＰＭＯＳキャパシタ６１〜６
Ｋにはそれぞれ第１〜第Ｋのバッファ（バッファ手段）
７１〜７Ｋが接続されており、これら第１〜第Ｋのバッ
ファ７１〜７ＫはＴＵＮＥコードに応じて第１〜第Ｋの
制御電圧を生成して、第１〜第ＫのＰＭＯＳキャパシタ
６１〜６Ｋに印加する。ＴＵＮＥコードの第ｋビット目
ＴＵＮＥｋ−１がＨレベル“論理１”である際には、第
ｋのバッファ７ｋは第２の電圧ＶＣＬを出力し、ＴＵＮ
Ｅコードの第ｋビット目ＴＵＮＥｋ−１がＬレベル“論
理０”である際には、第ｋのバッファ７ｋは第１の電圧
ＶＣＨを出力する（第２の電圧ＶＣＬ＜第１の電圧ＶＣ
Ｈ）。
【００４６】次に、第１の付加可変キャパシタ部３０ａ
に注目すると、第１の付加可変キャパシタ部３０ａは、
ＰＭＯＳキャパシタ３１を有している。ここでは、ＰＭ
ＯＳキャパシタ３１の容量をＣＸで示し、端子電圧とし
て付加制御電圧ＶＣＸが印加される。
【００４７】次に動作について説明する。図９も参照し
て、いま、第ｋのＰＭＯＳキャパシタ６ｋにおいて、Ｔ
ＵＮＥコードの第ｋビット目がＨレベルであると、第ｋ
のＰＭＯＳキャパシタ６ｋのソース−ドレイン端子には
第２の電圧ＶＣＬが第ｋの制御電圧（端子電圧）として
印加される。第ｋのＰＭＯＳキャパシタ６ｋはソース−
ドレイン端子電圧Ｖｃが低いと（つまり、第２の電圧Ｖ
ＣＬである場合）、その容量は小さくなる。一方、ＴＵ
ＮＥコードの第ｋビット目がＬレベルであると、第ｋの
ＰＭＯＳキャパシタ６ｋのソース−ドレイン端子には第
１の電圧ＶＣＨが第ｋの制御電圧として印加される。第
ｋのＰＭＯＳキャパシタ６ｋはソース−ドレイン端子電
圧Ｖｃが高いと（つまり、第１の電圧ＶＣＨである場
合）、その容量は大きくなる。
【００４８】この結果、ＴＵＮＥコードの値が小さい
程、第１及び第２の可変キャパシタ部２２ａ及び２２ｂ
の各々はその容量（合計容量）が大きくなって、ＬＣ発
振回路自体の発振周波数は低くなる。一方、ＴＵＮＥコ
ードの値が大きい程、第１及び第２の可変キャパシタ部
２２ａ及び２２ｂの各々はその容量（合計容量）が小さ
くなって、ＬＣ発振回路自体の発振周波数は高くなる。
【００４９】一方、第１及び第２の付加可変キャパシタ
部３０ａ及び３０ｂでは、付加制御電圧ＶＣＸが低くな
れば、ＰＭＯＳキャパシタ３１の容量が低下して、発振
周波数は増大することになる。そして、付加制御電圧Ｖ
ＣＸが高くなれば、ＰＭＯＳキャパシタ３１の容量が増
加するから、発振周波数は低下することになる。
【００５０】ここで、図１０を参照して、図８に示す可
変キャパシタを用いたＣＭＯＳ差動ＬＣ発振回路におけ
る発振周波数の調整の一例について説明する。
【００５１】まず、ＴＵＮＥコードを最小値として（ス
テップＳＴ５１）、この際の最小発振周波数（ｆｍｉ
ｎ）を計測する。そして、この最小発振周波数が所望の
最小発振周波数となっているか否かを判定する（ｆｍｉ
ｎ＝ｔａｒｇｅｔ：ステップＳＴ５２）。ｆｍｉｎ≠ｔ
ａｒｇｅｔであれば、付加制御電圧ＶＣＸを変化させて
（ステップＳＴ５３）、再びｆｍｉｎを計測する。この
ようにして、ｆｍｉｎが所望の最小発振周波数となるま
で、付加制御電圧ＶＣＸを調整する。
【００５２】次に、ＴＵＮＥコードを最大値として（ス
テップＳＴ５４）、最大発振周波数（ｆｍａｘ）を計測
する。そして、この最大発振周波数が所望の最大発振周
波数となっているか否かを判定する（ｆｍａｘ＝ｔａｒ
ｇｅｔ：ステップＳＴ５５）。ｆｍａｘ≠ｔｒａｇｅｔ
であれば、第２の電圧ＶＣＬを変化させて（ステップＳ
Ｔ５６）、再びｆｍａｘを計測する。このようにして、
ｆｍａｘが所望の最大発振周波数となるまで、第２の電
圧ＶＣＬを調整する。
【００５３】このようにすれば、ＴＵＮＥコードが最大
値である場合及び最小値である場合についてその発振周
波数（最大発振周波数及び最小発振周波数）を独立して
調整することができる。この結果、上述のようにして発
振周波数を調整すれば、最大発振周波数及び最小発振周
波数をそれぞれ所望の最大発振周波数及び所望の最小発
振周波数に調整することができる。これによって、ＴＵ
ＮＥコードにおける周波数ステップ間隔（発振周波数間
隔）を理論値（設計値）にほぼ一致させることができる
ことになる。
【００５４】このようにして、予め第１及び第２の付加
可変キャパシタ部３０ａ及び３０ｂを用いて最小発振周
波数を調整しておけば、ＴＵＮＥコードに応じて発振周
波数を所望の発振周波数に設定することができることに
なる。
【００５５】次に、図１１を参照して、図８に示す可変
キャパシタを用いたＣＭＯＳ差動ＬＣ発振回路における
発振周波数の調整の他の例について説明する。
【００５６】まず、ＴＵＮＥコードを最大値として（ス
テップＳＴ６１）、この際の最大発振周波数（ｆｍａ
ｘ）を計測する。そして、この最大発振周波数が所望の
最大発振周波数となっているか否かを判定する（ｆｍａ
ｘ＝ｔａｒｇｅｔ：ステップＳＴ６２）。ｆｍａｘ≠ｔ
ａｒｇｅｔであれば、付加制御電圧ＶＣＸを変化させて
（ステップＳＴ６３）、再びｆｍａｘを計測する。この
ようにして、ｆｍａｘが所望の最大発振周波数となるま
で、付加制御電圧ＶＣＸを調整する。
【００５７】次に、ＴＵＮＥコードを最小値として（ス
テップＳＴ６４）、この際の最小発振周波数（ｆｍｉ
ｎ）を計測する。そして、この最小発振周波数が所望の
最小発振周波数となっているか否かを判定する（ｆｍｉ
ｎ＝ｔａｒｇｅｔ：ステップＳＴ６５）。ｆｍｉｎ≠ｔ
ｒａｇｅｔであれば、第１の電圧ＶＣＨを変化させて
（ステップＳＴ６６）、再びｆｍｉｎを計測する。この
ようにして、ｆｍｉｎが所望の最小発振周波数となるま
で、第１の電圧ＶＣＨを調整する。
【００５８】このようにすれば、ＴＵＮＥコードが最大
値である場合及び最小値である場合についてその発振周
波数（最大発振周波数及び最小発振周波数）を独立して
調整することができる。この結果、上述のようにして発
振周波数を調整すれば、最大発振周波数及び最小発振周
波数力をそれぞれ所望の最大発振周波数及び所望の最小
発振周波数に調整することができる。これによって、Ｔ
ＵＮＥコードにおける周波数ステップ間隔（発振周波数
間隔）を理論値（設計値）にほぼ一致させることができ
ることになる。
【００５９】このようにして、予め第１及び第２の付加
可変キャパシタ部３０ａ及び３０ｂを用いて最大発振周
波数を調整しておけば、ＴＵＮＥコードに応じて発振周
波数を所望の発振周波数に設定することができることに
なる。
【００６０】以上のように、この実施の形態３によれ
ば、付加制御電圧によってその容量が変化する第１及び
第２の付加可変キャパシタ部を用いて予めその最大発振
周波数又は最小発振周波数を調整するようにしたから、
ＴＵＮＥコードに応じて発振周波数を所望の発振周波数
に設定することができる。つまり、周波数特性のずれを
補正して、ＴＵＮＥコードに応じて発振周波数を所望の
発振周波数に設定することができる結果、歩留りを向上
させることができる。
【００６１】実施の形態４．ここでは、図１に示すＣＭ
ＯＳ差動ＬＣ発振回路において、第１及び第２の可変キ
ャパシタ部１２ａ及び１２ｂの代わりにそれぞれ図１２
に示す第１及び第２の可変キャパシタ部３２ａ及び３２
ｂが用いられる。なお、第１及び第２の可変キャパシタ
部３２ａ及び３２ｂは同一の構成である。
【００６２】図１２は第１の可変キャパシタ部３２ａの
構成を示す図であり、第１の可変キャパシタ部３２ａ
は、第１〜第ＫのアキュムレーションＰＭＯＳキャパシ
タ８１〜８Ｋを有しており、これら第１〜第Ｋのアキュ
ムレーションＰＭＯＳキャパシタ８１〜８Ｋはそれぞれ
第１〜第Ｋのスイッチ９１〜９Ｋに接続されている。そ
して、第１〜第Ｋのスイッチ９１〜９Ｋには第２の電圧
ＶＣＬが加えられる。第ｋのアキュムレーションＰＭＯ
Ｓキャパシタ８ｋはＰＭＯＳトランジスタのゲート端子
が発振ノード２１に接続され、ソース−ドレイン端子が
第ｋのスイッチ９ｋに接続されている。ここでは、第ｋ
のアキュムレーションＰＭＯＳキャパシタ８ｋの容量を
ＣＴｋ−１で示す。なお、第ｋのスイッチ９ｋがＮＭＯ
Ｓトランジスタで構成されているものとすると、これら
第ｋのアキュムレーションｐＭＯＳキャパシタ８ｋ及び
第ｋのスイッチ９ｋは図１３に示す構成となる。
【００６３】次に動作について説明する。図１３も参照
して、いま、第ｋのスイッチ９ｋがＮＭＯＳトランジス
タで構成されているものとする。ＴＵＮＥコードの第ｋ
ビット目がＬレベルであると、第ｋのスイッチ９ｋはオ
フ（ＯＦＦ）となるから、第ｋのアキュムレーションＰ
ＭＯＳキャパシタ８ｋでは、ソース−ドレイン端子がオ
ープンとなって、第ｋのアキュムレーションＰＭＯＳキ
ャパシタ８ｋは発振ノード２１から切り離されることに
なる。
【００６４】一方、ＴＵＮＥコードの第ｋビット目がＨ
レベルであると、第ｋのスイッチ９ｋはオン（ＯＮ）と
なるから、第ｋのアキュムレーションＰＭＯＳキャパシ
タ８ｋでは、ソース−ドレイン端子電圧（端子電圧）Ｖ
ｃが第２の電圧ＶＣＬとなる。この結果、発振ノード２
１には発振ノード電圧と第２の電圧ＶＣＬとの電圧差に
起因する容量が付加されることになる。図１３に示すよ
うに、上述の容量は第２の電圧ＶＣＬが高くなると低下
し、第２の電圧ＶＣＬが低くなると増加する。
【００６５】また、ＴＵＮＥコードの値が大きい程、第
１及び第２の可変キャパシタ部３２ａ及び３２ｂの各々
はその容量（合計容量）が大きくなって、ＬＣ発振回路
自体の発振周波数は低くなる。一方、ＴＵＮＥコードの
値が小さい程、第１及び第２の可変キャパシタ部３２ａ
及び３２ｂの各々はその容量（合計容量）が小さくなっ
て、ＬＣ発振回路自体の発振周波数は高くなる。
【００６６】図１２に示す第１及び第２の可変キャパシ
タ部３２ａ及び３２ｂを用いた際には、例えば、図４で
説明したようにして、最大発振周波数及び最小発振周波
数の調整が行われることになる。
【００６７】このようにして、予め第１及び第２の付加
可変キャパシタ部３２ａ及び３２ｂを用いて最小発振周
波数を調整しておけば、ＴＵＮＥコードに応じて発振周
波数を所望の発振周波数に設定することができることに
なる。
【００６８】以上のように、この実施の形態４によれ
ば、付加制御電圧によってその容量が変化する第１及び
第２の付加可変キャパシタ部を用いて予めその最大発振
周波数又は最小発振周波数を調整するようにしたから、
ＴＵＮＥコードに応じて発振周波数を所望の発振周波数
に設定することができる。つまり、実施の形態４では、
周波数特性のずれを補正して、デジタル制御信号に応じ
て発振周波数を所望の発振周波数に設定することができ
る結果、歩留りを向上させることができる。
【００６９】実施の形態５．図１４はこの発明の実施の
形態５による発振回路における発振周波数の調整を説明
するためのフローチャートである。実施の形態５では、
図８に示す第１及び第２の付加可変キャパシタ部３０ａ
及び３０ｂが取り除かれ、後述するようにして、第１及
び第２の電圧ＶＣＨ及びＶＣＬが調整される。
【００７０】図１４を参照して、まず、ＴＵＮＥコード
を最大値として（ステップＳＴ７１）、ｆｍａｘを計測
する。そして、このｆｍａｘが所望の最大発振周波数と
なっているか否かを判定する（ｆｍａｘ＝ｔａｒｇｅ
ｔ：ステップＳＴ７２）。ｆｍａｘ≠ｔａｒｇｅｔであ
れば、第２の電圧ＶＣＬを変化させて（ステップＳＴ７
３）、再びｆｍａｘを計測する。このようにして、ｆｍ
ａｘが所望の最大発振周波数となるまで、第２の電圧Ｖ
ＣＬを調整する。
【００７１】次に、ＴＵＮＥコードを最小値として（ス
テップＳＴ７４）、ｆｍｉｎを計測する。そして、この
ｆｍｉｎが所望の最小発振周波数となっているか否かを
判定する（ｆｍｉｎ＝ｔａｒｇｅｔ：ステップＳＴ７
５）。ｆｍｉｎ≠ｔｒａｇｅｔであれば、第１の電圧Ｖ
ＣＨを変化させて（ステップＳＴ７６）、再びｆｍｉｎ
を計測する。このようにして、ｆｍｉｎが所望の最小発
振周波数となるまで、第１の電圧ＶＣＨを調整する。
【００７２】なお、図１５に示すように、まず、第１の
電圧ＶＣＨを調整し、続いて第２の電圧ＶＣＬを調整す
るようにしてもよい。つまり、ＴＵＮＥコードを最小値
として（ステップＳＴ８１）、ｆｍｉｎを計測する。そ
して、このｆｍｉｎが所望の最小発振周波数となってい
るか否かを判定する（ｆｍｉｎ＝ｔａｒｇｅｔ：ステッ
プＳＴ８２）。ｆｍｉｎ≠ｔａｒｇｅｔであれば、第１
の電圧ＶＣＨを変化させて（ステップＳＴ８３）、再び
ｆｍｉｎを計測する。このようにして、ｆｍｉｎが所望
の最小発振周波数となるまで、第１の電圧ＶＣＨを調整
する。
【００７３】次に、ＴＵＮＥコードを最大値として（ス
テップＳＴ８４）、ｆｍａｘを計測する。そして、この
ｆｍａｘが所望の最大発振周波数となっているか否かを
判定する（ｆｍａｘ＝ｔａｒｇｅｔ：ステップＳＴ８
５）。ｆｍａｘ≠ｔｒａｇｅｔであれば、第２の電圧Ｖ
ＣＬを変化させて（ステップＳＴ８６）、再びｆｍａｘ
を計測する。このようにして、ｆｍａｘが所望の最大発
振周波数となるまで、第２の電圧ＶＣＬを調整する。
【００７４】このようにしても、最大発振周波数及び最
小発振周波数をそれぞれ所望の最大発振周波数及び所望
の最小発振周波数に調整することができる。これによっ
て、ＴＵＮＥコードにおける周波数ステップ間隔（発振
周波数間隔）を理論値（設計値）にほぼ一致させること
ができることになる。
【００７５】このようにして、第１及び第２の電圧ＶＣ
Ｈ及びＶＣＬを調整すれば、ＴＵＮＥコードに応じて発
振周波数を所望の発振周波数に設定することができるこ
とになる。
【００７６】以上のように、この実施の形態５によれ
ば、第１及び第２の電圧を調整して、その最大発振周波
数又は最小発振周波数を調整するので、ＴＵＮＥコード
に応じて発振周波数を所望の発振周波数に設定すること
ができる。つまり、周波数特性のずれを補正して、ＴＵ
ＮＥコードに応じて発振周波数を所望の発振周波数に設
定することができ、歩留りを向上させることができる。
【００７７】実施の形態６．図１６はこの発明の実施の
形態６によるＬＣ発振回路の構成を示す図である。な
お、図１に示すＬＣ発振回路と同一の構成要素について
同一の参照番号を付す。図において、２５〜２７はデジ
タル−アナログ（Ｄ／Ａ）変換器、２８〜３０は調整レ
ジスタであり、調整レジスタ２８（第１の調整レジス
タ）には付加制御電圧ＶＣＸに対応するコード（付加制
御電圧コード）が保持される。同様にして、調整レジス
タ２９（第３の調整レジスタ）及び調整レジスタ３０
（第２の調整レジスタ）にはそれぞれ第１及び第２の電
圧ＶＣＨ及びＶＣＬに対応するコード（第１及び第２の
電圧コード）が保持される。
【００７８】Ｄ／Ａ変換器２５、２６、及び２７はそれ
ぞれ付加制御電圧コード、第２の電圧コード、及び第１
の電圧コードを受け、付加制御電圧コード、第２の電圧
コード、及び第１の電圧コードをＤ／Ａ変換して付加制
御電圧ＶＣＸ、第２の電圧ＶＣＬ、及び第１の電圧ＶＣ
Ｈを生成する。そして、付加制御電圧ＶＣＸは第１及び
第２の付加可変キャパシタ部１３ａ及び１３ｂに与えら
れ、第１及び第２の電圧ＶＣＨ及びＶＣＬは第１及び第
２の可変キャパシタ部１２ａ及び１２ｂに与えられるこ
とになる。そして、実施の形態１で説明したようにし
て、ＴＵＮＥコードに応じて発振周波数が変化すること
になる。なお、付加制御電圧ＶＣＸ、第２の電圧ＶＣ
Ｌ、及び第１の電圧ＶＣＨを変える際には、付加制御電
圧コード、第２の電圧コード、及び第１の電圧コードを
変化させるようにすればよい。
【００７９】このようにして、第１〜第３の調整レジス
タを設けるようにすれば、実施の形態１で説明した周波
数調整を定期的に実行して、その結果に応じて付加制御
電圧コード、第２の電圧コード、及び第１の電圧コード
を更新することができる。これによって、ＬＣ発振回路
の製造プロセスにおける発振周波数変動を調整すること
ができるばかりでなく、雰囲気温度等の動作環境にかか
わりなく常に発振周波数を所望の発振周波数とすること
ができる。
【００８０】なお、調整レジスタ２８〜３０及びＤ／Ａ
変換器２５〜２７は必要に応じて設けられる。つまり、
付加制御電圧ＶＣＸ、第２の電圧ＶＣＬ、及び第１の電
圧ＶＣＨが必要である際には、調整レジスタ２８〜３０
及びＤ／Ａ変換器２５〜２７はすべて備える必要がある
が、例えば、第１及び第２の付加可変キャパシタ部１３
ａ及び１３ｂが不要である際には、調整レジスタ２８及
びＤ／Ａ変換器２５は不要となる。
【００８１】以上のように、この実施の形態６によれ
ば、付加制御電圧コード、第２の電圧コード、及び第１
の電圧コードが保持される第１、第２、及び第３の調整
レジスタを設けたので、周波数調整を定期的に実行し
て、その結果に応じて付加制御電圧コード、第２の電圧
コード、及び第１の電圧コードを更新するようにすれ
ば、ＬＣ発振回路の製造プロセスにおける発振周波数変
動を調整できるばかりでなく、雰囲気温度等の動作環境
にかかわりなく常に発振周波数を所望の発振周波数とす
ることができる。
【００８２】
【発明の効果】以上のように、この発明によれば、制御
電圧を変化させた際、可変キャパシタ部が最大発振周波
数及び最小発振周波数の一方を調整するとともに、付加
制御電圧を変化させた際付加可変キャパシタ部が最大発
振周波数及び最小発振周波数の他方を調整するように構
成したので、周波数特性のずれを補正して、発振周波数
を所望の発振周波数に設定することができる結果、歩留
りを向上させることができるという効果がある。
【００８３】この発明によれば、可変キャパシタ部をＮ
ＭＯＳキャパシタ又はＰＭＯＳキャパシタで構成して、
制御電圧を変化させた際、可変キャパシタ部はその最大
容量が規定されて最小発振周波数を調整し、付加制御電
圧を変化させた際、付加キャパシタ部は最大発振周波数
を調整するように構成したので、周波数特性のずれを補
正して、発振周波数を所望の発振周波数に設定すること
ができる結果、歩留りを向上させることができるという
効果がある。
【００８４】この発明によれば、可変キャパシタ部をＮ
ＭＯＳキャパシタ又はＰＭＯＳキャパシタで構成して、
制御電圧を変化させた際、可変キャパシタ部はその最小
容量が規定されて最大発振周波数を調整し、付加制御電
圧を変化させた際、付加キャパシタ部は最小発振周波数
を調整するように構成したので、周波数特性のずれを補
正して、発振周波数を所望の発振周波数に設定すること
ができる結果、歩留りを向上させることができるという
効果がある。
【００８５】この発明によれば、可変キャパシタ部が第
１〜第Ｋのキャパシタと、第１〜第Ｋのキャパシタに直
列に接続された第１〜第Ｋのスイッチとを有し、デジタ
ル制御信号はＫビットを備え、デジタル制御信号の第ｋ
（ｋは１からＫまでのいずれかの整数）ビット目の論理
に応じて第ｋのスイッチがオンオフ制御されて制御電圧
を第ｋのキャパシタに与えるように構成したので、容易
に周波数ずれを補正できるという効果がある。
【００８６】この発明によれば、制御電圧及び付加制御
電圧をそれぞれ制御電圧コード及び付加制御電圧コード
として保持するレジスタ部と、制御電圧コード及び付加
制御電圧コードをデジタル−アナログ変換して制御電圧
及び付加制御電圧とするデジタル−アナログ変換部とを
備えるように構成したので、製造プロセスにおける発振
周波数変動を調整できるばかりでなく、雰囲気温度等の
動作環境にかかわりなく常に発振周波数を所望の発振周
波数とすることができるという効果がある。
【００８７】この発明によれば、制御電圧として第１の
電圧と第１の電圧よりも低い第２の電圧とがデジタル制
御信号に応じて選択的に与えられ第１及び第２の電圧を
変化させて可変キャパシタ部が最大発振周波数及び最小
発振周波数を調整するように構成したので、周波数特性
のずれを補正して、発振周波数を所望の発振周波数に設
定することができ、歩留りを向上させることができると
いう効果がある。
【００８８】この発明によれば、可変キャパシタ部が、
第１〜第Ｋ（Ｋは２以上の整数）のキャパシタと、デジ
タル制御信号に応じて制御電圧として第１〜第Ｋの制御
電圧を生成して第１〜第Ｋの制御電圧を第１〜第Ｋの可
変キャパシタに与えるバッファ部とを有し、デジタル制
御信号はＫビットを備え、デジタル制御信号の第ｋ（ｋ
は１からＫまでのいずれかの整数）ビット目の論理に応
じてバッファ部は第ｋの制御電圧として第１の電圧と第
１の電圧よりも低い第２の電圧とを選択的に生成するよ
うに構成したので、容易に周波数ずれを補正できるとい
う効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＬＣ発振回路
を示す構成図である。
【図２】 図１に示す可変キャパシタ部及び付加可変キ
ャパシタ部の構成を示す図である。
【図３】 図１に示す可変キャパシタ部を構成するＮＭ
ＯＳキャパシタにおいてゲート−ドレイン端子電圧と容
量との関係を説明するための図である。
【図４】 図１に示すＬＣ発振回路における発振周波数
調整の一例を説明するためのフローチャートである。
【図５】 図１に示すＬＣ発振回路における発振周波数
調整の他の例を説明するためのフローチャートである。
【図６】 この発明の実施の形態２によるＬＣ発振回路
における発振周波数調整の一例を説明するためのフロー
チャートである。
【図７】 この発明の実施の形態２によるＬＣ発振回
路における発振周波数調整の他の例を説明するためのフ
ローチャートである。
【図８】 この発明の実施の形態３によるＬＣ発振回路
で用いられる可変キャパシタ部及び付加可変キャパシタ
部の構成を示す図である。
【図９】 図８に示す可変キャパシタ部を構成するＰＭ
ＯＳキャパシタにおいてゲート−ドレイン端子電圧と容
量との関係を説明するための図である。
【図１０】 図８で説明したＬＣ発振回路における発振
周波数調整の一例を説明するためのフローチャートであ
る。
【図１１】 図８で説明したＬＣ発振回路における発振
周波数調整の他の例を説明するためのフローチャートで
ある。
【図１２】 この発明の実施の形態４によるＬＣ発振回
路で用いられる可変キャパシタ部の構成を示す図であ
る。
【図１３】 図１２に示す可変キャパシタ部を構成する
アキュームレーションタイプＰＭＯＳキャパシタにおい
てゲート−ドレイン端子電圧と容量との関係を説明する
ための図である。
【図１４】 この発明の実施の形態５によるＬＣ発振回
路における発振周波数調整の一例を説明するためのフロ
ーチャートである。
【図１５】 この発明の実施の形態５によるＬＣ発振回
路における発振周波数調整の他の例を説明するためのフ
ローチャートである。
【図１６】 この発明の実施の形態６によるＬＣ発振回
路を示す構成図である。
【図１７】 従来のＬＣ発振回路を示す構成図である。
【図１８】 図１７に示すＬＣ発振回路においてデジタ
ル制御信号（ＴＵＮＥコード）と発振周波数との関係を
示す図である。
【符号の説明】
１，２ インダクタ、４１〜４Ｋ，２０ ＮＭＯＳキャ
パシタ、５，６ ＮＭＯＳトランジスタ、５１〜５Ｋ，
７１〜７Ｋ バッファ、６１〜６Ｋ，３１ ＰＭＯＳキ
ャパシタ、８１〜８Ｋ アキュムレーションＰＭＯＳキ
ャパシタ、９１〜９Ｋ スイッチ、１２ａ，１２ｂ，２
２ａ，２２ｂ，３２ａ，３２ｂ 可変キャパシタ部、１
３ａ，１３ｂ，３０ａ，３０ｂ 付加可変キャパシタ
部、２５〜２７ Ｄ／Ａ変換器、２８〜３０ 調整レジ
スタ。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 予め定められた最大発振周波数及び最小
    発振周波数との間で周波数を変化させるＬＣ発振回路に
    おいて、インダクタと、デジタル制御信号に基づいて制
    御電圧が与えられ該制御電圧に応じてその容量が変化す
    る可変キャパシタ手段と、付加制御電圧によってその容
    量が変化する付加可変キャパシタ手段とを有し、前記制
    御電圧を変化させた際、前記可変キャパシタ手段が、前
    記最大発振周波数及び前記最小発振周波数の一方を調整
    するとともに、前記付加制御電圧を変化させた際前記付
    加可変キャパシタ手段が前記最大発振周波数及び前記最
    小発振周波数の他方を調整することを特徴とするＬＣ発
    振回路。
  2. 【請求項２】 可変キャパシタ手段は、ＮＭＯＳキャパ
    シタ又はＰＭＯＳキャパシタで構成されており、制御電
    圧を変化させた際、その最大容量が規定されて最小発振
    周波数を調整し、 付加キャパシタ手段は、付加制御電圧を変化させた際、
    最大発振周波数を調整することを特徴とする請求項１記
    載のＬＣ発振回路。
  3. 【請求項３】 可変キャパシタ手段は、ＮＭＯＳキャパ
    シタ又はＰＭＯＳキャパシタで構成されており、制御電
    圧を変化させた際、その最小容量が規定されて最大発振
    周波数を調整し、 付加キャパシタ手段は、付加制御電圧を変化させた際、
    最小発振周波数を調整することを特徴とする請求項１記
    載のＬＣ発振回路。
  4. 【請求項４】可変キャパシタ手段は、第１〜第Ｋのキャ
    パシタと、前記第１〜前記第Ｋのキャパシタに直列に接
    続された第１〜第Ｋのスイッチとを有し、デジタル制御
    信号は、Ｋビットを備え、 前記デジタル制御信号の第ｋ（ｋは１からＫまでのいず
    れかの整数）ビット目の論理に応じて第ｋのスイッチが
    オンオフ制御されて制御電圧を第ｋのキャパシタに与え
    ることを特徴とする請求項２又は請求項３記載のＬＣ発
    振回路。
  5. 【請求項５】 制御電圧及び付加制御電圧をそれぞれ制
    御電圧コード及び付加制御電圧コードとして保持するレ
    ジスタ手段と、前記制御電圧コード及び前記付加制御電
    圧コードをデジタル−アナログ変換して前記制御電圧及
    び前記付加制御電圧とするデジタル−アナログ変換手段
    とを備えたことを特徴とする請求項１から請求項４のう
    ちのいずれか１項記載のＬＣ発振回路。
  6. 【請求項６】 予め定められた最大発振周波数及び最小
    発振周波数との間で周波数を変化させるＬＣ発振回路に
    おいて、インダクタと、デジタル制御信号に基づいて制
    御電圧が与えられ該制御電圧に応じてその容量が変化す
    る可変キャパシタ手段とを有し、前記制御電圧として第
    １の電圧と該第１の電圧よりも低い第２の電圧とが前記
    デジタル制御信号に応じて選択的に与えられ、前記第１
    及び前記第２の電圧を変化させて前記可変キャパシタ手
    段が前記最大発振周波数及び前記最小発振周波数を調整
    することを特徴とするＬＣ発振回路。
  7. 【請求項７】 可変キャパシタ手段は、第１〜第Ｋ（Ｋ
    は２以上の整数）のキャパシタと、デジタル制御信号に
    応じて制御電圧として第１〜第Ｋの制御電圧を生成して
    前記第１〜前記第Ｋのキャパシタに与えるバッファ手段
    とを有し、 前記デジタル制御信号は、Ｋビットを備え、 バッファ手段は、前記デジタル制御信号の第ｋ（ｋは１
    からＫまでのいずれかの整数）ビット目の論理に応じて
    第ｋの制御電圧として第１の電圧と第２の電圧とを選択
    的に生成することを特徴とする請求項２、請求項３及び
    請求項６のうちのいずれか１項記載のＬＣ発振回路。
  8. 【請求項８】 制御電圧を制御電圧コードとして保持す
    るレジスタ手段と、前記制御電圧コードをデジタル−ア
    ナログ変換して前記制御電圧とするデジタル−アナログ
    変換手段とを備えたことを特徴とする請求項６又は請求
    項７記載のＬＣ発振回路。
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