JP2001332931A - 高周波発振回路 - Google Patents
高周波発振回路Info
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- JP2001332931A JP2001332931A JP2000152641A JP2000152641A JP2001332931A JP 2001332931 A JP2001332931 A JP 2001332931A JP 2000152641 A JP2000152641 A JP 2000152641A JP 2000152641 A JP2000152641 A JP 2000152641A JP 2001332931 A JP2001332931 A JP 2001332931A
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- frequency
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】 発振周波数を決定するＬＣ共振回路の容量値
は、シリコン基板上に形成されたダイオード素子とシリ
コン基板間の寄生容量と、ダイオード素子の接合容量と
の和となり最大発振周波数の低下の原因となり、ダイオ
ード素子を具備することにより最大発振周波数が数百Ｍ
Ｈｚ帯から数ＧＨｚまでに留まる。 【解決手段】 接合容量を利用したダイオード素子を具
備することなく、入力端子７，８から入力される第１及
び第２のＭＯＳトランジスタ１，２のバルク電位制御電
圧により、バルク対ドレイン間容量１０，１２と、バル
ク対ゲート間容量１１，１３とを使用することで、最大
発振周波数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上
することができる。
は、シリコン基板上に形成されたダイオード素子とシリ
コン基板間の寄生容量と、ダイオード素子の接合容量と
の和となり最大発振周波数の低下の原因となり、ダイオ
ード素子を具備することにより最大発振周波数が数百Ｍ
Ｈｚ帯から数ＧＨｚまでに留まる。 【解決手段】 接合容量を利用したダイオード素子を具
備することなく、入力端子７，８から入力される第１及
び第２のＭＯＳトランジスタ１，２のバルク電位制御電
圧により、バルク対ドレイン間容量１０，１２と、バル
ク対ゲート間容量１１，１３とを使用することで、最大
発振周波数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路で構成する
のに好適な高周波発振回路に関するものである。
のに好適な高周波発振回路に関するものである。
【０００２】
【従来の技術】図４は従来の高周波発振回路の構成を示
す回路図である。図４において、１及び２は高周波な特
性を有する高周波発振用の第１，第２のＭＯＳトランジ
スタ（Ｔｒ）、３及び４はＬＣ共振回路に用いる第１，
第２のインダクタ、５及び６はＬＣ共振回路に用いる接
合容量を利用した第１，第２のダイオード素子である。
第１のＭＯＳトランジスタ１のドレインから第２のＭＯ
Ｓトランジスタ２のゲートへの帰還路と、第２のＭＯＳ
トランジスタ２のドレインから第１のＭＯＳトランジス
タ１のゲートへの帰還路とを有し、第１のＭＯＳトラン
ジスタ１のゲート及び第２のＭＯＳトランジスタ２のゲ
ート間に第１及び第２の共振用インダクタ３，４と接合
容量を利用した第１及び第２のダイオード素子５，６と
が挿入された発振回路を構成し、制御電圧入力端子９か
らの制御電圧により第１及び第２のダイオード素子５，
６の接合容量を可変することで発振周波数を制御し、出
力端子１４及び出力端子１５から出力する。なお、７及
び８は第１及び第２のＭＯＳトランジスタ１，２のバル
ク電位制御電圧の入力端子である。
す回路図である。図４において、１及び２は高周波な特
性を有する高周波発振用の第１，第２のＭＯＳトランジ
スタ（Ｔｒ）、３及び４はＬＣ共振回路に用いる第１，
第２のインダクタ、５及び６はＬＣ共振回路に用いる接
合容量を利用した第１，第２のダイオード素子である。
第１のＭＯＳトランジスタ１のドレインから第２のＭＯ
Ｓトランジスタ２のゲートへの帰還路と、第２のＭＯＳ
トランジスタ２のドレインから第１のＭＯＳトランジス
タ１のゲートへの帰還路とを有し、第１のＭＯＳトラン
ジスタ１のゲート及び第２のＭＯＳトランジスタ２のゲ
ート間に第１及び第２の共振用インダクタ３，４と接合
容量を利用した第１及び第２のダイオード素子５，６と
が挿入された発振回路を構成し、制御電圧入力端子９か
らの制御電圧により第１及び第２のダイオード素子５，
６の接合容量を可変することで発振周波数を制御し、出
力端子１４及び出力端子１５から出力する。なお、７及
び８は第１及び第２のＭＯＳトランジスタ１，２のバル
ク電位制御電圧の入力端子である。
【０００３】
【発明が解決しようとする課題】従来、集積回路に使用
する高周波発振回路において、数ＧＨｚ帯から数十ＧＨ
ｚ帯の高い発振周波数を実現するのに図４の回路例にみ
られるように接合容量を利用した第１及び第２のダイオ
ード素子５，６をシリコン基板上に形成する回路構成で
は、発振周波数を決定するＬＣ共振回路の容量値は、シ
リコン基板上に形成された第１及び第２のダイオード素
子５，６とシリコン基板間の寄生容量と、第１及び第２
のダイオード素子５，６の接合容量との和となり最大発
振周波数の低下の原因となる。第１及び第２のダイオー
ド素子５，６とシリコン基板間の寄生容量をＣｓ、第１
及び第２のダイオード素子５，６の接合容量をＣｄ、第
１及び第２の共振用インダクタ３，４をＬ、発振周波数
をｆとすると発振周波数と容量の関係は（数１）で示さ
れる。
する高周波発振回路において、数ＧＨｚ帯から数十ＧＨ
ｚ帯の高い発振周波数を実現するのに図４の回路例にみ
られるように接合容量を利用した第１及び第２のダイオ
ード素子５，６をシリコン基板上に形成する回路構成で
は、発振周波数を決定するＬＣ共振回路の容量値は、シ
リコン基板上に形成された第１及び第２のダイオード素
子５，６とシリコン基板間の寄生容量と、第１及び第２
のダイオード素子５，６の接合容量との和となり最大発
振周波数の低下の原因となる。第１及び第２のダイオー
ド素子５，６とシリコン基板間の寄生容量をＣｓ、第１
及び第２のダイオード素子５，６の接合容量をＣｄ、第
１及び第２の共振用インダクタ３，４をＬ、発振周波数
をｆとすると発振周波数と容量の関係は（数１）で示さ
れる。
【０００４】
【数１】
【０００５】図４に示す構成の高周波発振回路において
は、第１及び第２のダイオード素子５，６を具備するこ
とにより最大発振周波数が数百ＭＨｚ帯から数ＧＨｚま
でに留まる課題があった。
は、第１及び第２のダイオード素子５，６を具備するこ
とにより最大発振周波数が数百ＭＨｚ帯から数ＧＨｚま
でに留まる課題があった。
【０００６】本発明は上記従来の課題を解決するもので
あり、前記第１及び第２の接合容量を利用したダイオー
ド素子５，６を具備することなく、第１及び第２のＭＯ
Ｓトランジスタ１，２の第１及び第２のバルク電位制御
電圧により、バルク対ドレイン間容量と、バルク対ゲー
ト間容量とを使用することで、最大発振周波数を数ＧＨ
ｚ帯から数十ＧＨｚ帯に大幅に向上することのできる高
周波発振回路を提供することを目的とする。
あり、前記第１及び第２の接合容量を利用したダイオー
ド素子５，６を具備することなく、第１及び第２のＭＯ
Ｓトランジスタ１，２の第１及び第２のバルク電位制御
電圧により、バルク対ドレイン間容量と、バルク対ゲー
ト間容量とを使用することで、最大発振周波数を数ＧＨ
ｚ帯から数十ＧＨｚ帯に大幅に向上することのできる高
周波発振回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の高周波発振回路においては、バルク電位を制
御可能で高周波な第１及び第２のＭＯＳトランジスタ
と、その第１及び第２のＭＯＳトランジスタのゲート間
に挿入された第１及び第２の共振用インダクタとを具備
したものである。
に本発明の高周波発振回路においては、バルク電位を制
御可能で高周波な第１及び第２のＭＯＳトランジスタ
と、その第１及び第２のＭＯＳトランジスタのゲート間
に挿入された第１及び第２の共振用インダクタとを具備
したものである。
【０００８】この構成により、接合容量を利用した第１
及び第２のダイオード素子を具備することなく最大発振
周波数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上をす
ることができる高周波発振回路が得られる。
及び第２のダイオード素子を具備することなく最大発振
周波数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上をす
ることができる高周波発振回路が得られる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の発明
は、バルク電位を制御可能で高周波な第１及び第２のＭ
ＯＳトランジスタと、その第１及び第２のＭＯＳトラン
ジスタのゲート間に挿入された第１及び第２の共振用イ
ンダクタとを備え、第１及び第２のＭＯＳトランジスタ
に対する、第１及び第２のバルク電位制御電圧により第
１及び第２のＭＯＳトランジスタのバルク対ドレイン及
びバルク対ゲート間の容量を使用することで、最大発振
周波数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上する
という作用を有する。
は、バルク電位を制御可能で高周波な第１及び第２のＭ
ＯＳトランジスタと、その第１及び第２のＭＯＳトラン
ジスタのゲート間に挿入された第１及び第２の共振用イ
ンダクタとを備え、第１及び第２のＭＯＳトランジスタ
に対する、第１及び第２のバルク電位制御電圧により第
１及び第２のＭＯＳトランジスタのバルク対ドレイン及
びバルク対ゲート間の容量を使用することで、最大発振
周波数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上する
という作用を有する。
【００１０】以下、本発明の実施の形態について、図面
を参照しながら説明する。
を参照しながら説明する。
【００１１】図１は本発明の実施の形態における高周波
発振回路の構成を示すものである。図１において、１及
び２はバルク電位を制御可能で高周波な特性を有する第
１及び第２のＭＯＳトランジスタ（Ｔｒ）、３及び４は
ＬＣ共振回路に用いる第１及び第２のインダクタであ
る。第１のＭＯＳトランジスタ１のドレインから第２の
ＭＯＳトランジスタ２のゲートへの帰還路と、第２のＭ
ＯＳトランジスタ２のドレインから第１のＭＯＳトラン
ジスタ１のゲートへの帰還路とを有し、第１のＭＯＳト
ランジスタ１のゲート及び第２のＭＯＳトランジスタ２
のゲート間に第１及び第２の共振用インダクタ３，４が
挿入された発振回路を構成する。ここで、７及び８は第
１及び第２のＭＯＳトランジスタ１，２のバルク電位制
御電圧の入力端子であり、出力端子１４，１５を有す
る。そして、従来例の接合容量を利用したダイオード素
子を有さない。
発振回路の構成を示すものである。図１において、１及
び２はバルク電位を制御可能で高周波な特性を有する第
１及び第２のＭＯＳトランジスタ（Ｔｒ）、３及び４は
ＬＣ共振回路に用いる第１及び第２のインダクタであ
る。第１のＭＯＳトランジスタ１のドレインから第２の
ＭＯＳトランジスタ２のゲートへの帰還路と、第２のＭ
ＯＳトランジスタ２のドレインから第１のＭＯＳトラン
ジスタ１のゲートへの帰還路とを有し、第１のＭＯＳト
ランジスタ１のゲート及び第２のＭＯＳトランジスタ２
のゲート間に第１及び第２の共振用インダクタ３，４が
挿入された発振回路を構成する。ここで、７及び８は第
１及び第２のＭＯＳトランジスタ１，２のバルク電位制
御電圧の入力端子であり、出力端子１４，１５を有す
る。そして、従来例の接合容量を利用したダイオード素
子を有さない。
【００１２】以上のように構成された本実施の形態の高
周波発振回路について、以下、図２及び図３を用いてそ
の動作を説明する。図２は図１の動作時の等価回路であ
り、図２において、１０及び１２はバルク対ドレイン間
容量、１１及び１３はバルク対ゲート間容量である。入
力端子７及び８からのバルク電位制御電圧によりバルク
対ドレイン間容量１０及び１２と、バルク対ゲート間容
量１１及び１３とを可変することで発振周波数を制御
し、出力端子１４及び出力端子１５から出力する。
周波発振回路について、以下、図２及び図３を用いてそ
の動作を説明する。図２は図１の動作時の等価回路であ
り、図２において、１０及び１２はバルク対ドレイン間
容量、１１及び１３はバルク対ゲート間容量である。入
力端子７及び８からのバルク電位制御電圧によりバルク
対ドレイン間容量１０及び１２と、バルク対ゲート間容
量１１及び１３とを可変することで発振周波数を制御
し、出力端子１４及び出力端子１５から出力する。
【００１３】図３はバルク電位を制御可能な第１及び第
２のＭＯＳトランジスタ１，２の模式断面図である。Ｎ
ｃｈＭＯＳトランジスタを用いてその動作を説明する。
図３において、図１及び図２と同じ構成要素には同じ符
号で示し、図中、７及び８はバルク電位制御電圧の入力
端子、１０及び１２はバルク対ドレイン間容量、１１及
び１３はバルク対ゲート間容量である。なお、１６は空
乏層、１７はシリコン基板、１８はフィールド酸化膜、
１９はゲート酸化膜、２０は酸化膜、２１はアルミ、２
２はドレイン、２３はゲート、２４はソース、２５はバ
ルクを示す。
２のＭＯＳトランジスタ１，２の模式断面図である。Ｎ
ｃｈＭＯＳトランジスタを用いてその動作を説明する。
図３において、図１及び図２と同じ構成要素には同じ符
号で示し、図中、７及び８はバルク電位制御電圧の入力
端子、１０及び１２はバルク対ドレイン間容量、１１及
び１３はバルク対ゲート間容量である。なお、１６は空
乏層、１７はシリコン基板、１８はフィールド酸化膜、
１９はゲート酸化膜、２０は酸化膜、２１はアルミ、２
２はドレイン、２３はゲート、２４はソース、２５はバ
ルクを示す。
【００１４】バルク電位制御電圧の入力端子７及び８を
Ｎ型ドレイン電位からＮ型ソース電位のＧＮＤまで制御
することでＰＮ接合部に発生する空乏層１６の広がりに
よるバルク対ドレイン間容量１０，１２と、バルク対ゲ
ート間容量１１，１３とを制御する。ここで、バルク対
ドレイン間容量１０，１２をＣｂｄ、バルク対ゲート間
容量１１，１３をＣｂｇ、第１及び第２の共振用インダ
クタ３，４をＬ、発振周波数をｆとすると発振周波数と
容量の関係は（数２）で示される。
Ｎ型ドレイン電位からＮ型ソース電位のＧＮＤまで制御
することでＰＮ接合部に発生する空乏層１６の広がりに
よるバルク対ドレイン間容量１０，１２と、バルク対ゲ
ート間容量１１，１３とを制御する。ここで、バルク対
ドレイン間容量１０，１２をＣｂｄ、バルク対ゲート間
容量１１，１３をＣｂｇ、第１及び第２の共振用インダ
クタ３，４をＬ、発振周波数をｆとすると発振周波数と
容量の関係は（数２）で示される。
【００１５】
【数２】
【００１６】従来の技術における図４に示す第１及び第
２のダイオード素子５，６とシリコン基板間の寄生容量
Ｃｓと、第１及び第２のダイオード素子５，６の接合容
量Ｃｄと、本発明におけるバルク対ドレイン間容量（１
０，１２）Ｃｂｄと、バルク対ゲート間容量（１１，１
３）Ｃｂｇの関係はＣｓ＋Ｃｄ＞Ｃｂｄ＋Ｃｂｇで示さ
れる。ＬＣ共振回路として、第１及び第２のＭＯＳトラ
ンジスタ１，２のバルク対ドレイン間容量１０，１２
と、バルク対ゲート間容量１１，１３とを使用すること
で、図４における接合容量を利用した第１及び第２のダ
イオード素子５，６をシリコン基板上に形成する必要が
ないことから発振周波数を決定するＬＣ共振回路の容量
値を小さく設定することができ、最大発振周波数を大幅
に向上することができる。
２のダイオード素子５，６とシリコン基板間の寄生容量
Ｃｓと、第１及び第２のダイオード素子５，６の接合容
量Ｃｄと、本発明におけるバルク対ドレイン間容量（１
０，１２）Ｃｂｄと、バルク対ゲート間容量（１１，１
３）Ｃｂｇの関係はＣｓ＋Ｃｄ＞Ｃｂｄ＋Ｃｂｇで示さ
れる。ＬＣ共振回路として、第１及び第２のＭＯＳトラ
ンジスタ１，２のバルク対ドレイン間容量１０，１２
と、バルク対ゲート間容量１１，１３とを使用すること
で、図４における接合容量を利用した第１及び第２のダ
イオード素子５，６をシリコン基板上に形成する必要が
ないことから発振周波数を決定するＬＣ共振回路の容量
値を小さく設定することができ、最大発振周波数を大幅
に向上することができる。
【００１７】以上のように本実施の形態によれば、バル
ク電位を制御可能で高周波な第１及び第２のＭＯＳトラ
ンジスタと、その第１及び第２のＭＯＳトランジスタの
ゲート間に挿入された第１及び第２の共振用インダクタ
とを備えることより接合容量を利用した第１及び第２の
ダイオード素子５，６を具備することなく最大発振周波
数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上をするこ
とができる。
ク電位を制御可能で高周波な第１及び第２のＭＯＳトラ
ンジスタと、その第１及び第２のＭＯＳトランジスタの
ゲート間に挿入された第１及び第２の共振用インダクタ
とを備えることより接合容量を利用した第１及び第２の
ダイオード素子５，６を具備することなく最大発振周波
数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上をするこ
とができる。
【００１８】なお、本実施の形態では第１及び第２のＭ
ＯＳトランジスタをＮｃｈＭＯＳトランジスタを用いた
回路構成としたが、第１及び第２のＭＯＳトランジスタ
はＰｃｈＭＯＳトランジスタを用いた回路構成でもよ
い。
ＯＳトランジスタをＮｃｈＭＯＳトランジスタを用いた
回路構成としたが、第１及び第２のＭＯＳトランジスタ
はＰｃｈＭＯＳトランジスタを用いた回路構成でもよ
い。
【００１９】
【発明の効果】以上のように本発明は、バルク電位を制
御可能で高周波な第１及び第２のＭＯＳトランジスタ
と、その第１及び第２のＭＯＳトランジスタのゲート間
に挿入された第１及び第２の共振用インダクタとを備え
ることにより、最大発振周波数を数ＧＨｚ帯から数十Ｇ
Ｈｚ帯に大幅に向上することができる優れた高周波発振
回路を実現できるものである。
御可能で高周波な第１及び第２のＭＯＳトランジスタ
と、その第１及び第２のＭＯＳトランジスタのゲート間
に挿入された第１及び第２の共振用インダクタとを備え
ることにより、最大発振周波数を数ＧＨｚ帯から数十Ｇ
Ｈｚ帯に大幅に向上することができる優れた高周波発振
回路を実現できるものである。
【図１】本発明の実施の形態における高周波発振回路の
構成図
構成図
【図２】図１の動作時の等価回路図
【図３】バルク電位を制御可能な第１及び第２のＭＯＳ
トランジスタの模式断面図
トランジスタの模式断面図
【図４】従来の高周波発振回路の構成図
１ 第１の高周波発振用ＭＯＳトランジスタ ２ 第２の高周波発振用ＭＯＳトランジスタ ３ 第１の共振用インダクタ ４ 第２の共振用インダクタ ７，８ バルク電位制御電圧の入力端子 １０，１２ バルク対ドレイン間容量 １１，１３ バルク対ゲート間容量
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AB10 AC01 AC10 BG12 5J081 AA02 BB06 CC07 CC20 DD04 DD11 DD24 EE02 EE03 FF09 FF21 LL02 MM01
Claims (1)
- 【請求項１】 ソース同士が接続された高周波発振用の
第１及び第２のＭＯＳトランジスタと、その第１及び第
２のＭＯＳトランジスタのゲート間に挿入された第１及
び第２の共振用インダクタとを具備する高周波発振回路
において、バルク電位を制御可能な前記第１及び第２の
ＭＯＳトランジスタを具備することを特徴とする高周波
発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000152641A JP2001332931A (ja) | 2000-05-24 | 2000-05-24 | 高周波発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000152641A JP2001332931A (ja) | 2000-05-24 | 2000-05-24 | 高周波発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001332931A true JP2001332931A (ja) | 2001-11-30 |
Family
ID=18658038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000152641A Withdrawn JP2001332931A (ja) | 2000-05-24 | 2000-05-24 | 高周波発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001332931A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003056697A1 (fr) * | 2001-12-25 | 2003-07-10 | Ntt Electronics Corporation | Oscillateur |
| KR20030080993A (ko) * | 2002-04-09 | 2003-10-17 | 미쓰비시덴키 가부시키가이샤 | 발진 주파수의 변동을 억제한 ｌｃ 발진 회로 |
| US7750434B2 (en) | 2005-01-31 | 2010-07-06 | Sanyo Electric Co., Ltd. | Circuit substrate structure and circuit apparatus |
-
2000
- 2000-05-24 JP JP2000152641A patent/JP2001332931A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003056697A1 (fr) * | 2001-12-25 | 2003-07-10 | Ntt Electronics Corporation | Oscillateur |
| KR20030080993A (ko) * | 2002-04-09 | 2003-10-17 | 미쓰비시덴키 가부시키가이샤 | 발진 주파수의 변동을 억제한 ｌｃ 발진 회로 |
| US7750434B2 (en) | 2005-01-31 | 2010-07-06 | Sanyo Electric Co., Ltd. | Circuit substrate structure and circuit apparatus |
| US8110895B2 (en) | 2005-01-31 | 2012-02-07 | Sanyo Electric Co., Ltd. | Circuit substrate structure and circuit apparatus |
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Legal Events
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060411 |
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070731 |