JPH05300727A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
- Publication number
- JPH05300727A JPH05300727A JP4122594A JP12259492A JPH05300727A JP H05300727 A JPH05300727 A JP H05300727A JP 4122594 A JP4122594 A JP 4122594A JP 12259492 A JP12259492 A JP 12259492A JP H05300727 A JPH05300727 A JP H05300727A
- Authority
- JP
- Japan
- Prior art keywords
- node
- potential
- transistor
- pump circuit
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims description 18
- 238000005086 pumping Methods 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 230000008878 coupling Effects 0.000 description 28
- 238000010168 coupling process Methods 0.000 description 28
- 238000005859 coupling reaction Methods 0.000 description 28
- 239000000969 carrier Substances 0.000 description 19
- 238000000034 method Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 230000002411 adverse Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/078—Charge pumps of the Schenkel-type with means for reducing the back bias effect, i.e. the effect which causes the threshold voltage of transistors to increase as more stages are added to the converters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 駆動能力を高くするとともに、接合耐圧を高
くする。 【構成】 クロックを節点Ｎ１１，Ｎ１２に与えること
により、節点Ｎ１４から節点Ｎ１３にチャージをポンピ
ングし、節点Ｎ１４の電位を接地電位よりも低くするよ
うにする。また、ｎチャネルＭＯＳトランジスタ９とｐ
チャネルＭＯＳトランジスタの極性を異なるようにし
た。 【効果】 駆動能力が高くなり、接合耐圧が高くなっ
て、特性を良くすることができる。
くする。 【構成】 クロックを節点Ｎ１１，Ｎ１２に与えること
により、節点Ｎ１４から節点Ｎ１３にチャージをポンピ
ングし、節点Ｎ１４の電位を接地電位よりも低くするよ
うにする。また、ｎチャネルＭＯＳトランジスタ９とｐ
チャネルＭＯＳトランジスタの極性を異なるようにし
た。 【効果】 駆動能力が高くなり、接合耐圧が高くなっ
て、特性を良くすることができる。
Description
【０００１】
【産業上の利用分野】この発明は、シリコン集積回路に
関し、特に接地電位よりも低い電位を発生するために用
いられるチャージポンプ回路に関するものである。
関し、特に接地電位よりも低い電位を発生するために用
いられるチャージポンプ回路に関するものである。
【０００２】
【従来の技術】図７は従来から用いられているチャージ
ポンプ回路の一例を示す図、図８は図７の動作を説明す
るための、各節点の電位変化を示すタイミングチャート
である。図７において、１及び２はｎチャネルＭＯＳト
ランジスタである。ｎチャネルＭＯＳトランジスタ１の
ゲート及びドレーンは節点ＮＯとなっている。また、ｎ
チャネルＭＯＳトランジスタ１のソース、及びｎチャネ
ルＭＯＳトランジスタ２のゲート及びドレーンは、節点
Ｎ１となっている。ｎチャネルＭＯＳトランジスタ２の
ソースは節点Ｎ２となっており、Ｎ２は接地電位（ＧＮ
Ｄ）に接続されている。ｎチャネルＭＯＳトランジスタ
１，２のバルクは節点Ｎ１となっている。３はキャパシ
タであり、節点Ｎ１と節点Ｎ３との間に接続されてい
る。次にこの従来例の動作を説明する。図８の時刻ｔ０
において、節点Ｎ３が”Ｌ”から”Ｈ”になると、キャ
パシタ３による容量結合により節点Ｎ１の電位は上昇す
る。ここで、節点Ｎ３の振幅をＶｃｃとし、結合効率を
ｋとすれば、節点Ｎ１の電位はｋＶｃｃになる。ただ
し、ｋは１に近い様になっている。この時、ｎチャネル
ＭＯＳトランジスタ２のしきい値Ｖｔｈ２に対し、ｋＶ
ｃｃ＞Ｖｔｈ２が成り立つとすれば、ｎチャネルＭＯＳ
トランジスタ２はオンするため、節点Ｎ１の電位は下が
りはじめ、時刻ｔ１においては、ほぼＶｔｈ２となる。
しかし、節点Ｎ１の電位がＶｔｈ２になると、ｎチャネ
ルＭＯＳトランジスタ２はオフしてしまうので、節点Ｎ
１の電位はＶｔｈ２よりも下がらない。次に、時刻ｔ１
において、節点Ｎ３が”Ｈ”から”Ｌ”になると、節点
Ｎ１の電位は、キャパシタ３の容量結合によりＶｔｈ２
からＶｔｈ２−ｋＶｃｃまで下がる。この時、ｎチャネ
ルＭＯＳトランジスタ２はオフする。ここで、節点ＮＯ
の電位をＶｂｂとすると、この電位ＶｂｂよりもＶｔｈ
２−ｋＶｃｃの電位が低ければ、ｎチャネルＭＯＳトラ
ンジスタ１のバルクとソースが順方向になるので、その
トランジスタ内の寄生ｐｎダイオードがオンする。この
結果、節点ＮＯから節点Ｎ１に電流が流れるため、節点
Ｎ１の電位が上昇し、節点ＮＯの電位が下がる。このよ
うな動作を繰り返すことにより、節点ＮＯの電位Ｖｂｂ
は徐々に下がっていき、最終的にはＶｔｈ２−ｋＶｃｃ
＋Ｖｐｎ１までさがる。ここで、Ｖｐｎ１はｎチャネル
ＭＯＳトランジスタ１のバルクとソースで構成される寄
生ｐｎダイオードの順方向残留電位である。
ポンプ回路の一例を示す図、図８は図７の動作を説明す
るための、各節点の電位変化を示すタイミングチャート
である。図７において、１及び２はｎチャネルＭＯＳト
ランジスタである。ｎチャネルＭＯＳトランジスタ１の
ゲート及びドレーンは節点ＮＯとなっている。また、ｎ
チャネルＭＯＳトランジスタ１のソース、及びｎチャネ
ルＭＯＳトランジスタ２のゲート及びドレーンは、節点
Ｎ１となっている。ｎチャネルＭＯＳトランジスタ２の
ソースは節点Ｎ２となっており、Ｎ２は接地電位（ＧＮ
Ｄ）に接続されている。ｎチャネルＭＯＳトランジスタ
１，２のバルクは節点Ｎ１となっている。３はキャパシ
タであり、節点Ｎ１と節点Ｎ３との間に接続されてい
る。次にこの従来例の動作を説明する。図８の時刻ｔ０
において、節点Ｎ３が”Ｌ”から”Ｈ”になると、キャ
パシタ３による容量結合により節点Ｎ１の電位は上昇す
る。ここで、節点Ｎ３の振幅をＶｃｃとし、結合効率を
ｋとすれば、節点Ｎ１の電位はｋＶｃｃになる。ただ
し、ｋは１に近い様になっている。この時、ｎチャネル
ＭＯＳトランジスタ２のしきい値Ｖｔｈ２に対し、ｋＶ
ｃｃ＞Ｖｔｈ２が成り立つとすれば、ｎチャネルＭＯＳ
トランジスタ２はオンするため、節点Ｎ１の電位は下が
りはじめ、時刻ｔ１においては、ほぼＶｔｈ２となる。
しかし、節点Ｎ１の電位がＶｔｈ２になると、ｎチャネ
ルＭＯＳトランジスタ２はオフしてしまうので、節点Ｎ
１の電位はＶｔｈ２よりも下がらない。次に、時刻ｔ１
において、節点Ｎ３が”Ｈ”から”Ｌ”になると、節点
Ｎ１の電位は、キャパシタ３の容量結合によりＶｔｈ２
からＶｔｈ２−ｋＶｃｃまで下がる。この時、ｎチャネ
ルＭＯＳトランジスタ２はオフする。ここで、節点ＮＯ
の電位をＶｂｂとすると、この電位ＶｂｂよりもＶｔｈ
２−ｋＶｃｃの電位が低ければ、ｎチャネルＭＯＳトラ
ンジスタ１のバルクとソースが順方向になるので、その
トランジスタ内の寄生ｐｎダイオードがオンする。この
結果、節点ＮＯから節点Ｎ１に電流が流れるため、節点
Ｎ１の電位が上昇し、節点ＮＯの電位が下がる。このよ
うな動作を繰り返すことにより、節点ＮＯの電位Ｖｂｂ
は徐々に下がっていき、最終的にはＶｔｈ２−ｋＶｃｃ
＋Ｖｐｎ１までさがる。ここで、Ｖｐｎ１はｎチャネル
ＭＯＳトランジスタ１のバルクとソースで構成される寄
生ｐｎダイオードの順方向残留電位である。
【０００３】次に、図９は従来のチャージポンプ回路の
他の例を示す図であり、図１０は図９の動作を説明する
ための、各節点の電位変化を示す図である。図９におい
て、４，５，６はｐチャネルＭＯＳトランジスタ、７，
８はキャパシタである。ｐチャネルＭＯＳトランジスタ
４のソースは節点Ｎ４に、ゲート及びドレーンは節点Ｎ
５に、バルクは節点Ｎ７に接続されている。また、ｐチ
ャネルＭＯＳトランジスタ５のソースは節点Ｎ５に、ド
レーンは接地電位（ＧＮＤ）に、ゲートは節点Ｎ６に、
バルクは節点Ｎ７に接続されている。更に、ｐチャネル
ＭＯＳトランジスタ６のソースは節点Ｎ６に、ゲート及
びドレーンは接地電位（ＧＮＤ）に、バルクは節点Ｎ８
に接続されている。一方、キャパシタ７は節点Ｎ５と節
点Ｎ７の間に、キャパシタ８は節点Ｎ８と節点Ｎ６の間
に接続されている。
他の例を示す図であり、図１０は図９の動作を説明する
ための、各節点の電位変化を示す図である。図９におい
て、４，５，６はｐチャネルＭＯＳトランジスタ、７，
８はキャパシタである。ｐチャネルＭＯＳトランジスタ
４のソースは節点Ｎ４に、ゲート及びドレーンは節点Ｎ
５に、バルクは節点Ｎ７に接続されている。また、ｐチ
ャネルＭＯＳトランジスタ５のソースは節点Ｎ５に、ド
レーンは接地電位（ＧＮＤ）に、ゲートは節点Ｎ６に、
バルクは節点Ｎ７に接続されている。更に、ｐチャネル
ＭＯＳトランジスタ６のソースは節点Ｎ６に、ゲート及
びドレーンは接地電位（ＧＮＤ）に、バルクは節点Ｎ８
に接続されている。一方、キャパシタ７は節点Ｎ５と節
点Ｎ７の間に、キャパシタ８は節点Ｎ８と節点Ｎ６の間
に接続されている。
【０００４】この従来例の動作を説明すると、節点Ｎ
７、節点Ｎ８には、図１０に示すようなクロックが印加
される（図１０のＮ７）。時刻ｔ０にクロックが接地電
位から電源電位Ｖｃｃになると（図１０のＮ８）、キャ
パシタ８による容量結合で、節点Ｎ６の電位が上昇す
る。この時、ｐチャネルＭＯＳトランジスタ６がオン
し、節点Ｎ６の電位は、時刻ｔ１までには、ｐチャネル
ＭＯＳトランジスタ６のしきい値｜Ｖｔｈ６｜の電位ま
で下がる。時刻ｔ１に、クロックがＶｃｃから接地電位
に下がると（図１０のＮ８）、キャパシタ８による容量
結合で節点Ｎ６の電位は｜Ｖｔｈ６｜の電位から負電位
に下がる（図１０のＮ６）。このとき、ｐチャネルＭＯ
Ｓトランジスタ５がオンする。ここで、時刻ｔ１には、
クロックは接地電位からＶｃｃに上がっており（図１０
のＮ７）、キャパシタ７による容量結合で節点Ｎ５の電
位は上昇するが、ｐチャネルＭＯＳトランジスタ５がオ
ンするため、時刻ｔ２までには、節点Ｎ５の電位は接地
電位（ＧＮＤ）まで下がる（図１０のＮ５）。時刻ｔ２
には、クロックがＶｃｃから接地電位（ＧＮＤ）まで下
がるため、容量結合により節点Ｎ５の電位は−ｋＶｃｃ
まで下がる。ただし、ｋはキャパシタ７と節点Ｎ５の結
合効率である。節点Ｎ５が−ｋＶｃｃに下がれば、ｐチ
ャネルＭＯＳトランジスタ４がオンするため、節点Ｎ４
から節点Ｎ５に電流が流れ、節点Ｎ４の電位Ｖｂｂは最
終的に｜Ｖｔｈ４｜−ｋＶｃｃにまで下がる。ここで、
｜Ｖｔｈ４｜はｐチャネルＭＯＳトランジスタ４のしき
い値電圧である。
７、節点Ｎ８には、図１０に示すようなクロックが印加
される（図１０のＮ７）。時刻ｔ０にクロックが接地電
位から電源電位Ｖｃｃになると（図１０のＮ８）、キャ
パシタ８による容量結合で、節点Ｎ６の電位が上昇す
る。この時、ｐチャネルＭＯＳトランジスタ６がオン
し、節点Ｎ６の電位は、時刻ｔ１までには、ｐチャネル
ＭＯＳトランジスタ６のしきい値｜Ｖｔｈ６｜の電位ま
で下がる。時刻ｔ１に、クロックがＶｃｃから接地電位
に下がると（図１０のＮ８）、キャパシタ８による容量
結合で節点Ｎ６の電位は｜Ｖｔｈ６｜の電位から負電位
に下がる（図１０のＮ６）。このとき、ｐチャネルＭＯ
Ｓトランジスタ５がオンする。ここで、時刻ｔ１には、
クロックは接地電位からＶｃｃに上がっており（図１０
のＮ７）、キャパシタ７による容量結合で節点Ｎ５の電
位は上昇するが、ｐチャネルＭＯＳトランジスタ５がオ
ンするため、時刻ｔ２までには、節点Ｎ５の電位は接地
電位（ＧＮＤ）まで下がる（図１０のＮ５）。時刻ｔ２
には、クロックがＶｃｃから接地電位（ＧＮＤ）まで下
がるため、容量結合により節点Ｎ５の電位は−ｋＶｃｃ
まで下がる。ただし、ｋはキャパシタ７と節点Ｎ５の結
合効率である。節点Ｎ５が−ｋＶｃｃに下がれば、ｐチ
ャネルＭＯＳトランジスタ４がオンするため、節点Ｎ４
から節点Ｎ５に電流が流れ、節点Ｎ４の電位Ｖｂｂは最
終的に｜Ｖｔｈ４｜−ｋＶｃｃにまで下がる。ここで、
｜Ｖｔｈ４｜はｐチャネルＭＯＳトランジスタ４のしき
い値電圧である。
【０００５】
【発明が解決しようとする課題】上述した従来のチャー
ジポンプ回路では、図７のチャージポンプ回路の場合、
次のような問題点がある。まず、第１の問題点は、節点
Ｎ０の最終電位であり、節点Ｎ３から入力されるクロッ
クにより、節点Ｎ１で、ｋＶｃｃの振幅で電位が変化す
るにもかかわらず（図８のＮ１）、節点Ｎ０はＶｔｈ２
−ｋＶｃｃ＋Ｖｐｎ１までしか下がらない（図８のＮ
０）。したがって、チャージのポンピング効率がＶｔｈ
２＋Ｖｐｎ１の分だけ悪くなっている。第２の問題点
は、寄生ｐｎダイオードがオンするとき、ｎチャネルト
ランジスタ１の作り込まれているｐ型ウェルに少数キャ
リアが注入されることにある。したがって、ｐ型ウェル
は、ｐ型基板と電気的につながっているために、注入さ
れた少数キャリアが基板中に拡散していき、さまざまな
悪影響を及ぼす可能性がある。また、図９のチャージポ
ンプ回路の場合、ｐチャネルトランジスタを用いている
ので、ｎチャネルトランジスタを用いたときより、Ｖｂ
ｂの最終電位が低いところまで下がる。また、ｐチャネ
ルトランジスタを用いているため、ｐｎ結合が順方向に
振れることが無いためｐ型基板に少数キャリアが拡散す
ることがない。しかし、ｐチャネルトランジスタ４の電
流容量はそれほど大きくないことや、ｐチャネルトラン
ジスタ４のバックゲートバイアス効果のため｜Ｖｔｈ４
｜が約１Ｖ程度になってしまうことのため、Ｖｂｂのポ
ンピング能力は決して高いとはいえない。更に、クロッ
クがＶｃｃに振れたとき（図１０のＮ７）、ｐチャネル
トランジスタ４のソース（Ｖｂｂ）の節点Ｎ４とバルク
の節点Ｎ７の間にはＶｃｃ＋｜Ｖｂｂ｜の電圧が加わ
り、接合耐圧上の問題がある。
ジポンプ回路では、図７のチャージポンプ回路の場合、
次のような問題点がある。まず、第１の問題点は、節点
Ｎ０の最終電位であり、節点Ｎ３から入力されるクロッ
クにより、節点Ｎ１で、ｋＶｃｃの振幅で電位が変化す
るにもかかわらず（図８のＮ１）、節点Ｎ０はＶｔｈ２
−ｋＶｃｃ＋Ｖｐｎ１までしか下がらない（図８のＮ
０）。したがって、チャージのポンピング効率がＶｔｈ
２＋Ｖｐｎ１の分だけ悪くなっている。第２の問題点
は、寄生ｐｎダイオードがオンするとき、ｎチャネルト
ランジスタ１の作り込まれているｐ型ウェルに少数キャ
リアが注入されることにある。したがって、ｐ型ウェル
は、ｐ型基板と電気的につながっているために、注入さ
れた少数キャリアが基板中に拡散していき、さまざまな
悪影響を及ぼす可能性がある。また、図９のチャージポ
ンプ回路の場合、ｐチャネルトランジスタを用いている
ので、ｎチャネルトランジスタを用いたときより、Ｖｂ
ｂの最終電位が低いところまで下がる。また、ｐチャネ
ルトランジスタを用いているため、ｐｎ結合が順方向に
振れることが無いためｐ型基板に少数キャリアが拡散す
ることがない。しかし、ｐチャネルトランジスタ４の電
流容量はそれほど大きくないことや、ｐチャネルトラン
ジスタ４のバックゲートバイアス効果のため｜Ｖｔｈ４
｜が約１Ｖ程度になってしまうことのため、Ｖｂｂのポ
ンピング能力は決して高いとはいえない。更に、クロッ
クがＶｃｃに振れたとき（図１０のＮ７）、ｐチャネル
トランジスタ４のソース（Ｖｂｂ）の節点Ｎ４とバルク
の節点Ｎ７の間にはＶｃｃ＋｜Ｖｂｂ｜の電圧が加わ
り、接合耐圧上の問題がある。
【０００６】以上のように、この発明の目的は、上記問
題を解消するためになされたもので、駆動能力の点や、
少数キャリアの拡散、接合耐圧の点などに問題を生ずる
ことのないような高効率なチャージポンプ回路を提供す
ることにある。
題を解消するためになされたもので、駆動能力の点や、
少数キャリアの拡散、接合耐圧の点などに問題を生ずる
ことのないような高効率なチャージポンプ回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】この第１の発明に係るチ
ャージポンプ回路では、図１で示すように、第１の節点
Ｎ１３とアース（ＧＮＤ）との間に接続され、第１のク
ロックがゲートに入力される第１のトランジスタ（ｐチ
ャネルＭＯＳトランジスタ１０）と、第２の節点Ｎ１４
と上記第１の節点との間に接続された第２のトランジス
タ（ｎチャネルＭＯＳトランジスタ９）と、第１の節点
及び第２のトランジスタのゲートに接続された第１，第
２のキャパシタ１２，１３とを備え、この第２のキャパ
シタに第２のクロックを印加して第２の節点から第１の
節点にチャージをポンピングするチャージポンプ回路で
あって、上記第１のトランジスタと上記第２のトランジ
スタとを互いに異なる極性の導電型のトランジスタで構
成した。この第２の発明に係るチャージポンプ回路で
は、図３で示すように、上記第２のトランジスタが独立
したｐ型ウェル３０の中に形成されるとともに、このｐ
型ウェルが上記第２の節点に接続され、かつ、このｐ型
ウェルがｎ型ウェル，ｎ型基板等（ｎ型ウェル３１等）
のｎ型領域に包含するように構成した。この第３の発明
に係るチャージポンプ回路では、図４で示すように、第
１の節点Ｎ２３とアース（ＧＮＤ）との間に接続され、
第１のクロックがゲートに入力されるトランジスタ（ｐ
チャネルＭｏｓトランジスタ２０）と、第２の節点と第
１の節点との間に接続されたダイオード（ｐｎダイオー
ド１９）と、第１の節点及びトランジスタのゲートに接
続された第１，第２のキャパシタ２２，２３とを備え、
この第２のキャパシタに第２のクロックを印加して第２
の節点から第１の節点にチャージをポンピングするチャ
ージポンプ回路であって、上記トランジスタを導電型の
トランジスタで構成した。この第４の発明に係るチャー
ジポンプ回路では、図６で示すように、上記ダイオード
が独立したｐ型ウェル３０の中に形成されるとともに、
このｐ型ウェルが上記第２の節点に接続され、かつ、こ
のｐ型ウェルがｎ型ウェル，ｎ型基板等のｎ型領域に包
含するように構成した。
ャージポンプ回路では、図１で示すように、第１の節点
Ｎ１３とアース（ＧＮＤ）との間に接続され、第１のク
ロックがゲートに入力される第１のトランジスタ（ｐチ
ャネルＭＯＳトランジスタ１０）と、第２の節点Ｎ１４
と上記第１の節点との間に接続された第２のトランジス
タ（ｎチャネルＭＯＳトランジスタ９）と、第１の節点
及び第２のトランジスタのゲートに接続された第１，第
２のキャパシタ１２，１３とを備え、この第２のキャパ
シタに第２のクロックを印加して第２の節点から第１の
節点にチャージをポンピングするチャージポンプ回路で
あって、上記第１のトランジスタと上記第２のトランジ
スタとを互いに異なる極性の導電型のトランジスタで構
成した。この第２の発明に係るチャージポンプ回路で
は、図３で示すように、上記第２のトランジスタが独立
したｐ型ウェル３０の中に形成されるとともに、このｐ
型ウェルが上記第２の節点に接続され、かつ、このｐ型
ウェルがｎ型ウェル，ｎ型基板等（ｎ型ウェル３１等）
のｎ型領域に包含するように構成した。この第３の発明
に係るチャージポンプ回路では、図４で示すように、第
１の節点Ｎ２３とアース（ＧＮＤ）との間に接続され、
第１のクロックがゲートに入力されるトランジスタ（ｐ
チャネルＭｏｓトランジスタ２０）と、第２の節点と第
１の節点との間に接続されたダイオード（ｐｎダイオー
ド１９）と、第１の節点及びトランジスタのゲートに接
続された第１，第２のキャパシタ２２，２３とを備え、
この第２のキャパシタに第２のクロックを印加して第２
の節点から第１の節点にチャージをポンピングするチャ
ージポンプ回路であって、上記トランジスタを導電型の
トランジスタで構成した。この第４の発明に係るチャー
ジポンプ回路では、図６で示すように、上記ダイオード
が独立したｐ型ウェル３０の中に形成されるとともに、
このｐ型ウェルが上記第２の節点に接続され、かつ、こ
のｐ型ウェルがｎ型ウェル，ｎ型基板等のｎ型領域に包
含するように構成した。
【０００８】
【作用】この第１の発明によるチャージポンプ回路で
は、上記第１，第２のキャパシタにクロックを供給する
ことにより、第１のトランジスタのトランジスタをオン
して、第１の接点の電位を接地電位としたときに、第２
の節点から第１の節点にチャージをポンピングし、第２
の節点の電位を第１の節点の電位より低くする。この第
２の発明によるチャージポンプ回路では、上記第２のト
ランジスタを独立したｐ型ウェルの中に形成し、かつ、
このｐ型ウェルをｎ型領域で包含する構成としたため、
第２のトランジスタの寄生ダイオードのｎ極から拡散す
る少数キャリアがｐ型ウェルで再結合するか、またはｎ
型領域に吸収されるため、少数キャリアが他のデバイス
に悪影響を及ぼさない。この第３の発明によるチャージ
ポンプ回路では、上記第１，第２のキャパシタにクロッ
クを供給することにより、第１のトランジスタをオンし
て、第１の接点の電位を接地電位にしたときに、第２の
節点から第１の節点にチャージをポンピングし、第２の
節点の電位を第１の節点の電位よりも低くする。この第
３の発明によるチャージポンプ回路では、上記ダイオー
ドを独立したｐ型ウェルの中に形成し、かつ、このｐ型
ウェルをｎ型領域に包含する構成としたため、ダイオー
ドのｎ極から拡散する少数キャリアがｐ型ウェルで再結
合するか、またはｎ型領域に吸収されるため、少数キャ
リアが他のデバイスに悪影響を及ぼさない。
は、上記第１，第２のキャパシタにクロックを供給する
ことにより、第１のトランジスタのトランジスタをオン
して、第１の接点の電位を接地電位としたときに、第２
の節点から第１の節点にチャージをポンピングし、第２
の節点の電位を第１の節点の電位より低くする。この第
２の発明によるチャージポンプ回路では、上記第２のト
ランジスタを独立したｐ型ウェルの中に形成し、かつ、
このｐ型ウェルをｎ型領域で包含する構成としたため、
第２のトランジスタの寄生ダイオードのｎ極から拡散す
る少数キャリアがｐ型ウェルで再結合するか、またはｎ
型領域に吸収されるため、少数キャリアが他のデバイス
に悪影響を及ぼさない。この第３の発明によるチャージ
ポンプ回路では、上記第１，第２のキャパシタにクロッ
クを供給することにより、第１のトランジスタをオンし
て、第１の接点の電位を接地電位にしたときに、第２の
節点から第１の節点にチャージをポンピングし、第２の
節点の電位を第１の節点の電位よりも低くする。この第
３の発明によるチャージポンプ回路では、上記ダイオー
ドを独立したｐ型ウェルの中に形成し、かつ、このｐ型
ウェルをｎ型領域に包含する構成としたため、ダイオー
ドのｎ極から拡散する少数キャリアがｐ型ウェルで再結
合するか、またはｎ型領域に吸収されるため、少数キャ
リアが他のデバイスに悪影響を及ぼさない。
【０００９】
【実施例】以下、この発明の一実施例を図に基づいて説
明する。図１はこの第１の発明の一実施例（実施例１）
を示すチャージポンプ回路の回路図であり、図２は図１
のチャージポンプ回路の動作を説明するための各節点の
電位変化を示すタイミングチャート図である。図１にお
いて、９は第２のトランジスタとしてのｎチャネルＭＯ
Ｓトランジスタ、１０は第１のトランジスタとしてのｐ
チャネルＭＯＳトランジスタ、１１はｐチャネルＭＯＳ
トランジスタ、１２，１３は第１，第２のキャパシタと
してのキャパシタ、Ｎ１０〜Ｎ１４は節点であって、Ｎ
１３は第１の節点としての節点、Ｎ１４は第２の節点と
しての節点である。ｎチャネルＭＯＳトランジスタ９の
ソース及びバルク及びゲートは節点Ｎ１４に接続されて
おり、また、ｎチャネルＭＯＳトランジスタ９のドレー
ンは節点Ｎ１３に接続されている。ｐチャネルＭＯＳト
ランジスタ１０のソースは節点Ｎ１３にゲートは節点Ｎ
１０に、ドレーンはアース（ＧＮＤ：接地電位）に、バ
ルクは節点Ｎ１２にそれぞれ接続されている。ｐチャネ
ルＭＯＳトランジスタ１１のソースは節点Ｎ１０に、ゲ
ート及びドレーンはアース（ＧＮＤ：接地電位）に、バ
ルクは節点Ｎ１１にそれぞれ接続されている。キャパシ
タ１２は節点Ｎ１２と節点Ｎ１３の間に接続されてお
り、キャパシタ１３は節点Ｎ１１と節点Ｎ１０の間に接
続されている。節点Ｎ１２及び節点Ｎ１１には、それぞ
れ図２に示すようなクロックが印加されている。また、
節点Ｎ１０，Ｎ１３，Ｎ１４の電位は、節点Ｎ１１，Ｎ
１２に加えられたクロックにより、図２のように、変化
する。
明する。図１はこの第１の発明の一実施例（実施例１）
を示すチャージポンプ回路の回路図であり、図２は図１
のチャージポンプ回路の動作を説明するための各節点の
電位変化を示すタイミングチャート図である。図１にお
いて、９は第２のトランジスタとしてのｎチャネルＭＯ
Ｓトランジスタ、１０は第１のトランジスタとしてのｐ
チャネルＭＯＳトランジスタ、１１はｐチャネルＭＯＳ
トランジスタ、１２，１３は第１，第２のキャパシタと
してのキャパシタ、Ｎ１０〜Ｎ１４は節点であって、Ｎ
１３は第１の節点としての節点、Ｎ１４は第２の節点と
しての節点である。ｎチャネルＭＯＳトランジスタ９の
ソース及びバルク及びゲートは節点Ｎ１４に接続されて
おり、また、ｎチャネルＭＯＳトランジスタ９のドレー
ンは節点Ｎ１３に接続されている。ｐチャネルＭＯＳト
ランジスタ１０のソースは節点Ｎ１３にゲートは節点Ｎ
１０に、ドレーンはアース（ＧＮＤ：接地電位）に、バ
ルクは節点Ｎ１２にそれぞれ接続されている。ｐチャネ
ルＭＯＳトランジスタ１１のソースは節点Ｎ１０に、ゲ
ート及びドレーンはアース（ＧＮＤ：接地電位）に、バ
ルクは節点Ｎ１１にそれぞれ接続されている。キャパシ
タ１２は節点Ｎ１２と節点Ｎ１３の間に接続されてお
り、キャパシタ１３は節点Ｎ１１と節点Ｎ１０の間に接
続されている。節点Ｎ１２及び節点Ｎ１１には、それぞ
れ図２に示すようなクロックが印加されている。また、
節点Ｎ１０，Ｎ１３，Ｎ１４の電位は、節点Ｎ１１，Ｎ
１２に加えられたクロックにより、図２のように、変化
する。
【００１０】次に、この実施例１の動作について、図
１，２を用いて説明する。まず、時刻ｔ０において、節
点Ｎ１１が接地電位から電源電位Ｖｃｃに上昇して
“Ｌ”から“Ｈ”になると（図２のＮ１１）、キャパシ
タ１３による容量結合で、節点Ｎ１０の電位が上昇する
（図２のＮ１０）。しかし、この時、ｐチャネルＭＯＳ
トランジスタ１１がオンするため、節点Ｎ１０の電位は
時刻ｔ１までには｜Ｖｔｈ１１｜にまで下がる。ここ
で、｜Ｖｔｈ１１｜はｐチャネルＭＯＳトランジスタ１
１のしきい値電圧である。時刻ｔ１においては、節点Ｎ
１１の電位がＶｃｃから接地電位に下がるので、キャパ
シタ１３による容量結合で、節点Ｎ１０の電位は｜Ｖｔ
ｈ１１｜から負電位に下がる。一方、この時、節点Ｎ１
２に印加されているクロックは、接地電位からＶｃｃに
上昇するため（図２のＮ１２）、節点Ｎ１３の電位はキ
ャパシタ１２による容量結合で電位が上昇する。したが
って、ｐチャネルＭＯＳトランジスタ１０は、時刻ｔ１
でオンし、時刻ｔ２までには、節点Ｎ１３の電位は接地
電位にまで下がる。次に時刻ｔ２においては、節点Ｎ１
２に印加されているクロックはＶｃｃから接地電位に変
化する。この様に変化すると、節点Ｎ１３の電位はキャ
パシタ１２による容量結合で−ｋＶｃｃにまで落ちる。
ここで、ｋはキャパシタ１２と節点Ｎ１３との容量結合
の結合効率である。この時、ｎチャネルＭＯＳトランジ
スタ９のバルク（節点Ｎ１４）とドレーン（節点Ｎ１
３）により形成される寄生ｐｎダイオードが順方向にバ
イアスされるため、節点Ｎ１４から節点Ｎ１３に向かっ
て電流が流れる。このようにして、節点Ｎ１１と節点Ｎ
１２にクロックを印加することにより、節点Ｎ１４から
チャージがポンピングされていき、節点Ｎ１４の電位が
負電位に下がっていく。最終的には節点Ｎ１４の電位は
Ｖｂｂ＝Ｖｐｎ９−ｋＶｃｃまで下がることになる（図
２のＮ１４）。ここで、Ｖｐｎ９はｎチャネルトランジ
スタ９のバルクとドレーンの間が順方向にバイアスされ
た場合の、順方向残留電位である。更に、ｎチャネルＭ
ＯＳトランジスタ９、ｐチャネルＭＯＳトランジスタ１
０，１１の何れにおいても、これらのｐｎ接合にかかる
電圧は最大でもＶｃｃしかなく、接合耐圧上の問題は生
じない。
１，２を用いて説明する。まず、時刻ｔ０において、節
点Ｎ１１が接地電位から電源電位Ｖｃｃに上昇して
“Ｌ”から“Ｈ”になると（図２のＮ１１）、キャパシ
タ１３による容量結合で、節点Ｎ１０の電位が上昇する
（図２のＮ１０）。しかし、この時、ｐチャネルＭＯＳ
トランジスタ１１がオンするため、節点Ｎ１０の電位は
時刻ｔ１までには｜Ｖｔｈ１１｜にまで下がる。ここ
で、｜Ｖｔｈ１１｜はｐチャネルＭＯＳトランジスタ１
１のしきい値電圧である。時刻ｔ１においては、節点Ｎ
１１の電位がＶｃｃから接地電位に下がるので、キャパ
シタ１３による容量結合で、節点Ｎ１０の電位は｜Ｖｔ
ｈ１１｜から負電位に下がる。一方、この時、節点Ｎ１
２に印加されているクロックは、接地電位からＶｃｃに
上昇するため（図２のＮ１２）、節点Ｎ１３の電位はキ
ャパシタ１２による容量結合で電位が上昇する。したが
って、ｐチャネルＭＯＳトランジスタ１０は、時刻ｔ１
でオンし、時刻ｔ２までには、節点Ｎ１３の電位は接地
電位にまで下がる。次に時刻ｔ２においては、節点Ｎ１
２に印加されているクロックはＶｃｃから接地電位に変
化する。この様に変化すると、節点Ｎ１３の電位はキャ
パシタ１２による容量結合で−ｋＶｃｃにまで落ちる。
ここで、ｋはキャパシタ１２と節点Ｎ１３との容量結合
の結合効率である。この時、ｎチャネルＭＯＳトランジ
スタ９のバルク（節点Ｎ１４）とドレーン（節点Ｎ１
３）により形成される寄生ｐｎダイオードが順方向にバ
イアスされるため、節点Ｎ１４から節点Ｎ１３に向かっ
て電流が流れる。このようにして、節点Ｎ１１と節点Ｎ
１２にクロックを印加することにより、節点Ｎ１４から
チャージがポンピングされていき、節点Ｎ１４の電位が
負電位に下がっていく。最終的には節点Ｎ１４の電位は
Ｖｂｂ＝Ｖｐｎ９−ｋＶｃｃまで下がることになる（図
２のＮ１４）。ここで、Ｖｐｎ９はｎチャネルトランジ
スタ９のバルクとドレーンの間が順方向にバイアスされ
た場合の、順方向残留電位である。更に、ｎチャネルＭ
ＯＳトランジスタ９、ｐチャネルＭＯＳトランジスタ１
０，１１の何れにおいても、これらのｐｎ接合にかかる
電圧は最大でもＶｃｃしかなく、接合耐圧上の問題は生
じない。
【００１１】図３は、この第２の発明の実施例（実施例
２）に係るチャージポンプ回路の縦断面図である。図３
において、３０はｐ型ウェル、３１はｎ型ウェル、３２
はｐ型基板、３４はｎ（＋）領域、３５はｐ（＋）領域
である。図３で示すように、ｎチャネルＭＯＳトランジ
スタ９は独立したｐ型ウェル３０の中に形成されてい
る。ｐ型ウェル３０はＶｃｃに電位固定されたｎ型ウェ
ル３１（ｎ型基板でもよい）に包含されている。そし
て、ｐ型ウェル３０の中にはｎチャネルＭＯＳトランジ
スタ９以外にデバイスは形成されておらず、寄生ｐｎダ
イオードのｎ極から拡散する少数キャリアはｐ型ウェル
３０の内部で多数キャリアと再結合するか、ｎ型ウェル
３１に吸収されるかどちらかになる。従って、拡散した
少数キャリアが他のデバイスに悪影響を及ぼすことはな
い。また、この実施例２の動作については、実施例１と
同じであるため、省略する。
２）に係るチャージポンプ回路の縦断面図である。図３
において、３０はｐ型ウェル、３１はｎ型ウェル、３２
はｐ型基板、３４はｎ（＋）領域、３５はｐ（＋）領域
である。図３で示すように、ｎチャネルＭＯＳトランジ
スタ９は独立したｐ型ウェル３０の中に形成されてい
る。ｐ型ウェル３０はＶｃｃに電位固定されたｎ型ウェ
ル３１（ｎ型基板でもよい）に包含されている。そし
て、ｐ型ウェル３０の中にはｎチャネルＭＯＳトランジ
スタ９以外にデバイスは形成されておらず、寄生ｐｎダ
イオードのｎ極から拡散する少数キャリアはｐ型ウェル
３０の内部で多数キャリアと再結合するか、ｎ型ウェル
３１に吸収されるかどちらかになる。従って、拡散した
少数キャリアが他のデバイスに悪影響を及ぼすことはな
い。また、この実施例２の動作については、実施例１と
同じであるため、省略する。
【００１２】図４は、この第３の発明の一実施例（実施
例３）を示すチャージポンプ回路の回路図である。図４
において、１９はダイオードとしてのｐｎダイオード１
９、２０はトランジスタとしてのｐチャネルＭＯＳトラ
ンジスタ、２２，２３は第１，第２のキャパシタとして
のキャパシタである。Ｎ２１〜Ｎ２４は節点であって、
Ｎ２３は第１の節点としての節点、Ｎ２４は第２の節点
としての節点である。ｐｎダイオード１９のｐ極は節点
Ｎ２４に接続されており、また、このｐｎダイオード１
９のｎ極は節点Ｎ２３に接続されている。ｐチャネルＭ
ＯＳトランジスタ２０のソースは節点Ｎ２３に、そのゲ
ートは節点Ｎ２０に、ドレーンはアース（ＧＮＤ）に、
バルクは節点Ｎ２２にそれぞれ接続されている。一方、
ｐチャネルＭＯＳトランジスタ２１のソースは節点Ｎ２
０に、そのゲート及びドレーンはアース（ＧＮＤ）に、
バルクは節点Ｎ２１にそれぞれ接続されている。また、
キャパシタ２２は節点Ｎ２２と節点Ｎ２３との間に接続
されており、キャパシタ２３は節点Ｎ２１と節点Ｎ２０
の間に接続されている。節点Ｎ２２及び節点Ｎ２１には
それぞれ図５に示すようなクロックが印加されている。
また、節点Ｎ２０，Ｎ２３，Ｎ２４の電位は、節点Ｎ２
１，Ｎ２２に印加されたクロックにより、図５のように
変化する。
例３）を示すチャージポンプ回路の回路図である。図４
において、１９はダイオードとしてのｐｎダイオード１
９、２０はトランジスタとしてのｐチャネルＭＯＳトラ
ンジスタ、２２，２３は第１，第２のキャパシタとして
のキャパシタである。Ｎ２１〜Ｎ２４は節点であって、
Ｎ２３は第１の節点としての節点、Ｎ２４は第２の節点
としての節点である。ｐｎダイオード１９のｐ極は節点
Ｎ２４に接続されており、また、このｐｎダイオード１
９のｎ極は節点Ｎ２３に接続されている。ｐチャネルＭ
ＯＳトランジスタ２０のソースは節点Ｎ２３に、そのゲ
ートは節点Ｎ２０に、ドレーンはアース（ＧＮＤ）に、
バルクは節点Ｎ２２にそれぞれ接続されている。一方、
ｐチャネルＭＯＳトランジスタ２１のソースは節点Ｎ２
０に、そのゲート及びドレーンはアース（ＧＮＤ）に、
バルクは節点Ｎ２１にそれぞれ接続されている。また、
キャパシタ２２は節点Ｎ２２と節点Ｎ２３との間に接続
されており、キャパシタ２３は節点Ｎ２１と節点Ｎ２０
の間に接続されている。節点Ｎ２２及び節点Ｎ２１には
それぞれ図５に示すようなクロックが印加されている。
また、節点Ｎ２０，Ｎ２３，Ｎ２４の電位は、節点Ｎ２
１，Ｎ２２に印加されたクロックにより、図５のように
変化する。
【００１３】次に、この実施例３の動作について説明す
る。時刻ｔ０において、節点Ｎ２１が接地電位から電源
電位Ｖｃｃに上昇して“Ｌ”から“Ｈ”になると（図２
のＮ２１）、キャパシタ２３による容量結合で、節点Ｎ
２０の電位が上昇する（図５のＮ２０）。しかし、この
時ｐチャネルＭＯＳトランジスタ２１がオンするため、
節点Ｎ２０の電位は時刻ｔ１までには｜Ｖｔｈ２１｜に
まで下がる。ここで、｜Ｖｔｈ２１｜はｐチャネルＭＯ
Ｓトランジスタ２１のしきい値電圧である。時刻ｔ１に
おいては、節点Ｎ２１の電位がＶｃｃから接地電位に下
がるので、キャパシタ２３による容量結合で節点Ｎ２０
の電位は｜Ｖｔｈ２１｜から負電位に下がる。一方、こ
の時節点Ｎ２２に印加されているクロックは接地電位か
らＶｃｃに上昇するため（図５のＮ２２）、節点Ｎ２３
の電位はキャパシタ２２による容量結合で電位が上昇す
る。したがって、ｐチャネルＭＯＳトランジスタ２０は
時刻ｔ１でオンし、時刻ｔ２までには、節点Ｎ２３の電
位は接地電位にまで下がる。次に、時刻ｔ２において
は、節点Ｎ２２に印加されているクロックはＶｃｃから
接地電位に変化する。この様に変化すると、節点Ｎ２３
の電位はキャパシタ２２による容量結合で−ｋＶｃｃに
まで落ちる。ここで、ｋはキャパシタ２２と節点Ｎ２３
との容量結合の結合効率である。この時、ｐｎダイオー
ド１９のｐ極（節点Ｎ２４）とｎ極（節点Ｎ２３）が順
方向にバイアスされるため、節点Ｎ２４から節点Ｎ２３
に向かって電流が流れる。このようにして節点Ｎ２１と
節点Ｎ２２にクロックを印加することにより、節点Ｎ２
４からチャージがポンピングされていき、節点Ｎ２４の
電位が負電位に下がっていく。最終的には節点Ｎ２４の
電位はＶｂｂ＝Ｖｐｎ１９−ｋＶｃｃまで下がることに
なる（図５のＮ２４）。ここで、Ｖｐｎ１９はｐｎダイ
オード１９が順方向にバイアスされた場合の順方向残留
電位である。更に、ｐｎダイオード１９、ｐチャネルＭ
ＯＳトランジスタ２０，２１の何れにおいてもｐｎ接合
にかかる電圧は最大でもＶｃｃしかなく、接合耐圧上の
問題は生じない。
る。時刻ｔ０において、節点Ｎ２１が接地電位から電源
電位Ｖｃｃに上昇して“Ｌ”から“Ｈ”になると（図２
のＮ２１）、キャパシタ２３による容量結合で、節点Ｎ
２０の電位が上昇する（図５のＮ２０）。しかし、この
時ｐチャネルＭＯＳトランジスタ２１がオンするため、
節点Ｎ２０の電位は時刻ｔ１までには｜Ｖｔｈ２１｜に
まで下がる。ここで、｜Ｖｔｈ２１｜はｐチャネルＭＯ
Ｓトランジスタ２１のしきい値電圧である。時刻ｔ１に
おいては、節点Ｎ２１の電位がＶｃｃから接地電位に下
がるので、キャパシタ２３による容量結合で節点Ｎ２０
の電位は｜Ｖｔｈ２１｜から負電位に下がる。一方、こ
の時節点Ｎ２２に印加されているクロックは接地電位か
らＶｃｃに上昇するため（図５のＮ２２）、節点Ｎ２３
の電位はキャパシタ２２による容量結合で電位が上昇す
る。したがって、ｐチャネルＭＯＳトランジスタ２０は
時刻ｔ１でオンし、時刻ｔ２までには、節点Ｎ２３の電
位は接地電位にまで下がる。次に、時刻ｔ２において
は、節点Ｎ２２に印加されているクロックはＶｃｃから
接地電位に変化する。この様に変化すると、節点Ｎ２３
の電位はキャパシタ２２による容量結合で−ｋＶｃｃに
まで落ちる。ここで、ｋはキャパシタ２２と節点Ｎ２３
との容量結合の結合効率である。この時、ｐｎダイオー
ド１９のｐ極（節点Ｎ２４）とｎ極（節点Ｎ２３）が順
方向にバイアスされるため、節点Ｎ２４から節点Ｎ２３
に向かって電流が流れる。このようにして節点Ｎ２１と
節点Ｎ２２にクロックを印加することにより、節点Ｎ２
４からチャージがポンピングされていき、節点Ｎ２４の
電位が負電位に下がっていく。最終的には節点Ｎ２４の
電位はＶｂｂ＝Ｖｐｎ１９−ｋＶｃｃまで下がることに
なる（図５のＮ２４）。ここで、Ｖｐｎ１９はｐｎダイ
オード１９が順方向にバイアスされた場合の順方向残留
電位である。更に、ｐｎダイオード１９、ｐチャネルＭ
ＯＳトランジスタ２０，２１の何れにおいてもｐｎ接合
にかかる電圧は最大でもＶｃｃしかなく、接合耐圧上の
問題は生じない。
【００１４】図６は、この第４の発明（実施例４）に係
るチャージポンプ回路の縦断面図である。図５におい
て、３０はｐ型ウェル、３３はｎ型基板、３４はｎ
（＋）領域、３５はｐ（＋）領域である。図６で示すよ
うに、ｐウェル３０はｎチャネルトランジスタ９以外の
デバイスを含まずに独立して形成されており、ｎ型基板
３３に包含されている。この場合にも、ｐｎダイオード
１９のｎ極から拡散する少数キャリアはｐウェル３０の
内部で多数キャリアと再結合するか、ｎ型基板３３に吸
収されるかどちらかになる。したがって、拡散した少数
キャリアが他のデバイスに悪影響を及ぼすことはない。
また、この実施例４の動作については、実施例３と同じ
であるため、省略する。
るチャージポンプ回路の縦断面図である。図５におい
て、３０はｐ型ウェル、３３はｎ型基板、３４はｎ
（＋）領域、３５はｐ（＋）領域である。図６で示すよ
うに、ｐウェル３０はｎチャネルトランジスタ９以外の
デバイスを含まずに独立して形成されており、ｎ型基板
３３に包含されている。この場合にも、ｐｎダイオード
１９のｎ極から拡散する少数キャリアはｐウェル３０の
内部で多数キャリアと再結合するか、ｎ型基板３３に吸
収されるかどちらかになる。したがって、拡散した少数
キャリアが他のデバイスに悪影響を及ぼすことはない。
また、この実施例４の動作については、実施例３と同じ
であるため、省略する。
【００１５】
【発明の効果】以上説明したように、この第１〜第４の
発明では、第１のトランジスタと第２のトランジスタと
を異なる極性にするか、または第２のトランジスタをダ
イオードとする構成としたため、第２の節点の電位を第
１の節点の電位よりも低くでき、駆動能力を高くすると
ともに、接合耐圧を高くして、特性を良くする効果があ
る。この第２，第４の発明では、第２のトランジスタ及
びダイオードを独立したｐ型ウェルの中に形成し、この
ｐ型ウェルをｎ型領域で包含する構成としたため、上記
効果に加えて、少数キャリアの影響を少なくすることが
できる効果がある。
発明では、第１のトランジスタと第２のトランジスタと
を異なる極性にするか、または第２のトランジスタをダ
イオードとする構成としたため、第２の節点の電位を第
１の節点の電位よりも低くでき、駆動能力を高くすると
ともに、接合耐圧を高くして、特性を良くする効果があ
る。この第２，第４の発明では、第２のトランジスタ及
びダイオードを独立したｐ型ウェルの中に形成し、この
ｐ型ウェルをｎ型領域で包含する構成としたため、上記
効果に加えて、少数キャリアの影響を少なくすることが
できる効果がある。
【図１】この第１の発明の一実施例を示すチャージポン
プ回路の回路図である。
プ回路の回路図である。
【図２】図１のチャージポンプ回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図３】この第２の発明の一実施例を示すチャージポン
プ回路の一部分の縦断面図である。
プ回路の一部分の縦断面図である。
【図４】この第３の発明の一実施例を示すチャージポン
プ回路の回路図である。
プ回路の回路図である。
【図５】図４のチャージポンプ回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図６】この第４の発明の一実施例を示すチャージポン
プ回路の一部分の縦断面図である。
プ回路の一部分の縦断面図である。
【図７】従来のチャージポンプ回路の回路図である。
【図８】図７のチャージポンプ回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図９】従来の他のチャージポンプ回路の回路図であ
る。
る。
【図１０】図９のチャージポンプ回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
９ ｎチャネルＭＯＳトランジスタ １９ ｐｎダイオード １０，１１，２０，２１ ｐチャネルＭＯＳトランジス
タ １２，１３，２２，２３ キャパシタ Ｎ１０〜Ｎ１４，Ｎ２０〜Ｎ２４ 節点
タ １２，１３，２２，２３ キャパシタ Ｎ１０〜Ｎ１４，Ｎ２０〜Ｎ２４ 節点
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図７は従来から用いられているチャージ
ポンプ回路の一例を示す図、図８は図７の動作を説明す
るための、各節点の電位変化を示すタイミングチャート
である。図７において、１及び２はｎチャネルＭＯＳト
ランジスタである。ｎチャネルＭＯＳトランジスタ１の
ゲート及びドレーンは節点ＮＯとなっている。また、ｎ
チャネルＭＯＳトランジスタ１のソース、及びｎチャネ
ルＭＯＳトランジスタ２のゲート及びドレーンは、節点
Ｎ１となっている。ｎチャネルＭＯＳトランジスタ２の
ソースは節点Ｎ２となっており、Ｎ２は接地電位（ＧＮ
Ｄ）に接続されている。ｎチャネルＭＯＳトランジスタ
１，２のバルクは節点Ｎ０となっている。３はキャパシ
タであり、節点Ｎ１と節点Ｎ３との間に接続されてい
る。次にこの従来例の動作を説明する。図８の時刻ｔ０
において、節点Ｎ３が”Ｌ”から”Ｈ”になると、キャ
パシタ３による容量結合により節点Ｎ１の電位は上昇す
る。ここで、節点Ｎ３の振幅をＶｃｃとし、結合効率を
ｋとすれば、節点Ｎ１の電位はｋＶｃｃになる。ただ
し、ｋは１に近い様になっている。この時、ｎチャネル
ＭＯＳトランジスタ２のしきい値Ｖｔｈ２に対し、ｋＶ
ｃｃ＞Ｖｔｈ２が成り立つとすれば、ｎチャネルＭＯＳ
トランジスタ２はオンするため、節点Ｎ１の電位は下が
りはじめ、時刻ｔ１においては、ほぼＶｔｈ２となる。
しかし、節点Ｎ１の電位がＶｔｈ２になると、ｎチャネ
ルＭＯＳトランジスタ２はオフしてしまうので、節点Ｎ
１の電位はＶｔｈ２よりも下がらない。次に、時刻ｔ１
において、節点Ｎ３が”Ｈ”から”Ｌ”になると、節点
Ｎ１の電位は、キャパシタ３の容量結合によりＶｔｈ２
からＶｔｈ２−ｋＶｃｃまで下がる。この時、ｎチャネ
ルＭＯＳトランジスタ２はオフする。ここで、節点ＮＯ
の電位をＶｂｂとすると、この電位ＶｂｂよりもＶｔｈ
２−ｋＶｃｃの電位が低ければ、ｎチャネルＭＯＳトラ
ンジスタ１のバルクとソースが順方向になるので、その
トランジスタ内の寄生ｐｎダイオードがオンする。この
結果、節点ＮＯから節点Ｎ１に電流が流れるため、節点
Ｎ１の電位が上昇し、節点ＮＯの電位が下がる。このよ
うな動作を繰り返すことにより、節点ＮＯの電位Ｖｂｂ
は徐々に下がっていき、最終的にはＶｔｈ２−ｋＶｃｃ
＋Ｖｐｎ１までさがる。ここで、Ｖｐｎ１はｎチャネル
ＭＯＳトランジスタ１のバルクとソースで構成される寄
生ｐｎダイオードの順方向残留電位である。
ポンプ回路の一例を示す図、図８は図７の動作を説明す
るための、各節点の電位変化を示すタイミングチャート
である。図７において、１及び２はｎチャネルＭＯＳト
ランジスタである。ｎチャネルＭＯＳトランジスタ１の
ゲート及びドレーンは節点ＮＯとなっている。また、ｎ
チャネルＭＯＳトランジスタ１のソース、及びｎチャネ
ルＭＯＳトランジスタ２のゲート及びドレーンは、節点
Ｎ１となっている。ｎチャネルＭＯＳトランジスタ２の
ソースは節点Ｎ２となっており、Ｎ２は接地電位（ＧＮ
Ｄ）に接続されている。ｎチャネルＭＯＳトランジスタ
１，２のバルクは節点Ｎ０となっている。３はキャパシ
タであり、節点Ｎ１と節点Ｎ３との間に接続されてい
る。次にこの従来例の動作を説明する。図８の時刻ｔ０
において、節点Ｎ３が”Ｌ”から”Ｈ”になると、キャ
パシタ３による容量結合により節点Ｎ１の電位は上昇す
る。ここで、節点Ｎ３の振幅をＶｃｃとし、結合効率を
ｋとすれば、節点Ｎ１の電位はｋＶｃｃになる。ただ
し、ｋは１に近い様になっている。この時、ｎチャネル
ＭＯＳトランジスタ２のしきい値Ｖｔｈ２に対し、ｋＶ
ｃｃ＞Ｖｔｈ２が成り立つとすれば、ｎチャネルＭＯＳ
トランジスタ２はオンするため、節点Ｎ１の電位は下が
りはじめ、時刻ｔ１においては、ほぼＶｔｈ２となる。
しかし、節点Ｎ１の電位がＶｔｈ２になると、ｎチャネ
ルＭＯＳトランジスタ２はオフしてしまうので、節点Ｎ
１の電位はＶｔｈ２よりも下がらない。次に、時刻ｔ１
において、節点Ｎ３が”Ｈ”から”Ｌ”になると、節点
Ｎ１の電位は、キャパシタ３の容量結合によりＶｔｈ２
からＶｔｈ２−ｋＶｃｃまで下がる。この時、ｎチャネ
ルＭＯＳトランジスタ２はオフする。ここで、節点ＮＯ
の電位をＶｂｂとすると、この電位ＶｂｂよりもＶｔｈ
２−ｋＶｃｃの電位が低ければ、ｎチャネルＭＯＳトラ
ンジスタ１のバルクとソースが順方向になるので、その
トランジスタ内の寄生ｐｎダイオードがオンする。この
結果、節点ＮＯから節点Ｎ１に電流が流れるため、節点
Ｎ１の電位が上昇し、節点ＮＯの電位が下がる。このよ
うな動作を繰り返すことにより、節点ＮＯの電位Ｖｂｂ
は徐々に下がっていき、最終的にはＶｔｈ２−ｋＶｃｃ
＋Ｖｐｎ１までさがる。ここで、Ｖｐｎ１はｎチャネル
ＭＯＳトランジスタ１のバルクとソースで構成される寄
生ｐｎダイオードの順方向残留電位である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】この従来例の動作を説明すると、節点Ｎ
７、節点Ｎ８には、図１０に示すようなクロックが印加
される（図１０のＮ７，Ｎ８）。時刻ｔ０にクロックが
接地電位から電源電位Ｖｃｃになると（図１０のＮ
８）、キャパシタ８による容量結合で、節点Ｎ６の電位
が上昇する。この時、ｐチャネルＭＯＳトランジスタ６
がオンし、節点Ｎ６の電位は、時刻ｔ１までには、ｐチ
ャネルＭＯＳトランジスタ６のしきい値｜Ｖｔｈ６｜の
電位まで下がる。時刻ｔ１に、クロックがＶｃｃから接
地電位に下がると（図１０のＮ８）、キャパシタ８によ
る容量結合で節点Ｎ６の電位は｜Ｖｔｈ６｜の電位から
負電位に下がる（図１０のＮ６）。このとき、ｐチャネ
ルＭＯＳトランジスタ５がオンする。ここで、時刻ｔ１
には、クロックは接地電位からＶｃｃに上がっており
（図１０のＮ７）、キャパシタ７による容量結合で節点
Ｎ５の電位は上昇するが、ｐチャネルＭＯＳトランジス
タ５がオンするため、時刻ｔ２までには、節点Ｎ５の電
位は接地電位（ＧＮＤ）まで下がる（図１０のＮ５）。
時刻ｔ２には、クロックがＶｃｃから接地電位（ＧＮ
Ｄ）まで下がるため、容量結合により節点Ｎ５の電位は
−ｋＶｃｃまで下がる。ただし、ｋはキャパシタ７と節
点Ｎ５の結合効率である。節点Ｎ５が−ｋＶｃｃに下が
れば、ｐチャネルＭＯＳトランジスタ４がオンするた
め、節点Ｎ４から節点Ｎ５に電流が流れ、節点Ｎ４の電
位Ｖｂｂは最終的に｜Ｖｔｈ４｜−ｋＶｃｃにまで下が
る。ここで、｜Ｖｔｈ４｜はｐチャネルＭＯＳトランジ
スタ４のしきい値電圧である。
７、節点Ｎ８には、図１０に示すようなクロックが印加
される（図１０のＮ７，Ｎ８）。時刻ｔ０にクロックが
接地電位から電源電位Ｖｃｃになると（図１０のＮ
８）、キャパシタ８による容量結合で、節点Ｎ６の電位
が上昇する。この時、ｐチャネルＭＯＳトランジスタ６
がオンし、節点Ｎ６の電位は、時刻ｔ１までには、ｐチ
ャネルＭＯＳトランジスタ６のしきい値｜Ｖｔｈ６｜の
電位まで下がる。時刻ｔ１に、クロックがＶｃｃから接
地電位に下がると（図１０のＮ８）、キャパシタ８によ
る容量結合で節点Ｎ６の電位は｜Ｖｔｈ６｜の電位から
負電位に下がる（図１０のＮ６）。このとき、ｐチャネ
ルＭＯＳトランジスタ５がオンする。ここで、時刻ｔ１
には、クロックは接地電位からＶｃｃに上がっており
（図１０のＮ７）、キャパシタ７による容量結合で節点
Ｎ５の電位は上昇するが、ｐチャネルＭＯＳトランジス
タ５がオンするため、時刻ｔ２までには、節点Ｎ５の電
位は接地電位（ＧＮＤ）まで下がる（図１０のＮ５）。
時刻ｔ２には、クロックがＶｃｃから接地電位（ＧＮ
Ｄ）まで下がるため、容量結合により節点Ｎ５の電位は
−ｋＶｃｃまで下がる。ただし、ｋはキャパシタ７と節
点Ｎ５の結合効率である。節点Ｎ５が−ｋＶｃｃに下が
れば、ｐチャネルＭＯＳトランジスタ４がオンするた
め、節点Ｎ４から節点Ｎ５に電流が流れ、節点Ｎ４の電
位Ｖｂｂは最終的に｜Ｖｔｈ４｜−ｋＶｃｃにまで下が
る。ここで、｜Ｖｔｈ４｜はｐチャネルＭＯＳトランジ
スタ４のしきい値電圧である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】この第１の発明に係るチ
ャージポンプ回路では、図１で示すように、第１の節点
Ｎ１３とアース（ＧＮＤ）との間に接続され、第１のク
ロックがゲートに入力される第１のトランジスタ（ｐチ
ャネルＭＯＳトランジスタ１０）と、第２の節点Ｎ１４
と上記第１の節点との間に接続された第２のトランジス
タ（ｎチャネルＭＯＳトランジスタ９）と、第１の節点
及び第１のトランジスタのゲートに接続された第１，第
２のキャパシタ１２，１３とを備え、この第１のキャパ
シタに第２のクロックを印加して第２の節点から第１の
節点にチャージをポンピングするチャージポンプ回路で
あって、上記第１のトランジスタと上記第２のトランジ
スタとを互いに異なる極性の導電型のトランジスタで構
成した。この第２の発明に係るチャージポンプ回路で
は、図３で示すように、上記第２のトランジスタが独立
したｐ型ウェル３０の中に形成されるとともに、このｐ
型ウェルが上記第２の節点に接続され、かつ、このｐ型
ウェルがｎ型ウェル，ｎ型基板等（ｎ型ウェル３１等）
のｎ型領域に包含するように構成した。この第３の発明
に係るチャージポンプ回路では、図４で示すように、第
１の節点Ｎ２３とアース（ＧＮＤ）との間に接続され、
第１のクロックがゲートに入力されるトランジスタ（ｐ
チャネルＭｏｓトランジスタ２０）と、第２の節点と第
１の節点との間に接続されたダイオード（ｐｎダイオー
ド１９）と、第１の節点及びトランジスタのゲートに接
続された第１，第２のキャパシタ２２，２３とを備え、
この第１のキャパシタに第２のクロックを印加して第２
の節点から第１の節点にチャージをポンピングするチャ
ージポンプ回路であって、上記トランジスタを導電型の
トランジスタで構成した。この第４の発明に係るチャー
ジポンプ回路では、図６で示すように、上記ダイオード
が独立したｐ型ウェル３０の中に形成されるとともに、
このｐ型ウェルが上記第２の節点に接続され、かつ、こ
のｐ型ウェルがｎ型ウェル，ｎ型基板等のｎ型領域に包
含するように構成した。
ャージポンプ回路では、図１で示すように、第１の節点
Ｎ１３とアース（ＧＮＤ）との間に接続され、第１のク
ロックがゲートに入力される第１のトランジスタ（ｐチ
ャネルＭＯＳトランジスタ１０）と、第２の節点Ｎ１４
と上記第１の節点との間に接続された第２のトランジス
タ（ｎチャネルＭＯＳトランジスタ９）と、第１の節点
及び第１のトランジスタのゲートに接続された第１，第
２のキャパシタ１２，１３とを備え、この第１のキャパ
シタに第２のクロックを印加して第２の節点から第１の
節点にチャージをポンピングするチャージポンプ回路で
あって、上記第１のトランジスタと上記第２のトランジ
スタとを互いに異なる極性の導電型のトランジスタで構
成した。この第２の発明に係るチャージポンプ回路で
は、図３で示すように、上記第２のトランジスタが独立
したｐ型ウェル３０の中に形成されるとともに、このｐ
型ウェルが上記第２の節点に接続され、かつ、このｐ型
ウェルがｎ型ウェル，ｎ型基板等（ｎ型ウェル３１等）
のｎ型領域に包含するように構成した。この第３の発明
に係るチャージポンプ回路では、図４で示すように、第
１の節点Ｎ２３とアース（ＧＮＤ）との間に接続され、
第１のクロックがゲートに入力されるトランジスタ（ｐ
チャネルＭｏｓトランジスタ２０）と、第２の節点と第
１の節点との間に接続されたダイオード（ｐｎダイオー
ド１９）と、第１の節点及びトランジスタのゲートに接
続された第１，第２のキャパシタ２２，２３とを備え、
この第１のキャパシタに第２のクロックを印加して第２
の節点から第１の節点にチャージをポンピングするチャ
ージポンプ回路であって、上記トランジスタを導電型の
トランジスタで構成した。この第４の発明に係るチャー
ジポンプ回路では、図６で示すように、上記ダイオード
が独立したｐ型ウェル３０の中に形成されるとともに、
このｐ型ウェルが上記第２の節点に接続され、かつ、こ
のｐ型ウェルがｎ型ウェル，ｎ型基板等のｎ型領域に包
含するように構成した。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【作用】この第１の発明によるチャージポンプ回路で
は、上記第１，第２のキャパシタにクロックを供給する
ことにより、第１のトランジスタのトランジスタをオン
して、第２の節点から第１の節点にチャージをポンピン
グし、第２の節点の電位を第１の節点の電位より低くす
る。この第２の発明によるチャージポンプ回路では、上
記第２のトランジスタを独立したｐ型ウェルの中に形成
し、かつ、このｐ型ウェルをｎ型領域で包含する構成と
したため、第２のトランジスタの寄生ダイオードのｎ極
から拡散する少数キャリアがｐ型ウェルで再結合する
か、またはｎ型領域に吸収されるため、少数キャリアが
他のデバイスに悪影響を及ぼさない。この第３の発明に
よるチャージポンプ回路では、上記第１，第２のキャパ
シタにクロックを供給することにより、第１のトランジ
スタをオンして、第２の節点から第１の節点にチャージ
をポンピングし、第２の節点の電位を第１の節点の電位
よりも低くする。この第４の発明によるチャージポンプ
回路では、上記ダイオードを独立したｐ型ウェルの中に
形成し、かつ、このｐ型ウェルをｎ型領域に包含する構
成としたため、ダイオードのｎ極から拡散する少数キャ
リアがｐ型ウェルで再結合するか、またはｎ型領域に吸
収されるため、少数キャリアが他のデバイスに悪影響を
及ぼさない。
は、上記第１，第２のキャパシタにクロックを供給する
ことにより、第１のトランジスタのトランジスタをオン
して、第２の節点から第１の節点にチャージをポンピン
グし、第２の節点の電位を第１の節点の電位より低くす
る。この第２の発明によるチャージポンプ回路では、上
記第２のトランジスタを独立したｐ型ウェルの中に形成
し、かつ、このｐ型ウェルをｎ型領域で包含する構成と
したため、第２のトランジスタの寄生ダイオードのｎ極
から拡散する少数キャリアがｐ型ウェルで再結合する
か、またはｎ型領域に吸収されるため、少数キャリアが
他のデバイスに悪影響を及ぼさない。この第３の発明に
よるチャージポンプ回路では、上記第１，第２のキャパ
シタにクロックを供給することにより、第１のトランジ
スタをオンして、第２の節点から第１の節点にチャージ
をポンピングし、第２の節点の電位を第１の節点の電位
よりも低くする。この第４の発明によるチャージポンプ
回路では、上記ダイオードを独立したｐ型ウェルの中に
形成し、かつ、このｐ型ウェルをｎ型領域に包含する構
成としたため、ダイオードのｎ極から拡散する少数キャ
リアがｐ型ウェルで再結合するか、またはｎ型領域に吸
収されるため、少数キャリアが他のデバイスに悪影響を
及ぼさない。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】図６は、この第４の発明（実施例４）に係
るチャージポンプ回路の縦断面図である。図６におい
て、３０はｐ型ウェル、３３はｎ型基板、３４はｎ
（＋）領域、３５はｐ（＋）領域である。図６で示すよ
うに、ｐウェル３０はｐｎダイオード１９以外のデバイ
スを含まずに独立して形成されており、ｎ型基板３３に
包含されている。この場合にも、ｐｎダイオード１９の
ｎ極から拡散する少数キャリアはｐウェル３０の内部で
多数キャリアと再結合するか、ｎ型基板３３に吸収され
るかどちらかになる。したがって、拡散した少数キャリ
アが他のデバイスに悪影響を及ぼすことはない。また、
この実施例４の動作については、実施例３と同じである
ため、省略する。
るチャージポンプ回路の縦断面図である。図６におい
て、３０はｐ型ウェル、３３はｎ型基板、３４はｎ
（＋）領域、３５はｐ（＋）領域である。図６で示すよ
うに、ｐウェル３０はｐｎダイオード１９以外のデバイ
スを含まずに独立して形成されており、ｎ型基板３３に
包含されている。この場合にも、ｐｎダイオード１９の
ｎ極から拡散する少数キャリアはｐウェル３０の内部で
多数キャリアと再結合するか、ｎ型基板３３に吸収され
るかどちらかになる。したがって、拡散した少数キャリ
アが他のデバイスに悪影響を及ぼすことはない。また、
この実施例４の動作については、実施例３と同じである
ため、省略する。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (4)
- 【請求項１】 第１の節点とアースとの間に接続され、
第１のクロックがゲートに入力される第１のトランジス
タと、第２の節点と第１の節点との間に接続された第２
のトランジスタと、第１の節点及び第２のトランジスタ
のゲートに接続された第１，第２のキャパシタとを備
え、この第２のキャパシタに第２のクロックを印加して
第２の節点から第１の節点にチャージをポンピングする
チャージポンプ回路であって、上記第１のトランジスタ
と上記第２のトランジスタとを互いに異なる極性の導電
型のトランジスタで構成し、上記第１の節点が接地電位
であるときに、上記第２の節点の電位が接地電位よりも
低くなるようにしたことを特徴とするチャージポンプ回
路。 - 【請求項２】 上記第２のトランジスタが独立したｐ型
ウェルの中に形成されるとともに、このｐ型ウェルが上
記第２の節点に接続され、かつ、このｐ型ウェルがｎ型
ウェル，ｎ型基板等のｎ型領域に包含するように構成し
たことを特徴とする請求項第１項記載のチャージポンプ
回路。 - 【請求項３】 第１の節点とアースとの間に接続され、
第１のクロックがゲートに入力されるトランジスタと、
第２の節点と第１の節点との間に接続されたダイオード
と、第１の節点及びトランジスタのゲートに接続された
第１，第２キャパシタとを備え、この第２のキャパシタ
に第２のクロックを印加して第２の節点から第１の節点
にチャージをポンピングするチャージポンプ回路であっ
て、上記トランジスタを導電型のトランジスタで構成
し、上記第１の節点が接地電位であるときに、上記第２
の節点の電位が接地電位よりも低くなるようにしたこと
を特徴とするチャージポンプ回路 - 【請求項４】 上記ダイオードが独立したｐ型ウェルの
中に形成されるとともに、このｐ型ウェルが上記第２の
節点に接続され、かつ、このｐ型ウェルがｎ型ウェル，
ｎ型基板等のｎ型領域に包含するように構成したことを
特徴とする請求項第３項記載のチャージポンプ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122594A JP2771729B2 (ja) | 1992-04-16 | 1992-04-16 | チャージポンプ回路 |
| US08/045,069 US5394365A (en) | 1992-04-16 | 1993-04-12 | Charge pump circuit having an improved charge pumping efficiency |
| KR1019930006349A KR960002826B1 (ko) | 1992-04-16 | 1993-04-15 | 챠지펌핑효율이 개선된 챠지펌프회로 |
| DE4312239A DE4312239C2 (de) | 1992-04-16 | 1993-04-15 | Ladungspumpenschaltung insb. zur Erzeugung einer negativen Substratvorspannung oder einer positiven heraufgesetzten Speicherbetriebsspannung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122594A JP2771729B2 (ja) | 1992-04-16 | 1992-04-16 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05300727A true JPH05300727A (ja) | 1993-11-12 |
| JP2771729B2 JP2771729B2 (ja) | 1998-07-02 |
Family
ID=14839800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122594A Expired - Fee Related JP2771729B2 (ja) | 1992-04-16 | 1992-04-16 | チャージポンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5394365A (ja) |
| JP (1) | JP2771729B2 (ja) |
| KR (1) | KR960002826B1 (ja) |
| DE (1) | DE4312239C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617796B2 (en) | 2000-05-31 | 2003-09-09 | Kabushiki Kaisha Toshiba | Pumping circuit and flat panel display device |
| US6888399B2 (en) | 2002-02-08 | 2005-05-03 | Rohm Co., Ltd. | Semiconductor device equipped with a voltage step-up circuit |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69226021T2 (de) * | 1992-09-23 | 1998-10-22 | St Microelectronics Srl | Treiberschaltung für einen elektronischen Schalter |
| KR0157334B1 (ko) * | 1993-11-17 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 전압 승압회로 |
| JPH07230693A (ja) * | 1994-02-16 | 1995-08-29 | Toshiba Corp | 半導体記憶装置 |
| US7102422B1 (en) | 1994-04-20 | 2006-09-05 | Nippon Steel Corporation | Semiconductor booster circuit having cascaded MOS transistors |
| US5671179A (en) * | 1994-10-19 | 1997-09-23 | Intel Corporation | Low power pulse generator for smart voltage flash eeprom |
| US5483486A (en) * | 1994-10-19 | 1996-01-09 | Intel Corporation | Charge pump circuit for providing multiple output voltages for flash memory |
| JP2896342B2 (ja) * | 1995-05-04 | 1999-05-31 | インターナショナル・レクチファイヤー・コーポレーション | 半波ブリッジ構成における複数のパワートランジスタを駆動し、かつ出力ノードの過度の負の振動を許容する方法及び回路、並びに上記回路を組み込む集積回路 |
| US5659504A (en) * | 1995-05-25 | 1997-08-19 | Lucent Technologies Inc. | Method and apparatus for hot carrier injection |
| EP0772299B1 (en) * | 1995-10-30 | 2003-05-14 | STMicroelectronics S.r.l. | An interface circuit for controlling electronic switches with boosted voltage signals |
| US5698877A (en) * | 1995-10-31 | 1997-12-16 | Gonzalez; Fernando | Charge-pumping to increase electron collection efficiency |
| JPH09162713A (ja) * | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| EP0784373B1 (en) * | 1996-01-15 | 2001-05-16 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | High-efficiency voltage booster circuit operating at very low supply voltage |
| US5661683A (en) * | 1996-02-05 | 1997-08-26 | Integrated Silicon Solution Inc. | On-chip positive and negative high voltage wordline x-decoding for EPROM/FLASH |
| US6507235B1 (en) * | 1996-06-18 | 2003-01-14 | Micron Technology, Inc. | Local substrate pumping in integrated circuits |
| JP3094913B2 (ja) * | 1996-06-19 | 2000-10-03 | 日本電気株式会社 | 半導体回路 |
| US5828095A (en) * | 1996-08-08 | 1998-10-27 | Micron Technology, Inc. | Charge pump |
| US6100557A (en) * | 1996-10-10 | 2000-08-08 | Macronix International Co., Ltd. | Triple well charge pump |
| WO1998016010A1 (en) * | 1996-10-10 | 1998-04-16 | Macronix International Co., Ltd. | Triple well charge pump |
| FR2759507B1 (fr) * | 1997-02-12 | 1999-03-26 | Sgs Thomson Microelectronics | Pompe de charge dans une technologie a double caisson |
| JP3732914B2 (ja) | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5933047A (en) * | 1997-04-30 | 1999-08-03 | Mosaid Technologies Incorporated | High voltage generating circuit for volatile semiconductor memories |
| US6188265B1 (en) * | 1997-12-12 | 2001-02-13 | Scenix Semiconduction, Inc. | High-voltage NMOS switch |
| FR2773012B1 (fr) | 1997-12-24 | 2001-02-02 | Sgs Thomson Microelectronics | Dispositif a pompe de charges negatives |
| US6074775A (en) * | 1998-04-02 | 2000-06-13 | The Procter & Gamble Company | Battery having a built-in controller |
| US6198250B1 (en) | 1998-04-02 | 2001-03-06 | The Procter & Gamble Company | Primary battery having a built-in controller to extend battery run time |
| US6835491B2 (en) | 1998-04-02 | 2004-12-28 | The Board Of Trustees Of The University Of Illinois | Battery having a built-in controller |
| US6163131A (en) * | 1998-04-02 | 2000-12-19 | The Procter & Gamble Company | Battery having a built-in controller |
| US6118248A (en) * | 1998-04-02 | 2000-09-12 | The Procter & Gamble Company | Battery having a built-in controller to extend battery service run time |
| US6573548B2 (en) | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| US6075720A (en) * | 1998-08-14 | 2000-06-13 | Monolithic System Tech Inc | Memory cell for DRAM embedded in logic |
| US6468855B2 (en) * | 1998-08-14 | 2002-10-22 | Monolithic System Technology, Inc. | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same |
| US6509595B1 (en) | 1999-06-14 | 2003-01-21 | Monolithic System Technology, Inc. | DRAM cell fabricated using a modified logic process and method for operating same |
| US6069825A (en) * | 1998-09-16 | 2000-05-30 | Turbo Ic, Inc. | Charge pump for word lines in programmable semiconductor memory array |
| US6011722A (en) * | 1998-10-13 | 2000-01-04 | Lucent Technologies Inc. | Method for erasing and programming memory devices |
| US6026003A (en) * | 1998-12-18 | 2000-02-15 | Motorola, Inc. | Charge pump circuit and method for generating a bias voltage |
| JP4115044B2 (ja) * | 1999-06-23 | 2008-07-09 | 株式会社ルネサステクノロジ | 電圧発生回路およびそれを備える半導体記憶装置 |
| US6329240B1 (en) | 1999-10-07 | 2001-12-11 | Monolithic System Technology, Inc. | Non-volatile memory cell and methods of fabricating and operating same |
| US6841821B2 (en) * | 1999-10-07 | 2005-01-11 | Monolithic System Technology, Inc. | Non-volatile memory cell fabricated with slight modification to a conventional logic process and methods of operating same |
| US6457108B1 (en) | 1999-10-07 | 2002-09-24 | Monolithic System Technology, Inc. | Method of operating a system-on-a-chip including entering a standby state in a non-volatile memory while operating the system-on-a-chip from a volatile memory |
| US6380800B1 (en) | 1999-12-30 | 2002-04-30 | Micron Technology, Inc. | Pump area reduction through the use of passive RC-filters or active filters |
| US6566847B1 (en) | 2002-07-29 | 2003-05-20 | Taiwan Semiconductor Manufacturing Company | Low power charge pump regulating circuit |
| US7382177B2 (en) * | 2004-10-25 | 2008-06-03 | Micron Technology, Inc. | Voltage charge pump and method of operating the same |
| US7323379B2 (en) * | 2005-02-03 | 2008-01-29 | Mosys, Inc. | Fabrication process for increased capacitance in an embedded DRAM memory |
| KR100723488B1 (ko) * | 2005-06-16 | 2007-05-31 | 삼성전자주식회사 | 플래쉬 메모리 장치의 프로그램 동작을 위한 고전압 발생회로 및 고전압 발생 방법 |
| US7259612B2 (en) * | 2005-06-28 | 2007-08-21 | Atmel Corporation | Efficient charge pump for a wide range of supply voltages |
| US20070170489A1 (en) * | 2006-01-26 | 2007-07-26 | Fang Gang-Feng | Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process |
| US7382658B2 (en) * | 2006-01-26 | 2008-06-03 | Mosys, Inc. | Non-volatile memory embedded in a conventional logic process and methods for operating same |
| KR100865852B1 (ko) * | 2007-08-08 | 2008-10-29 | 주식회사 하이닉스반도체 | 레귤레이터 및 고전압 발생기 |
| US8445947B2 (en) * | 2008-07-04 | 2013-05-21 | Stmicroelectronics (Rousset) Sas | Electronic circuit having a diode-connected MOS transistor with an improved efficiency |
| KR101504587B1 (ko) * | 2008-08-12 | 2015-03-23 | 삼성전자주식회사 | 음 전원전압 발생회로 및 이를 포함하는 반도체 집적회로 |
| JP2011205797A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | 昇圧回路 |
| US9379103B2 (en) | 2012-10-17 | 2016-06-28 | Semtech Corporation | Semiconductor device and method of preventing latch-up in a charge pump circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62196861A (ja) * | 1986-02-24 | 1987-08-31 | Mitsubishi Electric Corp | 内部電位発生回路 |
| FR2656455B1 (fr) * | 1989-12-21 | 1992-03-13 | Bull Sa | Circuit de precharge d'un bus de memoire. |
| JP2736483B2 (ja) * | 1992-03-03 | 1998-04-02 | 三菱電機株式会社 | 電圧発生装置 |
-
1992
- 1992-04-16 JP JP4122594A patent/JP2771729B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-12 US US08/045,069 patent/US5394365A/en not_active Expired - Fee Related
- 1993-04-15 DE DE4312239A patent/DE4312239C2/de not_active Expired - Fee Related
- 1993-04-15 KR KR1019930006349A patent/KR960002826B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617796B2 (en) | 2000-05-31 | 2003-09-09 | Kabushiki Kaisha Toshiba | Pumping circuit and flat panel display device |
| US6888399B2 (en) | 2002-02-08 | 2005-05-03 | Rohm Co., Ltd. | Semiconductor device equipped with a voltage step-up circuit |
| US7190211B2 (en) | 2002-02-08 | 2007-03-13 | Rohm Co., Ltd. | Semiconductor device equipped with a voltage step-up circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4312239A1 (de) | 1993-10-21 |
| US5394365A (en) | 1995-02-28 |
| DE4312239C2 (de) | 1996-12-05 |
| JP2771729B2 (ja) | 1998-07-02 |
| KR960002826B1 (ko) | 1996-02-26 |
| KR930022373A (ko) | 1993-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05300727A (ja) | チャージポンプ回路 | |
| US4321661A (en) | Apparatus for charging a capacitor | |
| US5081371A (en) | Integrated charge pump circuit with back bias voltage reduction | |
| US4670668A (en) | Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up | |
| US7817385B2 (en) | Semiconductor device including ESD protection field effect transistor with adjustable back gate potential | |
| US4920280A (en) | Back bias generator | |
| JP2805991B2 (ja) | 基板バイアス発生回路 | |
| US20050275448A1 (en) | Control method for an analogue switch | |
| EP0174694B1 (en) | Circuit for generating a substrate bias | |
| US7256438B2 (en) | MOS capacitor with reduced parasitic capacitance | |
| JPH07154964A (ja) | 低電圧チャージポンプ | |
| US4701637A (en) | Substrate bias generators | |
| US4628215A (en) | Drive circuit for substrate pump | |
| US6552397B1 (en) | Charge pump device formed on silicon-on-insulator and operation method | |
| US7230453B2 (en) | Output buffer providing multiple voltages | |
| JPH09307420A (ja) | 出力バッファ | |
| JPH0219979B2 (ja) | ||
| US5342799A (en) | Substrate slew circuit process | |
| JP3354713B2 (ja) | 半導体昇圧回路 | |
| JPH0531381B2 (ja) | ||
| US5313111A (en) | Substrate slew circuit providing reduced electron injection | |
| JPS62233064A (ja) | Ｃｍｏｓ電圧変換回路 | |
| JPH06232728A (ja) | 入出力回路 | |
| JPH118543A (ja) | Ｃｍｏｓ出力バッファ回路及びバイアス電圧発生回路 | |
| US20040119525A1 (en) | Charge pump element with body effect cancellation for early charge pump stages |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |