JPH118543A - Ｃｍｏｓ出力バッファ回路及びバイアス電圧発生回路 - Google Patents
Ｃｍｏｓ出力バッファ回路及びバイアス電圧発生回路Info
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- JPH118543A JPH118543A JP9161687A JP16168797A JPH118543A JP H118543 A JPH118543 A JP H118543A JP 9161687 A JP9161687 A JP 9161687A JP 16168797 A JP16168797 A JP 16168797A JP H118543 A JPH118543 A JP H118543A
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Abstract
(57)【要約】
【課題】出力端子に電源電圧以上の電圧が印加されて
も、出力端子から電源に向かって電流が流れ込むことが
無い出力バッファ回路を実現すること。 【解決手段】出力バッファのＰチャンネル型トランジス
タＰ２と、出力端子２の間にＮチャンネル型トランジス
タＮ３を挿入し、このＮチャンネル型トランジスタＮ３
のゲートに電源電圧と閾値の和の電圧を与える構成とし
た。電源電圧を３Ｖとし、入力端子１に０Ｖが印加され
ているとすると、Ｐ２はオン、Ｎ２はオフである。入力
端子３に３Ｖを印加したとするとＮ３はオンになり、出
力はハイレベルになる。このとき出力端子２の出力電圧
はＮ３の閾値電圧を０．８Ｖとすれば、出力電圧は約
２．２Ｖしか出力されない。しかし、端子３に印加する
バイアス電圧を電源電圧より高くし、電源電圧とＮ３の
閾値の和すなわち３．８Ｖを印加するとハイレベル出力
電圧は電源電圧まで達する様になる。
も、出力端子から電源に向かって電流が流れ込むことが
無い出力バッファ回路を実現すること。 【解決手段】出力バッファのＰチャンネル型トランジス
タＰ２と、出力端子２の間にＮチャンネル型トランジス
タＮ３を挿入し、このＮチャンネル型トランジスタＮ３
のゲートに電源電圧と閾値の和の電圧を与える構成とし
た。電源電圧を３Ｖとし、入力端子１に０Ｖが印加され
ているとすると、Ｐ２はオン、Ｎ２はオフである。入力
端子３に３Ｖを印加したとするとＮ３はオンになり、出
力はハイレベルになる。このとき出力端子２の出力電圧
はＮ３の閾値電圧を０．８Ｖとすれば、出力電圧は約
２．２Ｖしか出力されない。しかし、端子３に印加する
バイアス電圧を電源電圧より高くし、電源電圧とＮ３の
閾値の和すなわち３．８Ｖを印加するとハイレベル出力
電圧は電源電圧まで達する様になる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にＣＭＯＳの出力バッファ回路に関する。
し、特にＣＭＯＳの出力バッファ回路に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳの半導体集積回路の出力
バッファ回路はＰチャンネル型トランジスタ（以下Ｐｃ
ｈ−Ｔｒと略す）とＮチャンネル型トランジスタ（以下
Ｎｃｈ−Ｔｒと略す）で出力バッファ回路が構成される
ので出力端子に電源電圧以上の電圧が印加されると出力
バッファ回路に電流が流れ込んでしまう。
バッファ回路はＰチャンネル型トランジスタ（以下Ｐｃ
ｈ−Ｔｒと略す）とＮチャンネル型トランジスタ（以下
Ｎｃｈ−Ｔｒと略す）で出力バッファ回路が構成される
ので出力端子に電源電圧以上の電圧が印加されると出力
バッファ回路に電流が流れ込んでしまう。
【０００３】それを防ぐために出力バッファ回路にダイ
オードを挿入して電源電流の流れ込みを防止した特許が
出願されている。例えば特開平０１−１１４１１７号や
特開平０２−２５６２６８号に詳しく記載されている。
図１にこれらの特許公開されている出力バッファ回路を
従来例として示す。
オードを挿入して電源電流の流れ込みを防止した特許が
出願されている。例えば特開平０１−１１４１１７号や
特開平０２−２５６２６８号に詳しく記載されている。
図１にこれらの特許公開されている出力バッファ回路を
従来例として示す。
【０００４】図１において、１は入力端子、２は出力端
子、Ｐ１はＰｃｈ−Ｔｒ、Ｎ１はＮｃｈ−Ｔｒで４は電
源、５はグランドで、６はダイオードである。６のダイ
オードがＰ１のドレインと出力端子２の間に入っている
ので、出力端子２に電源電圧より高い電圧が印加されて
も、このダイオードによって出力端子からＰｃｈ−Ｔｒ
のＰ１を通り電源端子４に電流が流れ込むことは無い。
子、Ｐ１はＰｃｈ−Ｔｒ、Ｎ１はＮｃｈ−Ｔｒで４は電
源、５はグランドで、６はダイオードである。６のダイ
オードがＰ１のドレインと出力端子２の間に入っている
ので、出力端子２に電源電圧より高い電圧が印加されて
も、このダイオードによって出力端子からＰｃｈ−Ｔｒ
のＰ１を通り電源端子４に電流が流れ込むことは無い。
【０００５】しかしながら、図１の回路では出力端子２
とＰ１の間にダイオード６が挿入されているのでハイレ
ベルを出力する際にはダイオード６の電圧降下によって
出力電圧は電源電圧より約０．６Ｖ降下してしまうと言
う欠点がある。また、この回路を実際の半導体集積回路
にレイアウトする際はあらかじめダイオードを用意して
おく必要があり、ダイオードを使用しない場合には無駄
になってしまう欠点もある。
とＰ１の間にダイオード６が挿入されているのでハイレ
ベルを出力する際にはダイオード６の電圧降下によって
出力電圧は電源電圧より約０．６Ｖ降下してしまうと言
う欠点がある。また、この回路を実際の半導体集積回路
にレイアウトする際はあらかじめダイオードを用意して
おく必要があり、ダイオードを使用しない場合には無駄
になってしまう欠点もある。
【０００６】
【発明が解決しようとする課題】本発明はハイレベル出
力電圧が電源電圧まで上がるようになり、かつ出力端子
に電源電圧以上の電圧が印加されても電流の流れ込みを
防止し、ダイオードのような特殊な素子を使用せずに、
実現しようとするものである。
力電圧が電源電圧まで上がるようになり、かつ出力端子
に電源電圧以上の電圧が印加されても電流の流れ込みを
防止し、ダイオードのような特殊な素子を使用せずに、
実現しようとするものである。
【０００７】
【課題を解決するための手段】本発明ではＮｃｈ−Ｔｒ
を等価的にダイオードとして作用するように使用して、
出力端子と出力のＰｃｈ−Ｔｒの間に挿入する。そし
て、このＮｃｈ−Ｔｒのゲートに与えるバイアス電圧を
チャージポンプ回路とクランク回路によって発生して、
これらの課題を解決する。
を等価的にダイオードとして作用するように使用して、
出力端子と出力のＰｃｈ−Ｔｒの間に挿入する。そし
て、このＮｃｈ−Ｔｒのゲートに与えるバイアス電圧を
チャージポンプ回路とクランク回路によって発生して、
これらの課題を解決する。
【０００８】
【作用】請求項１〜請求項３に記載の発明では、第３の
Ｎｃｈ−Ｔｒが等価的にダイオードとして働くことによ
って、出力端子に電源電圧以上の電圧が印加されても出
力端子から出力バッファの電源に向かって電流が流れ込
むことは無く、ハイレベル出力電圧も十分高くなる。
Ｎｃｈ−Ｔｒが等価的にダイオードとして働くことによ
って、出力端子に電源電圧以上の電圧が印加されても出
力端子から出力バッファの電源に向かって電流が流れ込
むことは無く、ハイレベル出力電圧も十分高くなる。
【０００９】請求項４に記載の発明では、ディプレーシ
ョン型ＭＯＳトランジスタを使用しているのでバイアス
電圧を与えなくても良いという利点がある。
ョン型ＭＯＳトランジスタを使用しているのでバイアス
電圧を与えなくても良いという利点がある。
【００１０】請求項５、請求項６に記載の発明ではＮｃ
ｈ−Ｔｒをクランプ回路として使用することによって、
電源電圧とトランジスタの閾値の和のバイアス電圧を発
生することが出来る。
ｈ−Ｔｒをクランプ回路として使用することによって、
電源電圧とトランジスタの閾値の和のバイアス電圧を発
生することが出来る。
【００１１】請求項７の発明は本発明のＣＭＯＳ出力バ
ッファ回路とバイアス電圧発生回路を組み合わせること
によって、外部端子からの電流の流れ込みのない理想的
な出力バッファ回路が実現できる。
ッファ回路とバイアス電圧発生回路を組み合わせること
によって、外部端子からの電流の流れ込みのない理想的
な出力バッファ回路が実現できる。
【００１２】
【発明の実施の形態】図２に本発明の１実施例を示す。
図２において、１は入力端子、２は出力端子、Ｐ２はエ
ンハンスメント型Ｐｃｈ−Ｔｒ、Ｎ２とＮ３はエンハン
スメント型Ｎｃｈ−Ｔｒで４は電源、５はグランドであ
る。３はＮ３のゲートに印加されるバイアス電圧の入力
端子である。
図２において、１は入力端子、２は出力端子、Ｐ２はエ
ンハンスメント型Ｐｃｈ−Ｔｒ、Ｎ２とＮ３はエンハン
スメント型Ｎｃｈ−Ｔｒで４は電源、５はグランドであ
る。３はＮ３のゲートに印加されるバイアス電圧の入力
端子である。
【００１３】本発明ではＮｃｈ−ＴｒのＮ３を等価的に
ＭＯＳダイオードとして働くように使用するために出力
端子２とＰ２の間に挿入されている。
ＭＯＳダイオードとして働くように使用するために出力
端子２とＰ２の間に挿入されている。
【００１４】いま図２において、電源電圧を３Ｖとし、
入力端子１にロウレベルすなわち０Ｖが印加されている
とするとＰ２はオン、Ｎ２はオフである。入力端子３に
３Ｖを印加したとするとＮ３はオンになり、出力はハイ
レベルになる。しかし、Ｎｃｈ−ＴｒのＮ３はエンハン
スメント型のトランジスタのため、出力端子２の出力電
圧は電源電圧からＮ３の閾値電圧（Ｖｔｈ）だけ低下し
た電圧しか出力されない。Ｎ３の閾値電圧を０．８Ｖと
すれば出力電圧は約２．２Ｖしか出力されない。
入力端子１にロウレベルすなわち０Ｖが印加されている
とするとＰ２はオン、Ｎ２はオフである。入力端子３に
３Ｖを印加したとするとＮ３はオンになり、出力はハイ
レベルになる。しかし、Ｎｃｈ−ＴｒのＮ３はエンハン
スメント型のトランジスタのため、出力端子２の出力電
圧は電源電圧からＮ３の閾値電圧（Ｖｔｈ）だけ低下し
た電圧しか出力されない。Ｎ３の閾値電圧を０．８Ｖと
すれば出力電圧は約２．２Ｖしか出力されない。
【００１５】しかし、端子３に印加するバイアス電圧を
電源電圧より高くし、電源電圧とＮ３の閾値の和すなわ
ち３．８Ｖを印加するとハイレベル出力電圧は電源電圧
まで達する様になる。
電源電圧より高くし、電源電圧とＮ３の閾値の和すなわ
ち３．８Ｖを印加するとハイレベル出力電圧は電源電圧
まで達する様になる。
【００１６】本発明の出力バッファ回路のハイレベル出
力電圧と出力電流の関係を示したのが図６のグラフであ
る。図６で横軸はハイレベル出力電圧（ＶＯＨ）、縦軸
はハイレベル出力電流（ＩＯＨ）である。図６には２本
の線が書かれているが、２０は図１の回路で入力端子３
に電源電圧ＶＤＤを印加したときのグラフで、２１は入
力端子３に電源電圧とＮ３の閾値の和の電圧を印加した
ときのグラフである。グラフからもわかるように、曲線
２０では出力電流ＩＯＨが０になるのは出力電圧ＶＯＨ
が電源電圧ＶＤＤよりも低い値である。この時のＶＯＨ
はおよそＶＤＤよりＮｃｈ−Ｔｒの閾値電圧だけ下がっ
た値になる。一方、入力端子３にＶＤＤ＋閾値電圧を加
えた場合の電流特性２１では出力電流が０になるのは出
力電圧が電源電圧と同じになった時である。そのため、
ハイレベル出力電圧は完全に電源電圧まで上昇し、電位
降下はない。
力電圧と出力電流の関係を示したのが図６のグラフであ
る。図６で横軸はハイレベル出力電圧（ＶＯＨ）、縦軸
はハイレベル出力電流（ＩＯＨ）である。図６には２本
の線が書かれているが、２０は図１の回路で入力端子３
に電源電圧ＶＤＤを印加したときのグラフで、２１は入
力端子３に電源電圧とＮ３の閾値の和の電圧を印加した
ときのグラフである。グラフからもわかるように、曲線
２０では出力電流ＩＯＨが０になるのは出力電圧ＶＯＨ
が電源電圧ＶＤＤよりも低い値である。この時のＶＯＨ
はおよそＶＤＤよりＮｃｈ−Ｔｒの閾値電圧だけ下がっ
た値になる。一方、入力端子３にＶＤＤ＋閾値電圧を加
えた場合の電流特性２１では出力電流が０になるのは出
力電圧が電源電圧と同じになった時である。そのため、
ハイレベル出力電圧は完全に電源電圧まで上昇し、電位
降下はない。
【００１７】また、出力電圧が電源電圧以上になるこ
と、すなわち出力端子に電源電圧以上の電圧が印加され
た場合には図２のＮｃｈ−ＴｒのＮ３のＭＯＳダイオー
ド特性によって出力端子から電流が流れ込むのを防止で
きる。実際には電流の流れ込みは数１０μＡ程度にな
る。
と、すなわち出力端子に電源電圧以上の電圧が印加され
た場合には図２のＮｃｈ−ＴｒのＮ３のＭＯＳダイオー
ド特性によって出力端子から電流が流れ込むのを防止で
きる。実際には電流の流れ込みは数１０μＡ程度にな
る。
【００１８】図６には記載していないが図２の入力端子
３に電源電圧とＮｃｈ−Ｔｒの閾値の和より高い電圧を
与えると、ハイレベル出力電圧は電源電圧まで上昇する
ものの、出力端子に電源電圧以上の電圧を印加したとき
に流れ込む電流が大きくなり、流れ込みを防止する能力
が低下してしまう。
３に電源電圧とＮｃｈ−Ｔｒの閾値の和より高い電圧を
与えると、ハイレベル出力電圧は電源電圧まで上昇する
ものの、出力端子に電源電圧以上の電圧を印加したとき
に流れ込む電流が大きくなり、流れ込みを防止する能力
が低下してしまう。
【００１９】そのため、図２の回路では入力端子３に与
えるバイアス電圧は正確に電源電圧とＮｃｈ−Ｔｒの閾
値の和にする必要がある。
えるバイアス電圧は正確に電源電圧とＮｃｈ−Ｔｒの閾
値の和にする必要がある。
【００２０】図３に本発明の別の実施例を示す。図３の
回路で、１は入力端子、２は出力端子、Ｐ４はエンハン
スメント型Ｐｃｈ−Ｔｒ、Ｎ４とＮ５はエンハンスメン
ト型Ｎｃｈ−Ｔｒで４は電源、５はグランドである。３
はＮ５のゲートに印加されるバイアス電圧の入力端子で
ある。図３の回路例ではＭＯＳのダイオードして働くＮ
ｃｈ−ＴｒのＮ５を出力端子と出力のインバーターの間
に挿入しているので、従来の出力バッファ回路にＮｃｈ
−Ｔｒを追加して簡単に改造することが出来ると言う利
点がある。
回路で、１は入力端子、２は出力端子、Ｐ４はエンハン
スメント型Ｐｃｈ−Ｔｒ、Ｎ４とＮ５はエンハンスメン
ト型Ｎｃｈ−Ｔｒで４は電源、５はグランドである。３
はＮ５のゲートに印加されるバイアス電圧の入力端子で
ある。図３の回路例ではＭＯＳのダイオードして働くＮ
ｃｈ−ＴｒのＮ５を出力端子と出力のインバーターの間
に挿入しているので、従来の出力バッファ回路にＮｃｈ
−Ｔｒを追加して簡単に改造することが出来ると言う利
点がある。
【００２１】また、図４の本発明の別の実施例を示す。
図４において、１は入力端子、２は出力端子、Ｐ６はエ
ンハンスメント型Ｐｃｈ−Ｔｒ、Ｎ６はエンハンスメン
ト型Ｎｃｈ−Ｔｒで４は電源、５はグランドである。Ｎ
７はディプレーション型Ｎｃｈ−Ｔｒでありゲートは電
源に接続している。このＮ７のトランジスタの閾値はほ
ぼ０Ｖになるように製造しておけば、出力端子２とトラ
ンジスタＰ６の間に直列に入っているので理想的なＭＯ
Ｓダイオードとして働き、図２と全く同様の効果が得ら
れる。しかも、図２の様に特別なバイアス電圧を与える
必要が無いという利点がある。しかし、このＮ７のトラ
ンジスタ閾値は正確に制御製造する必要があり、ディプ
レーション・トランジスタとエンハンスメント・トラン
ジスタの２種類を製造しなければならなくなるので製造
プロセスが増えてしまう。
図４において、１は入力端子、２は出力端子、Ｐ６はエ
ンハンスメント型Ｐｃｈ−Ｔｒ、Ｎ６はエンハンスメン
ト型Ｎｃｈ−Ｔｒで４は電源、５はグランドである。Ｎ
７はディプレーション型Ｎｃｈ−Ｔｒでありゲートは電
源に接続している。このＮ７のトランジスタの閾値はほ
ぼ０Ｖになるように製造しておけば、出力端子２とトラ
ンジスタＰ６の間に直列に入っているので理想的なＭＯ
Ｓダイオードとして働き、図２と全く同様の効果が得ら
れる。しかも、図２の様に特別なバイアス電圧を与える
必要が無いという利点がある。しかし、このＮ７のトラ
ンジスタ閾値は正確に制御製造する必要があり、ディプ
レーション・トランジスタとエンハンスメント・トラン
ジスタの２種類を製造しなければならなくなるので製造
プロセスが増えてしまう。
【００２２】図５に本発明のチャージポンプ回路を示
す。図５において、Ｎ１０〜Ｎ１６はエンハンスメント
型Ｎｃｈ−ＴｒでＣ１〜Ｃ５はコンデンサー、１１と１
２はクロックの入力端子、１３は昇圧後のバイアス電圧
の出力端子である。１４は電源で１５はグランドであ
る。チャージポンプ回路自体は色々な文献があるので簡
単に説明するが、１１と１２にはお互いにオーバーラッ
プしないクロック信号を入力するとコンデンサーＣ１に
蓄えられた電荷がＣ２に移動し、Ｃ２に蓄えられた電荷
がＣ３へ移動し、と言ったように最終的にＣ５に電荷が
移動して行きＣ５の電位はどんどん上昇して行く。ここ
でＮｃｈ−ＴｒのＮ１６はドレインが電源１４に接続さ
れソースとゲートが出力端子１３に接続されているの
で、出力端子１３の電位が電源電圧とＮ１６の閾値電圧
の和より高くなるとＮ１６はオンになり、出力端子１３
から電源端子１４に電流が流れる様になる。そのため、
出力端子１３の電位は電源電圧とＮ１６の閾値電圧の和
より高くなることは無い。しかも１１、１２にクロック
が入力されている間は、Ｃ５にはどんどん電荷が移動し
てくるので、出力端子１３の電位は常に電源電圧とＮ１
６の閾値電圧の和に保つことが出来る。
す。図５において、Ｎ１０〜Ｎ１６はエンハンスメント
型Ｎｃｈ−ＴｒでＣ１〜Ｃ５はコンデンサー、１１と１
２はクロックの入力端子、１３は昇圧後のバイアス電圧
の出力端子である。１４は電源で１５はグランドであ
る。チャージポンプ回路自体は色々な文献があるので簡
単に説明するが、１１と１２にはお互いにオーバーラッ
プしないクロック信号を入力するとコンデンサーＣ１に
蓄えられた電荷がＣ２に移動し、Ｃ２に蓄えられた電荷
がＣ３へ移動し、と言ったように最終的にＣ５に電荷が
移動して行きＣ５の電位はどんどん上昇して行く。ここ
でＮｃｈ−ＴｒのＮ１６はドレインが電源１４に接続さ
れソースとゲートが出力端子１３に接続されているの
で、出力端子１３の電位が電源電圧とＮ１６の閾値電圧
の和より高くなるとＮ１６はオンになり、出力端子１３
から電源端子１４に電流が流れる様になる。そのため、
出力端子１３の電位は電源電圧とＮ１６の閾値電圧の和
より高くなることは無い。しかも１１、１２にクロック
が入力されている間は、Ｃ５にはどんどん電荷が移動し
てくるので、出力端子１３の電位は常に電源電圧とＮ１
６の閾値電圧の和に保つことが出来る。
【００２３】この図５のＮｃｈ−ＴｒのＮ１６の閾値
と、図２のＮ３ないし図３のＮ５の閾値が同じであれ
ば、図５の出力端子１３に発生した電圧を図２、３の入
力端子３に印加すれば理想的な出力特性を示すことにな
る。すなわち、図５チャージポンプ回路は理想的なバイ
アス発生回路になる。図５のＮ１６のトランジスタの閾
値と図２や図３のＮｃｈ−Ｔｒの閾値はトランジスタの
サイズが同じであれば同じになるので、製造プロセスが
変動してＴｒの閾値が変わっても同じように変化するの
で図５の回路から出力されるバイアス電圧は常に理想的
なバイアス電圧発生回路として動作する。すなわち、図
５のバイアス電圧発生回路と図２、３の出力バッファ回
路を組み合わせることによって理想的な出力バッファ回
路として動作することが出来る。このバイアス電圧発生
回路は、チップ上に１つあればよく、発生したバイアス
電圧を複数の出力バッファ回路に供給すればよい。一般
的によく行われていることであるが、チャージポンプ回
路のクロックはリングオシレーターで発振させて作り出
すのが簡単で、リングオシレーターの発振周波数もパワ
ーを下げるために数１００ＫＨｚ程度で十分である。
と、図２のＮ３ないし図３のＮ５の閾値が同じであれ
ば、図５の出力端子１３に発生した電圧を図２、３の入
力端子３に印加すれば理想的な出力特性を示すことにな
る。すなわち、図５チャージポンプ回路は理想的なバイ
アス発生回路になる。図５のＮ１６のトランジスタの閾
値と図２や図３のＮｃｈ−Ｔｒの閾値はトランジスタの
サイズが同じであれば同じになるので、製造プロセスが
変動してＴｒの閾値が変わっても同じように変化するの
で図５の回路から出力されるバイアス電圧は常に理想的
なバイアス電圧発生回路として動作する。すなわち、図
５のバイアス電圧発生回路と図２、３の出力バッファ回
路を組み合わせることによって理想的な出力バッファ回
路として動作することが出来る。このバイアス電圧発生
回路は、チップ上に１つあればよく、発生したバイアス
電圧を複数の出力バッファ回路に供給すればよい。一般
的によく行われていることであるが、チャージポンプ回
路のクロックはリングオシレーターで発振させて作り出
すのが簡単で、リングオシレーターの発振周波数もパワ
ーを下げるために数１００ＫＨｚ程度で十分である。
【００２４】次に、出力バッファ回路から流れ込む電流
について検討する。図２や図３の回路において、出力端
子２に電源電圧以上の電圧を印加したときに数１０μＡ
程度のわずかな電流が流れ込んでしまう。この電流は入
力端子３に印加する電圧によって変動し、我々の評価で
はこの電圧を０．１Ｖ上昇させると流れ込む電流は１０
０μＡ以上になってしまった。逆に入力端子３に印加す
る電圧を０．１Ｖ下げると出力端子２に流れ込む電流は
数μＡになった。
について検討する。図２や図３の回路において、出力端
子２に電源電圧以上の電圧を印加したときに数１０μＡ
程度のわずかな電流が流れ込んでしまう。この電流は入
力端子３に印加する電圧によって変動し、我々の評価で
はこの電圧を０．１Ｖ上昇させると流れ込む電流は１０
０μＡ以上になってしまった。逆に入力端子３に印加す
る電圧を０．１Ｖ下げると出力端子２に流れ込む電流は
数μＡになった。
【００２５】出力端子２から流れ込む電流を小さくする
ためには入力端子３に印加するバイアス電圧を電源電圧
とＴｒの閾値の和よりわずかながら小さくするのが良
い。
ためには入力端子３に印加するバイアス電圧を電源電圧
とＴｒの閾値の和よりわずかながら小さくするのが良
い。
【００２６】今、図５のバイアス発生電圧を決めている
Ｎ１６の閾値を図２のＮ３のトランジスタの閾値より小
さくすれば発生するバイアス電圧もわずかながら小さく
なる。その電圧を図２や図３の入力端子３に印加すれば
出力端子２に流れ込む電流を小さく押さえることが出来
る。
Ｎ１６の閾値を図２のＮ３のトランジスタの閾値より小
さくすれば発生するバイアス電圧もわずかながら小さく
なる。その電圧を図２や図３の入力端子３に印加すれば
出力端子２に流れ込む電流を小さく押さえることが出来
る。
【００２７】図５のＮ１６の閾値をわずかながら小さく
する方法としては、ショートチャンネル効果を利用する
のが簡単で、Ｎ１６のゲート長を図２のＮ３のゲート長
より小さくすればよい。例えば、Ｎ３のゲート長を０．
６μｍにしたときにはＮ１６のゲート長を０．５５μｍ
程度にすればよい。我々の評価結果ではＮ３の閾値が
０．７Ｖの時にＮ１６の閾値は０．６７Ｖ程度とわずか
ではあるが閾値が小さくなっており、発生しているバイ
アス電圧も小さくなっていることが確認されている。ま
た、閾値を下げる別の方法としては製造プロセス上でイ
オン注入量を変えたり、トランジスタのゲート幅を極端
に小さくして狭チャンネル効果を利用するなどの方法も
考えられる。いずれにしてもリーク電流を押さえるには
わずかであってもＮ１６の閾値を小さくすることが効果
的である。
する方法としては、ショートチャンネル効果を利用する
のが簡単で、Ｎ１６のゲート長を図２のＮ３のゲート長
より小さくすればよい。例えば、Ｎ３のゲート長を０．
６μｍにしたときにはＮ１６のゲート長を０．５５μｍ
程度にすればよい。我々の評価結果ではＮ３の閾値が
０．７Ｖの時にＮ１６の閾値は０．６７Ｖ程度とわずか
ではあるが閾値が小さくなっており、発生しているバイ
アス電圧も小さくなっていることが確認されている。ま
た、閾値を下げる別の方法としては製造プロセス上でイ
オン注入量を変えたり、トランジスタのゲート幅を極端
に小さくして狭チャンネル効果を利用するなどの方法も
考えられる。いずれにしてもリーク電流を押さえるには
わずかであってもＮ１６の閾値を小さくすることが効果
的である。
【００２８】また、図２や図３の出力バッファ回路では
出力がハイインピーダンスにならない出力バッファ回路
であったが、Ｐｃｈ−ＴｒとＮｃｈ−Ｔｒを別々に制御
にして、３ステートの出力バッファ回路に応用するのも
簡単である。
出力がハイインピーダンスにならない出力バッファ回路
であったが、Ｐｃｈ−ＴｒとＮｃｈ−Ｔｒを別々に制御
にして、３ステートの出力バッファ回路に応用するのも
簡単である。
【００２９】
【発明の効果】以上説明したように、本発明を利用すれ
ば出力端子に電源電圧以上の電圧が印加されたときにも
電流が流れ込まない出力バッファ回路が構成でき、出力
の振幅も電源電圧までフルスイングする出力バッファ回
路が得られる。また、この出力バッファ回路に印加する
バイアス電圧を発生するチャージポンプ回路も発生電圧
を簡単に制御出来、製造プロセスが変動しても特性の変
化が小さく押さえることが出来る。
ば出力端子に電源電圧以上の電圧が印加されたときにも
電流が流れ込まない出力バッファ回路が構成でき、出力
の振幅も電源電圧までフルスイングする出力バッファ回
路が得られる。また、この出力バッファ回路に印加する
バイアス電圧を発生するチャージポンプ回路も発生電圧
を簡単に制御出来、製造プロセスが変動しても特性の変
化が小さく押さえることが出来る。
【図１】図１は従来の出力バッファ回路図。
【図２】図２は本発明の実施例１の回路図。
【図３】図３は本発明の実施例２の回路図。
【図４】図４は本発明の実施例１の回路図。
【図５】図５は本発明のチャージポンプ回路図。
【図６】図６は本発明の出力バッファ回路の出力電流特
性のグラフ。
性のグラフ。
１は入力端子、２は出力端子、３は入力端子（バイアス
電圧）、４と１４は電源、５と１５はグランド、６はダ
イオード、１１と１２はクロック入力端子、１３はバイ
アス電圧の出力端子、２０と２１は出力電流特性のカー
ブである。Ｐ１、Ｐ２、Ｐ４、Ｐ６はエンハンスメント
型Ｐｃｈ−Ｔｒである。Ｎ１〜Ｎ６、Ｎ１０〜Ｎ１６は
エンハンスメント型Ｎｃｈ−Ｔｒである。Ｃ１〜Ｃ５は
コンデンサーである。
電圧）、４と１４は電源、５と１５はグランド、６はダ
イオード、１１と１２はクロック入力端子、１３はバイ
アス電圧の出力端子、２０と２１は出力電流特性のカー
ブである。Ｐ１、Ｐ２、Ｐ４、Ｐ６はエンハンスメント
型Ｐｃｈ−Ｔｒである。Ｎ１〜Ｎ６、Ｎ１０〜Ｎ１６は
エンハンスメント型Ｎｃｈ−Ｔｒである。Ｃ１〜Ｃ５は
コンデンサーである。
Claims (7)
- 【請求項１】相補型半導体集積回路において、第１のＰ
チャンネル型ＭＯＳトランジスタのソースが電源端子に
接続され、第２のＮチャンネル型ＭＯＳトランジスタの
ソースがグランドに接続され、第３のＮチャンネル型Ｍ
ＯＳトランジスタのソースが第１のＰチャンネル型ＭＯ
Ｓトランジスタのドレインと接続され、この第３のＮチ
ャンネル型ＭＯＳトランジスタのドレインが前記第２の
Ｎチャンネル型ＭＯＳトランジスタのドレインと接続さ
れ出力端子を構成し、前記第３のＮチャンネル型ＭＯＳ
トランジスタのゲートに適切なバイアス電圧を与えた事
を特徴とするＣＭＯＳ出力バッファ回路。 - 【請求項２】相補型半導体集積回路において、第１のＰ
チャンネル型ＭＯＳトランジスタのソースが電源端子に
接続され、第２のＮチャンネル型ＭＯＳトランジスタの
ソースがグランドに接続され、前記第１のＰチャンネル
型ＭＯＳトランジスタのドレインと前記第２のＮチャン
ネル型ＭＯＳトランジスタのドレインが接続され、この
接点と第３のＮチャンネル型ＭＯＳトランジスタのソー
スが接続され、この第３のＮチャンネル型ＭＯＳトラン
ジスタのドレインを出力端子とし、前記第３のＮチャン
ネル型ＭＯＳトランジスタのゲートに適切なバイアス電
圧を与えた事を特徴とするＣＭＯＳ出力バッファ回路。 - 【請求項３】請求項１および請求項２記載のＣＭＯＳ出
力バッファ回路において、第３のＮチャンネル型ＭＯＳ
トランジスタのゲートに与えるバイアス電圧を電源電圧
と前記第３のＮチャンネル型ＭＯＳトランジスタの閾値
の和の電圧を与えることを特徴するＣＭＯＳ出力バッフ
ァ回路。 - 【請求項４】請求項１および請求項２記載のＣＭＯＳ出
力バッファ回路において、第３のＮチャンネル型ＭＯＳ
トランジスタをディプレーション型トランジスタとし、
この第３のトランジスタの閾値を０Ｖにして、この第３
のゲートに与えるバイアス電圧を電源電圧としたことを
特徴するＣＭＯＳ出力バッファ回路。 - 【請求項５】相補型半導体集積回路において、チャージ
ポンプ回路を構成し、電源電圧以上の電圧を発生し、そ
の電圧を第５のＮチャンネル型ＭＯＳトランジスタのド
レインとゲートに入力し、前記第５のＮチャンネル型Ｍ
ＯＳトランジスタのドレインを電源に接続し、チャージ
ポンプ回路で発生した電圧を電源電圧と前記第５のＮチ
ャンネル型ＭＯＳトランジスタの閾値の和でクランプ
し、発生するバイアス電圧を電源電圧と前記第５のＮチ
ャンネル型ＭＯＳトランジスタの閾値の和で安定化した
ことを特徴とするバイアス電圧発生回路。 - 【請求項６】前記請求項５に記載のバイアス電圧発生回
路において、第５のＮチャンネル型ＭＯＳトランジスタ
の閾値を特許請求項１及び２に記載の第３のＮチャンネ
ル型ＭＯＳトランジスタの閾値より小さくしたことを特
徴とするバイアス電圧発生回路。 - 【請求項７】前記請求項５および請求項６記載のバイア
ス電圧発生回路で発生したバイアス電圧を前記請求項１
および請求項２項記載の第３のＮチャンネル型ＭＯＳト
ランジスタのゲートに与えたことを特徴とするＣＭＯＳ
出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161687A JPH118543A (ja) | 1997-06-18 | 1997-06-18 | Ｃｍｏｓ出力バッファ回路及びバイアス電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161687A JPH118543A (ja) | 1997-06-18 | 1997-06-18 | Ｃｍｏｓ出力バッファ回路及びバイアス電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118543A true JPH118543A (ja) | 1999-01-12 |
Family
ID=15739954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9161687A Withdrawn JPH118543A (ja) | 1997-06-18 | 1997-06-18 | Ｃｍｏｓ出力バッファ回路及びバイアス電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4728807A (en) * | 1984-08-02 | 1988-03-01 | Nec Corporation | Power source system comprising a plurality of power sources having negative resistance characteristics |
| JP2011188013A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 出力バッファ |
-
1997
- 1997-06-18 JP JP9161687A patent/JPH118543A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4728807A (en) * | 1984-08-02 | 1988-03-01 | Nec Corporation | Power source system comprising a plurality of power sources having negative resistance characteristics |
| JP2011188013A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 出力バッファ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |