JPH0219979B2 - - Google Patents
Info
- Publication number
- JPH0219979B2 JPH0219979B2 JP56052033A JP5203381A JPH0219979B2 JP H0219979 B2 JPH0219979 B2 JP H0219979B2 JP 56052033 A JP56052033 A JP 56052033A JP 5203381 A JP5203381 A JP 5203381A JP H0219979 B2 JPH0219979 B2 JP H0219979B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- type
- high concentration
- concentration impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 23
- 238000005086 pumping Methods 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000006798 recombination Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 239000000969 carrier Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 239000010931 gold Substances 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置に用いられる基板バイア
ス発生装置に関する。
ス発生装置に関する。
従来、半導体基板上に形成された回路により、
外部から供給される電源電圧と逆極性の電圧を発
生し、基板に供するための電源として、第１図に
示すようなチヤージポンピング装置が知られてい
る。同図において、１は一端を接地した交流電圧
発生回路であり、この交流電圧発生回路１は基準
電圧VSS（ここではGND電圧）と電流電圧VDDとの
間で振動する交流を発生する。この発生回路１の
他端はチヤージポンピング用の容量２を介してＮ
チヤンネルMOSトランジスタ３のソースに接続
されている。そして、このトランジスタ３のゲー
ト及びドレインは共に端子（基板）４に接続され
ている。ここで、N1は電圧発生回路１と容量２
との間のノード、N2は容量２とトランジスタ３
のソースとの間のノードを示す。ノードN2には
ソース側の接地されたＮチヤンネルMOSトラン
ジスタ５のゲート及びドレインが接続されてい
る。上記トランジスタ３，５は整流作用があり、
電流は端子（基板）４からノードN2、ノードN2
からGNDへ向つて流れる。
外部から供給される電源電圧と逆極性の電圧を発
生し、基板に供するための電源として、第１図に
示すようなチヤージポンピング装置が知られてい
る。同図において、１は一端を接地した交流電圧
発生回路であり、この交流電圧発生回路１は基準
電圧VSS（ここではGND電圧）と電流電圧VDDとの
間で振動する交流を発生する。この発生回路１の
他端はチヤージポンピング用の容量２を介してＮ
チヤンネルMOSトランジスタ３のソースに接続
されている。そして、このトランジスタ３のゲー
ト及びドレインは共に端子（基板）４に接続され
ている。ここで、N1は電圧発生回路１と容量２
との間のノード、N2は容量２とトランジスタ３
のソースとの間のノードを示す。ノードN2には
ソース側の接地されたＮチヤンネルMOSトラン
ジスタ５のゲート及びドレインが接続されてい
る。上記トランジスタ３，５は整流作用があり、
電流は端子（基板）４からノードN2、ノードN2
からGNDへ向つて流れる。
このチヤージポンピング装置においては、交流
電圧発生回路１により容量２を介してノードN2
に誘起される電荷は、端子（基板）４から供給さ
れ、トランジスタ５を通つてGNDに放電される。
すなわち、チヤージポンピング作用により、端子
（基板）４からGNDに電流が流れ、これにより端
子（基板）４は負の電位にバイアスされる。
電圧発生回路１により容量２を介してノードN2
に誘起される電荷は、端子（基板）４から供給さ
れ、トランジスタ５を通つてGNDに放電される。
すなわち、チヤージポンピング作用により、端子
（基板）４からGNDに電流が流れ、これにより端
子（基板）４は負の電位にバイアスされる。
第２図は上記チヤージポンピング装置を半導体
基板上に形成した場合の具体的な素子構造図であ
る。すなわち、Ｐ形のシリコン基板（端子４）６
表面に、Ｎ形の高濃度不純物領域７，８、Ｐ形の
高濃度不純物領域９、及びＮ形の高濃度不純物領
域１０がそれぞれ形成されている。そしてＮ形高
濃度不純物領域１０上、及びＮ形高濃度不純物領
域７，８間のシリコン基板６上にそれぞれゲート
絶縁膜１１，１２を介してゲート電極１３，１４
が形成されている。ここで、ゲート電極１３、ゲ
ート絶縁膜１１及びＮ形高濃度不純物領域１０に
より第１図の容量２を構成し、Ｎ形高濃度不純物
領域７、ゲート電極１４、Ｎ形高濃度不純物領域
８により第１図のトランジスタ３のソース、ゲー
ト、ドレインを構成している。Ｐ形高濃度不純物
領域９はシリコン基板６にオーミツク接触をとり
やすくするための拡散領域である。なお第２図に
は第１図のトランジスタ５は示されていない。
基板上に形成した場合の具体的な素子構造図であ
る。すなわち、Ｐ形のシリコン基板（端子４）６
表面に、Ｎ形の高濃度不純物領域７，８、Ｐ形の
高濃度不純物領域９、及びＮ形の高濃度不純物領
域１０がそれぞれ形成されている。そしてＮ形高
濃度不純物領域１０上、及びＮ形高濃度不純物領
域７，８間のシリコン基板６上にそれぞれゲート
絶縁膜１１，１２を介してゲート電極１３，１４
が形成されている。ここで、ゲート電極１３、ゲ
ート絶縁膜１１及びＮ形高濃度不純物領域１０に
より第１図の容量２を構成し、Ｎ形高濃度不純物
領域７、ゲート電極１４、Ｎ形高濃度不純物領域
８により第１図のトランジスタ３のソース、ゲー
ト、ドレインを構成している。Ｐ形高濃度不純物
領域９はシリコン基板６にオーミツク接触をとり
やすくするための拡散領域である。なお第２図に
は第１図のトランジスタ５は示されていない。
従来、上記のようなチヤージポンピング装置に
は次のような欠点があつた。すなわち、Ｎ形高濃
度不純物領域７（第１図のノードN2に相当）は
シリコン基板６（第１図の端子４に相当）よりも
低電圧になり、シリコン基板６と高濃度不純物領
域７とで形成されるPN接合（第１図に破線で示
すダイオード１５に相当）は順バイアス状態にな
る。このため、シリコン基板６中に多くの電子が
注入されることになる。これらの電子は再結合す
るまで広い範囲にわたつて基板６の中を拡散して
ゆく。このために、集積回路の機能上の問題をひ
きおこす。特に、ダイナミツクな回路動作を行う
集積回路では浮遊状態のノードが多用され、また
スタテイツク回路でも、高いインピーダンスで電
位を固定する方式は、集積回路の消費電力の低減
のために上記ノードが不可欠である。これらのノ
ードに上記の拡散した電子とり込まれると、回路
素子の誤動作が生じ易く、従来大きな問題となつ
ていた。
は次のような欠点があつた。すなわち、Ｎ形高濃
度不純物領域７（第１図のノードN2に相当）は
シリコン基板６（第１図の端子４に相当）よりも
低電圧になり、シリコン基板６と高濃度不純物領
域７とで形成されるPN接合（第１図に破線で示
すダイオード１５に相当）は順バイアス状態にな
る。このため、シリコン基板６中に多くの電子が
注入されることになる。これらの電子は再結合す
るまで広い範囲にわたつて基板６の中を拡散して
ゆく。このために、集積回路の機能上の問題をひ
きおこす。特に、ダイナミツクな回路動作を行う
集積回路では浮遊状態のノードが多用され、また
スタテイツク回路でも、高いインピーダンスで電
位を固定する方式は、集積回路の消費電力の低減
のために上記ノードが不可欠である。これらのノ
ードに上記の拡散した電子とり込まれると、回路
素子の誤動作が生じ易く、従来大きな問題となつ
ていた。
この発明は上記実情に鑑みてなされたもので、
その目的は、基板に注入される少数キヤリアの量
を減少させると共に、注入された少数キヤリアの
周囲への拡散を防止し、回路素子の誤動作を防止
できる基板バイアス発生装置を提供することにあ
る。
その目的は、基板に注入される少数キヤリアの量
を減少させると共に、注入された少数キヤリアの
周囲への拡散を防止し、回路素子の誤動作を防止
できる基板バイアス発生装置を提供することにあ
る。
以下、図面を参照してこの発明の一実施例を説
明する。第３図において、一端を接地した交流電
圧発生回路２１は基準電圧VSS（ここではGND電
圧）電流電圧VDDとの間で振動する交流を発生す
る。この発生回路２１の他端は容量２２及びＮチ
ヤンネルMOSトランジスタ２３を介して基板２
４に接続されている。N11は交流電圧発生回路２
１と容量２２との間のノード、N12は容量２２と
トランジスタ２３のソースとの間のノードを示
す。そして、このノードN12はＮチヤンネル
MOSトランジスタ２５を介して接地されている。
上記トランジスタ２３，２５は共に整流特性を有
する。ここで、トランジスタ２３，２５の形成さ
れる基板２６は、本来駆動される基板２４と分離
して形成される。
明する。第３図において、一端を接地した交流電
圧発生回路２１は基準電圧VSS（ここではGND電
圧）電流電圧VDDとの間で振動する交流を発生す
る。この発生回路２１の他端は容量２２及びＮチ
ヤンネルMOSトランジスタ２３を介して基板２
４に接続されている。N11は交流電圧発生回路２
１と容量２２との間のノード、N12は容量２２と
トランジスタ２３のソースとの間のノードを示
す。そして、このノードN12はＮチヤンネル
MOSトランジスタ２５を介して接地されている。
上記トランジスタ２３，２５は共に整流特性を有
する。ここで、トランジスタ２３，２５の形成さ
れる基板２６は、本来駆動される基板２４と分離
して形成される。
第４図は上記チヤージポンピング装置を半導体
基板上に形成した場合の具体的な素子構造図であ
る。すなわち、Ｎ形シリコン基板２７の表面にＰ
形のウエル領域２８，２９が分離して形成されて
いる。一方のＰ形ウエル領域２８（第３図の基板
２６に相当する）の表面には、Ｎ形高濃度不純物
領域３０，３１，３２が形成され、Ｎ形高濃度不
純物領域３０上、及びＮ形高濃度不純物領域３
１，３２間のＰ形ウエル領域２８上にはそれぞれ
ゲート絶縁膜３３，３４を介してゲート電極３
５，３６が形成されている。ここで、ゲート電極
３５、ゲート絶縁膜３３及びＮ形高濃度不純物領
域３０により第３図の容量２２を構成し、Ｎ形高
濃度不純物領域３１、ゲート電極３６、Ｎ形高濃
度不純物領域３２により第３図のＮチヤンネル
MOSトランジスタ２３のソース、ゲート、ドレ
インを構成している。他方のＰ形ウエル領域２９
（第３図の基板２４に相当する）にはオーミツク
接触をとりやすくするためのＰ形高濃度不純物領
域３７及び他の回路素子が形成されている。な
お、第４図には第３図のトランジスタ２５は示さ
れていない。３８はかならずしも必要でないが、
本発明の効果を更に発揮するためのもので、Ｐ形
ウエル領域２８，２９間の分離を完全にするため
のＮ形高濃度不純物領域で、Ｎ形シリコン基板２
７と同様にVDDにバイアスされている。なお、こ
の領域３８はSiO2等の絶縁性領域で形成しても
よい。
基板上に形成した場合の具体的な素子構造図であ
る。すなわち、Ｎ形シリコン基板２７の表面にＰ
形のウエル領域２８，２９が分離して形成されて
いる。一方のＰ形ウエル領域２８（第３図の基板
２６に相当する）の表面には、Ｎ形高濃度不純物
領域３０，３１，３２が形成され、Ｎ形高濃度不
純物領域３０上、及びＮ形高濃度不純物領域３
１，３２間のＰ形ウエル領域２８上にはそれぞれ
ゲート絶縁膜３３，３４を介してゲート電極３
５，３６が形成されている。ここで、ゲート電極
３５、ゲート絶縁膜３３及びＮ形高濃度不純物領
域３０により第３図の容量２２を構成し、Ｎ形高
濃度不純物領域３１、ゲート電極３６、Ｎ形高濃
度不純物領域３２により第３図のＮチヤンネル
MOSトランジスタ２３のソース、ゲート、ドレ
インを構成している。他方のＰ形ウエル領域２９
（第３図の基板２４に相当する）にはオーミツク
接触をとりやすくするためのＰ形高濃度不純物領
域３７及び他の回路素子が形成されている。な
お、第４図には第３図のトランジスタ２５は示さ
れていない。３８はかならずしも必要でないが、
本発明の効果を更に発揮するためのもので、Ｐ形
ウエル領域２８，２９間の分離を完全にするため
のＮ形高濃度不純物領域で、Ｎ形シリコン基板２
７と同様にVDDにバイアスされている。なお、こ
の領域３８はSiO2等の絶縁性領域で形成しても
よい。
次に上記チヤージポンピング装置の動作原理を
説明する。すなわち、交流電圧発生回路２１によ
り容量２２の一方の電極３５（ノードN11）は
VDDとVSSとの間で振動し、Ｎ形高濃度不純物領
域３０，３１（ノードN12）は静電誘導で電気的
に振動する。Ｎ形高濃度不純物領域３０，３１が
高電位となつたときはトランジスタ２５を介して
電荷を放電し、不純物領域３０，３１が低電位と
なつたときはトランジスタ２３を介して電荷が供
給される。このとき、Ｎ形高濃度不純物領域３１
からＰ形ウエル領域２８に電子が注入される。こ
こで、Ｐ形ウエル領域２８は浮遊状態にあるた
め、注入電子により短時間で負に帯電し、従つて
ウエル領域２８に注入される電子の量は少なくて
すむ。
説明する。すなわち、交流電圧発生回路２１によ
り容量２２の一方の電極３５（ノードN11）は
VDDとVSSとの間で振動し、Ｎ形高濃度不純物領
域３０，３１（ノードN12）は静電誘導で電気的
に振動する。Ｎ形高濃度不純物領域３０，３１が
高電位となつたときはトランジスタ２５を介して
電荷を放電し、不純物領域３０，３１が低電位と
なつたときはトランジスタ２３を介して電荷が供
給される。このとき、Ｎ形高濃度不純物領域３１
からＰ形ウエル領域２８に電子が注入される。こ
こで、Ｐ形ウエル領域２８は浮遊状態にあるた
め、注入電子により短時間で負に帯電し、従つて
ウエル領域２８に注入される電子の量は少なくて
すむ。
さらに、注入された電子は正電位にバイアスさ
れたＮ形シリコン基板２７に流れ、またＰ形ウエ
ル領域２９方向に拡散した電子も大部分がVDDに
バイアスされたＮ形高濃度不純物領域３８にとら
えられる。従つて、負にバイアスされたＰ形ウエ
ル領域２９に電子が侵入することは殆んどなく、
回路素子の動作に影響を与えることはない。
れたＮ形シリコン基板２７に流れ、またＰ形ウエ
ル領域２９方向に拡散した電子も大部分がVDDに
バイアスされたＮ形高濃度不純物領域３８にとら
えられる。従つて、負にバイアスされたＰ形ウエ
ル領域２９に電子が侵入することは殆んどなく、
回路素子の動作に影響を与えることはない。
第５図は他の実施例の回路図、第６図はその具
体的な素子構造の断面図である。この実施例にお
いては、上記実施例のMOSトランジスタ２３の
役割を、Ｐ形ウエル領域２８及びＰ形高濃度不純
物領域３９，４０のＰ形領域とＮ形高濃度不純物
領域３０，３１のＮ形領域とで形成されるPN接
合によるダイオード４１で担うものである。ここ
で、第３図及び第４図と同一構成部分は同一符号
を付してその説明は省略する。この場合、Ｎ形領
域から注入された電子が短時間で再結合するため
に、Ｐ形高濃度不純物領域３９，４０とその上の
オーミツク接触を近接して形成する。さらに、再
結合を促すためにＰ形領域に再結合中心を作る金
（Au）などの不純物を拡散してもよい。Ｐ形領域
中に注入された電子の一部はＮ形シリコン基板２
７に入り込み基板電流となるが、主たる回路の形
成されたＰ形ウエル領域２９内に侵入することは
なく、回路に影響を与えることはない。
体的な素子構造の断面図である。この実施例にお
いては、上記実施例のMOSトランジスタ２３の
役割を、Ｐ形ウエル領域２８及びＰ形高濃度不純
物領域３９，４０のＰ形領域とＮ形高濃度不純物
領域３０，３１のＮ形領域とで形成されるPN接
合によるダイオード４１で担うものである。ここ
で、第３図及び第４図と同一構成部分は同一符号
を付してその説明は省略する。この場合、Ｎ形領
域から注入された電子が短時間で再結合するため
に、Ｐ形高濃度不純物領域３９，４０とその上の
オーミツク接触を近接して形成する。さらに、再
結合を促すためにＰ形領域に再結合中心を作る金
（Au）などの不純物を拡散してもよい。Ｐ形領域
中に注入された電子の一部はＮ形シリコン基板２
７に入り込み基板電流となるが、主たる回路の形
成されたＰ形ウエル領域２９内に侵入することは
なく、回路に影響を与えることはない。
尚、上記実施例においては、Ｎ形シリコン基板
２７にＰ形ウエル領域２８，２９を形成するよう
にしたが、Ｎ形シリコン基板上にＰ形のエピタキ
シヤル層を形成してもよい。
２７にＰ形ウエル領域２８，２９を形成するよう
にしたが、Ｎ形シリコン基板上にＰ形のエピタキ
シヤル層を形成してもよい。
また、Ｐ形基板を用い、ウエル領域、各素子の
導電形を逆にし、かつ印加する電圧の符号を逆に
することにより同様の効果が得られることは勿論
である。
導電形を逆にし、かつ印加する電圧の符号を逆に
することにより同様の効果が得られることは勿論
である。
以上のようにこの発明によれば、基板に注入さ
れる少数キヤリアの量を減少させることができ、
また注入された少数キヤリアの周囲への拡散を防
止できるので、回路素子の誤動作を防止でき、信
頼性が著しく向上する。
れる少数キヤリアの量を減少させることができ、
また注入された少数キヤリアの周囲への拡散を防
止できるので、回路素子の誤動作を防止でき、信
頼性が著しく向上する。
第１図は従来のチヤージポンピング装置の回路
図、第２図は上記装置の素子構造を示す断面図、
第３図はこの発明の一実施例に係るチヤージポン
ピング装置の回路図、第４図は上記装置の素子構
造を示す断面図、第５図はこの発明の他の実施例
を示す回路図、第６図はその断面図である。 ２１……交流電圧発生回路、２２……容量、２
３……ＮチヤンネルMOSトランジスタ、２７…
…Ｎ形シリコン基板、２８，２９……Ｐ形ウエル
領域。
図、第２図は上記装置の素子構造を示す断面図、
第３図はこの発明の一実施例に係るチヤージポン
ピング装置の回路図、第４図は上記装置の素子構
造を示す断面図、第５図はこの発明の他の実施例
を示す回路図、第６図はその断面図である。 ２１……交流電圧発生回路、２２……容量、２
３……ＮチヤンネルMOSトランジスタ、２７…
…Ｎ形シリコン基板、２８，２９……Ｐ形ウエル
領域。
Claims (1)
- 【特許請求の範囲】 １ チヤージポンピング用の容量素子と整流素子
とを含む基板バイアス発生装置において、第１導
電形の半導体基板と、この基板に形成され、前記
容量素子及び整流素子の形成される第２導電形の
第１領域と、前記基板に形成され、他の回路素子
の形成される第２導電形の第２領域と、第１導電
形の領域あるいは絶縁性の領域で形成され、前記
第１領域と前記第２領域とを分離する第３領域と
を具備したことを特徴とする基板バイアス発生装
置。 ２ 前記第１領域が浮遊状態にあることを特徴と
する特許請求の範囲第１項記載の基板バイアス発
生装置。 ３ 前記第１領域表面に第２導電形の高濃度不純
物領域を形成し、この領域を出力端子とすること
を特徴とする特許請求の範囲第１項記載の基板バ
イアス発生装置。 ４ 前記第１領域に再結合中心となる不純物を拡
散したことを特徴とする特許請求の範囲第１項、
または第２項または第３項記載の基板バイアス発
生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203381A JPS57166067A (en) | 1981-04-07 | 1981-04-07 | Bias generating unit for substrate |
| US06/364,639 US4559548A (en) | 1981-04-07 | 1982-04-02 | CMOS Charge pump free of parasitic injection |
| EP82102994A EP0062894B1 (en) | 1981-04-07 | 1982-04-07 | Semiconductor device |
| DE8282102994T DE3276920D1 (en) | 1981-04-07 | 1982-04-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203381A JPS57166067A (en) | 1981-04-07 | 1981-04-07 | Bias generating unit for substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57166067A JPS57166067A (en) | 1982-10-13 |
| JPH0219979B2 true JPH0219979B2 (ja) | 1990-05-07 |
Family
ID=12903493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5203381A Granted JPS57166067A (en) | 1981-04-07 | 1981-04-07 | Bias generating unit for substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57166067A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155547A (ja) * | 1985-12-27 | 1987-07-10 | Mitsubishi Electric Corp | 基板電位発生装置 |
| JPS62188254A (ja) * | 1986-02-13 | 1987-08-17 | Matsushita Electronics Corp | 半導体装置 |
| KR20000018511A (ko) * | 1998-09-02 | 2000-04-06 | 김영환 | 바이어스 전압 발생기의 레이 아웃방법 |
| US7256438B2 (en) * | 2004-06-08 | 2007-08-14 | Saifun Semiconductors Ltd | MOS capacitor with reduced parasitic capacitance |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55175259U (ja) * | 1979-05-31 | 1980-12-16 |
-
1981
- 1981-04-07 JP JP5203381A patent/JPS57166067A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57166067A (en) | 1982-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4559548A (en) | CMOS Charge pump free of parasitic injection | |
| EP0116820B1 (en) | Complementary mos circuit | |
| US4670668A (en) | Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up | |
| JPH05300727A (ja) | チャージポンプ回路 | |
| JPH0821680B2 (ja) | 集積回路 | |
| JPS62272620A (ja) | 論理回路 | |
| JP2710113B2 (ja) | 相補性回路技術による集積回路 | |
| US4873668A (en) | Integrated circuit in complementary circuit technology comprising a substrate bias generator | |
| JPS6386465A (ja) | 基板にキャパシタを形成する方法 | |
| JPH0344423B2 (ja) | ||
| JP3401918B2 (ja) | 半導体装置 | |
| JPH0219979B2 (ja) | ||
| US4807010A (en) | Integrated circuit in complementary circuit technology comprising a substrate bias voltage generator and a Schottky diode | |
| KR100196734B1 (ko) | 큰 기판 접촉 영역을 갖는 반도체 장치 | |
| US4329700A (en) | Semi-conductor inverter using complementary junction field effect transistor pair | |
| JPH0224027B2 (ja) | ||
| JPH04206960A (ja) | 半導体基板電位発生回路 | |
| JPH0680824B2 (ja) | Ｍｏｓトランジスタ閾値の自動設定装置 | |
| JPH0360066A (ja) | 半導体集積回路の入出力保護装置 | |
| JPS6048905B2 (ja) | 半導体集積回路装置 | |
| JP2671304B2 (ja) | 論理回路 | |
| JPS6012787B2 (ja) | 集積回路装置 | |
| JPH0897366A (ja) | 半導体装置 | |
| JP3399817B2 (ja) | 半導体集積回路の製造方法 | |
| KR970008563A (ko) | 이에스디(esd) 보호회로 |