JPS62188254A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62188254A JPS62188254A JP61029274A JP2927486A JPS62188254A JP S62188254 A JPS62188254 A JP S62188254A JP 61029274 A JP61029274 A JP 61029274A JP 2927486 A JP2927486 A JP 2927486A JP S62188254 A JPS62188254 A JP S62188254A
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- diffusion layer
- capacitor
- potential
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- Pending
Links
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- 239000003990 capacitor Substances 0.000 claims abstract description 38
- 238000009792 diffusion process Methods 0.000 claims abstract description 37
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- 239000000758 substrate Substances 0.000 abstract description 52
- 230000006378 damage Effects 0.000 abstract description 6
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、基板電位発生回路を有する半導体装置に関す
るものである。
るものである。
従ヰの坊術
ＭＯＳ電界効果トランジスタを有する半導体集積回路装
置では、その構成トランジスタのしきい値電圧を制御す
るために、基板電位を与える方式が用いられ、通常、こ
のＭＯＳ集積回路の半導体基板（以後、チップと略す。
置では、その構成トランジスタのしきい値電圧を制御す
るために、基板電位を与える方式が用いられ、通常、こ
のＭＯＳ集積回路の半導体基板（以後、チップと略す。
）では、同一チップ内で基板に与える電圧を発生させる
回路をもっている。
回路をもっている。
一般的に用いられているこの種の電圧発生回路は、第３
図の等価回路図のように、コンデンサ１と、同コンデン
サ１０一方の電極にドレインを接続し、ゲートとソース
を出力端に接続した第１のＭＯＳ電界効果トランジスタ
２と、コンデンサ１の一方の電極にゲートとドレインを
接続し、ソースを接地電位に接続した第２のＭＯ５電界
効果トランジスタ３とで構成され、コンデンサ１の他方
の電極から所定の信号を印加し、出力端より負の基板電
位を発生させるものである。
図の等価回路図のように、コンデンサ１と、同コンデン
サ１０一方の電極にドレインを接続し、ゲートとソース
を出力端に接続した第１のＭＯＳ電界効果トランジスタ
２と、コンデンサ１の一方の電極にゲートとドレインを
接続し、ソースを接地電位に接続した第２のＭＯ５電界
効果トランジスタ３とで構成され、コンデンサ１の他方
の電極から所定の信号を印加し、出力端より負の基板電
位を発生させるものである。
第３図の基板電位発生回路の等位回路で、ドレインをコ
ンデンサ１の一方の電極Ｃ２に接続し、ゲートとソース
を共通接続した第１のＭＯＳ雷界効果トランジスタ２と
、前記コンデンサ１の一方の電極Ｃ２にゲートとドレイ
ンとを共通接続し、ソースを接地電位に接続した第２の
ＭＯＳ電界効果トランジスタ３とから成り、発振回路か
らの信号は、コンデンサ１の他方の電極Ｃ１に印加され
る。コンデンサ１の一方の電極Ｃ２は、第４図に示すよ
うに、他方の電極Ｃ１が接地電位０から電源電位■。Ｃ
になる時、コンデンサ１によって昇圧されるが、第２の
ＭＯＳ電界効果トランジスタ３が導通状態になるため、
同コンデンサ１の他方の電極Ｃ２の電位は、第２のＭＯ
Ｓ電果効果トランジスタ３のしきい値電圧ｖＴ２まで下
がる。この時、第１のＭＯＳ電界効果トランジスタ２は
、遮断状態にある。次に、コンデンサ１の一方の電極Ｃ
１の電位がＶ。Ｃから接地電位０になる時、他方の電極
Ｃ２の電位は−■。。＋ｖＴ２まで下がる。この時、第
２のＭＯＳ電界効果トランジスタ３は遮断状態、第１の
ＭＯＳ電界効果トランジスタ２は導通状態になるため、
基板電流が第１のＭＯＳ電界効果トランジスタ２を介し
て基板からコンデンサ１に流れ込むので、同コンデンサ
１の他方の電極Ｃ２の電位は徐々に上昇してゆく。基板
の電位ｖｓＵＢは、電流が引き抜かれるために下がり、
コンデンサ１の他方の電位Ｃ２の電位より第１のＭＯＳ
電界効果トランジスタ２のしきい値電圧７１１分だけ高
い電位まで下がる。
ンデンサ１の一方の電極Ｃ２に接続し、ゲートとソース
を共通接続した第１のＭＯＳ雷界効果トランジスタ２と
、前記コンデンサ１の一方の電極Ｃ２にゲートとドレイ
ンとを共通接続し、ソースを接地電位に接続した第２の
ＭＯＳ電界効果トランジスタ３とから成り、発振回路か
らの信号は、コンデンサ１の他方の電極Ｃ１に印加され
る。コンデンサ１の一方の電極Ｃ２は、第４図に示すよ
うに、他方の電極Ｃ１が接地電位０から電源電位■。Ｃ
になる時、コンデンサ１によって昇圧されるが、第２の
ＭＯＳ電界効果トランジスタ３が導通状態になるため、
同コンデンサ１の他方の電極Ｃ２の電位は、第２のＭＯ
Ｓ電果効果トランジスタ３のしきい値電圧ｖＴ２まで下
がる。この時、第１のＭＯＳ電界効果トランジスタ２は
、遮断状態にある。次に、コンデンサ１の一方の電極Ｃ
１の電位がＶ。Ｃから接地電位０になる時、他方の電極
Ｃ２の電位は−■。。＋ｖＴ２まで下がる。この時、第
２のＭＯＳ電界効果トランジスタ３は遮断状態、第１の
ＭＯＳ電界効果トランジスタ２は導通状態になるため、
基板電流が第１のＭＯＳ電界効果トランジスタ２を介し
て基板からコンデンサ１に流れ込むので、同コンデンサ
１の他方の電極Ｃ２の電位は徐々に上昇してゆく。基板
の電位ｖｓＵＢは、電流が引き抜かれるために下がり、
コンデンサ１の他方の電位Ｃ２の電位より第１のＭＯＳ
電界効果トランジスタ２のしきい値電圧７１１分だけ高
い電位まで下がる。
なお、実際の回路では、基板電位■８ＵＢと接地電位０
との間に、基板電流による基板電位の上昇を少なくする
ために、容量の大きな平滑用コンデンサーが存在してい
る。
との間に、基板電流による基板電位の上昇を少なくする
ために、容量の大きな平滑用コンデンサーが存在してい
る。
コンデンサ１の一方の電極Ｃ１に第４図に示すような信
号が繰９返し入力されると、基板電位■ｓＵＢハ徐々ニ
ーｖＣｏ＋ｖＴ２＋ｖＴ１ニ近づく。
号が繰９返し入力されると、基板電位■ｓＵＢハ徐々ニ
ーｖＣｏ＋ｖＴ２＋ｖＴ１ニ近づく。
発明が解決しようとする問題点
従来において、コンデンサ１は一般に、二酸化シリコン
膜を誘電体に用い、電極を、ポリシリコンゲートと拡散
層で形成され、発振回路からの信号入力は、コンデンサ
１のポリシリコンゲートに与えられる。また、基板には
、ワイヤーを通して基板電位が供給される。そこで、コ
ンデンサ１の拡散層電極と基板電位との間には、第１の
ＭＯＳ電界効果トランジスタ２があるので、コンデンサ
１の拡散層電極は基板電位より第１ＭＯＳ電界効果トラ
ンジスタ２のしきい値電圧７１１分だけ低くなる。この
時、コンデンサ１の拡散層電極と基板および近傍の接地
電位以上の電位にある別の拡散層との間でｎｐｎの寄生
バイポーラトランジスタが形成されるため、第１ＭＯ８
電界効果トランジスタ２を通して基板から引き抜く電流
よりも、その寄生バイポーラトランジスタを通して近傍
の拡散層から引き抜く電流が多くなり、その結果、基板
電位が浅くなってしまうという問題が生じる。
膜を誘電体に用い、電極を、ポリシリコンゲートと拡散
層で形成され、発振回路からの信号入力は、コンデンサ
１のポリシリコンゲートに与えられる。また、基板には
、ワイヤーを通して基板電位が供給される。そこで、コ
ンデンサ１の拡散層電極と基板電位との間には、第１の
ＭＯＳ電界効果トランジスタ２があるので、コンデンサ
１の拡散層電極は基板電位より第１ＭＯＳ電界効果トラ
ンジスタ２のしきい値電圧７１１分だけ低くなる。この
時、コンデンサ１の拡散層電極と基板および近傍の接地
電位以上の電位にある別の拡散層との間でｎｐｎの寄生
バイポーラトランジスタが形成されるため、第１ＭＯ８
電界効果トランジスタ２を通して基板から引き抜く電流
よりも、その寄生バイポーラトランジスタを通して近傍
の拡散層から引き抜く電流が多くなり、その結果、基板
電位が浅くなってしまうという問題が生じる。
まだ、コンデンサ１の拡散層電極から基板へ少数キャリ
ア（電子）が注入され、そのキャリアが内部回路やメモ
リーセルに到達し、誤動作あるいはデータを破壌すると
いう問題が生じる。
ア（電子）が注入され、そのキャリアが内部回路やメモ
リーセルに到達し、誤動作あるいはデータを破壌すると
いう問題が生じる。
本発明は、この基板電位発生回路から基板への電子の注
入による基板電位の変動や、誤動作あるいはデータの破
壊を抑えた半導体装置を提供する問題点を解決するだめ
の手段 本発明は、ドレインをコンデンサの一方の電極に接続し
、ゲートとソースとを接続した第１のＭＯ８電界効果ト
ランジスタと、前記コンデンサの一方の電極にゲートお
よびドレインを共通接続し、ソースを接地電位に保持す
る第２のＭＯＳ電界効果トランジスタとを有し、前記コ
ンデンサ、前記第１ＭＯ８電界効果トランジスタおよび
前記第２ＭＯＳ電界効果トランジスタを、前記第１ＭＯ
Ｓ電界効果トランジスタのゲート・ソースとに電気的に
接続された拡散層で取り囲んだ構成の半導体装置である
。
入による基板電位の変動や、誤動作あるいはデータの破
壊を抑えた半導体装置を提供する問題点を解決するだめ
の手段 本発明は、ドレインをコンデンサの一方の電極に接続し
、ゲートとソースとを接続した第１のＭＯ８電界効果ト
ランジスタと、前記コンデンサの一方の電極にゲートお
よびドレインを共通接続し、ソースを接地電位に保持す
る第２のＭＯＳ電界効果トランジスタとを有し、前記コ
ンデンサ、前記第１ＭＯ８電界効果トランジスタおよび
前記第２ＭＯＳ電界効果トランジスタを、前記第１ＭＯ
Ｓ電界効果トランジスタのゲート・ソースとに電気的に
接続された拡散層で取り囲んだ構成の半導体装置である
。
作 用
本発明によれば、寄生バイポーラトランジスタによって
コンデンサの他方の電極となる拡散層から基板に注入さ
れた電子が基板電位の拡散層に到達したとき、電子の供
給を受ける拡散層の電位が基板電位であるため、基板電
位が浅くなることはない。また、コンデンサの拡散層の
周囲を基板基！ｈ／７＋１＋＋現ずＦＭ −ｎ Ｂｈ
ｈ 汀Ｄ ノ １り１＾ ムｉ）−’＋り Ｃヨー
・ノ４ゴ、ノ ４←の拡散層から基板に注入された電
子は、周囲を取り囲んでいる基板電位の拡散層に取り込
まれるため、内部回路やメモリーセルにおける注入電子
による誤動作あるいはデータの破壊を抑えることが可能
となる。
コンデンサの他方の電極となる拡散層から基板に注入さ
れた電子が基板電位の拡散層に到達したとき、電子の供
給を受ける拡散層の電位が基板電位であるため、基板電
位が浅くなることはない。また、コンデンサの拡散層の
周囲を基板基！ｈ／７＋１＋＋現ずＦＭ −ｎ Ｂｈ
ｈ 汀Ｄ ノ １り１＾ ムｉ）−’＋り Ｃヨー
・ノ４ゴ、ノ ４←の拡散層から基板に注入された電
子は、周囲を取り囲んでいる基板電位の拡散層に取り込
まれるため、内部回路やメモリーセルにおける注入電子
による誤動作あるいはデータの破壊を抑えることが可能
となる。
実施例
第１図は、本発明の具体的レイアウト例であり、第企図
は、第１図のＡ −Ａ’の断面図である。各図中の符号
は、１１がコンデンサの拡散層およびチャネル部、１２
がポリシリコン、１３が配線、１４がコンタクト窓、１
５が基板、１６が周辺の拡散層である。基板１５の電位
がコンデンサの拡散層およびチャネル部１１の電位よシ
第１のＭＯ８電界効果トランジスタのしきい値電圧ｖＴ
１より高い時、基板電位に電気的に接続されている周辺
の拡散層１６との間でｎｐｎの寄生バイポーラトランジ
スタを形成する。しかし、コンデンサの拡散層るため、
基板電位の発生には悪影響を及ぼすことがなく、さらに
、基板電位の周辺の拡散層１６がコンデンサの拡散層お
よびチャネル部１１を取り囲んでいるため、基板１６に
注入された電子が内部回路やメモリーセルに到達するこ
とがなく、データの破壊を防ぐことが可能となる。なお
、基板電位の拡散層に取り囲まれた内では、コンデンサ
の拡散層およびチャネル部１１以外の拡散層は、極力避
けなければならず、第１図においては、第２のＭＯＳ電
界効果トランジスタのソース側拡散層（接地電位）の面
積を最小にする。
は、第１図のＡ −Ａ’の断面図である。各図中の符号
は、１１がコンデンサの拡散層およびチャネル部、１２
がポリシリコン、１３が配線、１４がコンタクト窓、１
５が基板、１６が周辺の拡散層である。基板１５の電位
がコンデンサの拡散層およびチャネル部１１の電位よシ
第１のＭＯ８電界効果トランジスタのしきい値電圧ｖＴ
１より高い時、基板電位に電気的に接続されている周辺
の拡散層１６との間でｎｐｎの寄生バイポーラトランジ
スタを形成する。しかし、コンデンサの拡散層るため、
基板電位の発生には悪影響を及ぼすことがなく、さらに
、基板電位の周辺の拡散層１６がコンデンサの拡散層お
よびチャネル部１１を取り囲んでいるため、基板１６に
注入された電子が内部回路やメモリーセルに到達するこ
とがなく、データの破壊を防ぐことが可能となる。なお
、基板電位の拡散層に取り囲まれた内では、コンデンサ
の拡散層およびチャネル部１１以外の拡散層は、極力避
けなければならず、第１図においては、第２のＭＯＳ電
界効果トランジスタのソース側拡散層（接地電位）の面
積を最小にする。
発明の効果
本発明により、基板電位発生回路におけるコンデンサー
の拡散層から基板への電子の注入による基板電位の変動
や、内部回路やメモリーセルでのデータの破壊を抑えた
半導体装置が実現できる。
の拡散層から基板への電子の注入による基板電位の変動
や、内部回路やメモリーセルでのデータの破壊を抑えた
半導体装置が実現できる。
第１図は本発明の実施例のレイアウト図、第２図は第１
図のＡ−Ａ’における断面図、第３図は通常の基板電圧
発生回路の等価回路図、第４図は第３図の各端子におけ
る電圧波形図である。 １１・・・・・・拡散層及びチャネル部、１２・・・・
・・ポリシリコンゲート、１３・・・・・・配線、１４
・・・・・・コンタクト窓、１５・・・・・・基板、１
６・・・・・・周辺の拡散層。
図のＡ−Ａ’における断面図、第３図は通常の基板電圧
発生回路の等価回路図、第４図は第３図の各端子におけ
る電圧波形図である。 １１・・・・・・拡散層及びチャネル部、１２・・・・
・・ポリシリコンゲート、１３・・・・・・配線、１４
・・・・・・コンタクト窓、１５・・・・・・基板、１
６・・・・・・周辺の拡散層。
Claims (1)
- ドレインをコンデンサの一方の電極に接続し、ゲートと
ソースとを共通接続した第１のＭＯＳ電界効果トランジ
スタと、前記コンデンサの一方の電極にゲートおよびド
レインを各共通接続し、ソースを接地電位に保持する第
２のＭＯＳ電界効果トランジスタとを有し、前記コンデ
ンサ、前記第１のＭＯＳ電界効果トランジスタおよび前
記第２のＭＯＳ電界効果トランジスタの周辺を前記第１
のＭＯＳ電界効果トランジスタのゲートとソースとに電
気的接続された拡散層で取り囲んだ構成をそなえた半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029274A JPS62188254A (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029274A JPS62188254A (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188254A true JPS62188254A (ja) | 1987-08-17 |
Family
ID=12271701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61029274A Pending JPS62188254A (ja) | 1986-02-13 | 1986-02-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188254A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5681963A (en) * | 1979-12-08 | 1981-07-04 | Toshiba Corp | Semiconductor device |
| JPS57166067A (en) * | 1981-04-07 | 1982-10-13 | Toshiba Corp | Bias generating unit for substrate |
-
1986
- 1986-02-13 JP JP61029274A patent/JPS62188254A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5681963A (en) * | 1979-12-08 | 1981-07-04 | Toshiba Corp | Semiconductor device |
| JPS57166067A (en) * | 1981-04-07 | 1982-10-13 | Toshiba Corp | Bias generating unit for substrate |
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