JP2010278491A - 周波数シンセサイザ - Google Patents
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Abstract
【解決手段】VCO5と、VCOの発振出力を可変分周回路4で分周した信号22と基準発振回路1の基準信号21を位相比較する位相比較器2と、位相比較結果に基づきVCOへの制御電圧23を生成するループフィルタ3とがPLLを構成し、VCOは、複数の重み付けされた容量素子56〜58と制御信号に基づきオン・オフされる複数のスイッチを備えた容量バンクと、バラクタ54を備える。温度補償ブロック7は、バラクタの補正電位発生回路73と、容量バンクの寄生容量の補正電位発生回路71と、該補正電位発生回路の出力電位を制御信号に基づき重み付け処理するゲイン可変アンプと、バラクタの補正電位発生回路の出力電圧とゲイン可変アンプの出力電圧を加算する加算回路79とを備え、加算回路の出力25によりVCOのバラクタが制御される。
【選択図】図5
Description
ゲイン(Gain)≒Rc/Re ・・・(1)
である。
となる。
“101111”のラインのゲインは、Gain=Rc×(Go+A4)、
“110111”のラインのゲインは、Gain=Rc×(Go+A3)、
“111011”のラインのゲインは、Gain=Rc×(Go+A2)
である。
Lはインダクタ値、
Cvarはバラクタ容量値、
Cv’はバラクタ容量の補償容量、
Cbank_onは容量バンクオンの部分の容量値、
Cbank_offは容量バンクオフの部分の容量値、
Cbit_補償は容量バンク寄生容量の補償容量である。
図10は、本発明の第2の実施例の周波数シンセサイザの構成を示す図である。本実施例では、図10に示すように、VCO容量バンクの制御信号bit=0、bit=Nで、同時に温度補償ブロック7の並列抵抗アレイ75のスイッチのオン・オフを制御する。これにより各容量bitに対応する抵抗値が重み付けられる。一方、バラクタの補正電位発生回路73の出力電圧に応じる可変抵抗76を設けている。可変抵抗76と並列抵抗アレイ75を合成されて、分圧抵抗値として補正電位25を調整する。
図11は、本発明の実施例3の周波数シンセサイザの構成を示す図である。本実施例では、VCO容量バンクの制御信号で温度補償ブロック7のシリーズ抵抗アレイ77を制御する。これにより各容量bitに対応する抵抗値を重み付けられる。バラクタの補正電位発生回路71の出力電圧に応じる可変抵抗76を設けている。シリーズ抵抗アレイ77は、bit=0が“1”のとき、抵抗をスキップする。
図12は、本発明の実施例4の周波数シンセサイザの構成を示す図である。容量バンクの寄生容量の補正電位発生回路71はDAC(デジタルアナログ変換器)78のレファレンス電圧発生部を兼ねている。従って、DAC出力電圧は、レファレンス電圧と相似の温度特性を持ち、かつ、その絶対値はVCO容量バンクの制御情報(bit=0,・・・bit=N)により制御される。バラクタの補正電位発生回路73の出力電圧をDAC78の出力電圧を加算回路79で加算して補正電位25を得る。
図13は、本発明の実施例5の周波数シンセサイザの構成を示す図である。VCO容量バンクの制御情報データに応じて変化する補正電位(ゲイン可変アンプ72の出力電位)と、バラクタの補正電位発生回路73の補正電位が、発振回路における2つの独立な補正バラクタ590とバラクタ54にそれぞれ印加される。なお、バラクタ590とバラクタ54はアノードがバイアス電圧Vbias3、Vbias2にそれぞれ接続され、カソードは、ゲイン可変アンプ72の出力と、バラクタn補正電位発生回路73の出力にそれぞれ接続されるとともに、容量591、55を介してインダクタ51と負性抵抗部50の接続点に接続される。
図14は、本発明の実施例6の周波数シンセサイザの構成を示す図である。VCO容量バンクの制御情報データに応じて変化する補正電位(ゲイン可変アンプ72の出力電圧)と、バラクタの補正電位発生回路73の補正電位と、PLLループチューニング電圧23とを加算する加算回路80を備える。加算回路80で加算された電圧51は、1個のバラクタ52に印加される。
本発明の実施例7では、PLLの全体構成は図5と同じである。本実施例では、容量バンクの寄生容量の補正電位発生回路71として、出力電圧の温度依存性がある所望の値になるように設計された定電圧源を用いる。この場合、寄生容量を容量バンクのレプリカ回路を用いて見積もる方式に比べると、デバイスばらつき等に起因する、温度特性補正の誤差が大きくなる傾向がある。しかしながら、温度特性補正の誤差が、求められる精度を満たすのに充分であれば、このような構成であっても、実用上は、特に問題にはならない。
2 位相比較器
3 LPF(ループフィルタ)
4 可変分周回路
5 VCO
6 VCO自動制御ブロック
7 温度補償ブロック
11 インダクタ回路
11a、11b、11c、11d キャパシタ
12a 電圧制御可能な可変容量回路
13a 負性抵抗回路
13 周波数情報
14 自動校正値
19a インダクタ
19b 負性抵抗素子
20 温度変動モニタ回路
21 基準信号(周波数Fref)
22 分周信号(周波数Fsig)
23 制御電圧(Vtune)
24 VCO出力信号
25 補正電位
50 負性抵抗部
51 インダクタ
52 バラクタ(周波数微調整用バラクタ)
53、591 容量
54 補償バラクタ
55 補償容量
56〜58 容量バンク
60 VCO選択
61 VCO容量バンク選択
71 容量バンクの寄生容量の補正電位発生回路
72 ゲイン可変アンプ
73 バラクタの補正電位発生回路
74 bit情報変換回路
75 並列抵抗アレイ
76 可変抵抗
78 DAC(デジタルアナログ変換器)
79、80 加算回路
Claims (10)
- 制御電圧によって発振周波数を可変させる電圧制御発振回路と、
前記電圧制御発振回路の出力又は該出力を分周した信号と基準信号とを位相比較する位相比較器と、
前記位相比較結果に基づき前記電圧制御発振回路への制御電圧を生成するループフィルタと、を備えた周波数シンセサイザであって、
前記電圧制御発振回路が、容量バンクと可変容量素子とを備え、
前記容量バンクが、
複数の重み付けされた容量素子と、
前記複数の容量素子にそれぞれ対応した複数のビット信号に基づきオン・オフされる複数のスイッチと、を備え、
さらに、
前記電圧制御発振回路の前記容量バンクの寄生容量の補正電位を生成する第1の補正電位発生回路と、
前記可変容量素子の補正電位を生成する第2の補正電位発生回路と、
前記第2の補正電位発生回路の出力電位を前記制御ビット信号に基づき重み付け処理する重み付け回路と、
前記第1の補正電位発生回路の出力電圧と前記重み付け回路の出力電圧を合成する合成回路と、
を備えた温度補償ブロックを備え、
前記温度補償ブロックの前記合成回路の出力により、前記電圧制御発振回路の前記可変容量素子が制御される、ことを特徴とする周波数シンセサイザ。 - 前記温度補償ブロックが、
前記制御ビット信号に対応した電圧を生成する回路を備え、
前記重み付け回路が、前記制御ビット信号に対応した電圧によってゲインが可変されるゲイン可変利アンプを含む、ことを特徴とする請求項1記載の周波数シンセサイザ。 - 前記温度補償ブロックにおいて、
前記第1の補正電位発生回路が、
前記容量バンクのレプリカ回路と、
別の固定容量と、
前記レプリカ回路の容量を所定の電流で所定時間充電し、前記別の固定容量を前記電流で同じ時間充電し、両者の容量の端子電圧の電圧差を検出して出力する差動増幅回路と、
を備えた、ことを特徴とする請求項1記載の周波数シンセサイザ。 - 前記温度補償ブロックにおいて、
前記重み付け回路が、
前記制御ビット信号でオン・オフされるスイッチと、前記スイッチに直列に接続される抵抗と、の組を複数並列接続した並列抵抗アレイを備え、
前記合成回路が、
前記第2の補正電位発生回路の出力で抵抗が可変される可変抵抗を備え、
前記並列抵抗アレイに、前記可変抵抗が並列に接続され、前記可変容量素子に接続される、ことを特徴とする請求項1記載の周波数シンセサイザ。 - 前記温度補償ブロックにおいて、
前記重み付け回路が、
抵抗と、前記抵抗に、並列接続され前記制御ビット信号でオン・オフされ、オン時抵抗を短絡させるスイッチと、の組を複数直列接続した抵抗アレイと、
を備え、
前記合成回路が、
前記第2の補正電位発生回路の出力で抵抗が可変される可変抵抗を備え、
前記抵抗アレイに、前記可変抵抗が直列に接続され、前記可変容量素子に接続される、ことを特徴とする請求項1記載の周波数シンセサイザ。 - 前記温度補償ブロックにおいて、
前記重み付け回路が、前記第1の補正電位発生回路の出力電圧を基準電圧として受け、前記制御ビット信号に応じた電圧を出力するデジタルアナログ変換回路を備えている、ことを特徴とする請求項1記載の周波数シンセサイザ。 - 前記電圧制御発振回路が、
前記第2の補正電位発生回路の出力電圧を受ける可変容量素子と、
前記重み付け回路の出力電圧を受ける別の可変容量素子と、
を備えた、ことを特徴とする請求項1記載の周波数シンセサイザ。 - 前記温度補償ブロックにおける前記重み付け回路の出力電圧と、前記第2の補正電位発生回路の出力電圧と、前記ループフィルタの出力とを合成する回路を備え、前記合成した電圧が、前記電圧制御発振回路の前記可変容量素子に印加される、ことを特徴とする請求項1記載の周波数シンセサイザ。
- 前記第1の補正電位発生回路として、その出力電圧の温度依存性がある所望の値になるように設計された電圧源を備えた、ことを特徴とする請求項1記載の周波数シンセサイザ。
- 前記電圧制御発振回路の発振周波数の変化の符号と、前記第1、第2の補正電位発生回路による前記電圧制御発振回路の発振周波数の変化の符号とが互いに逆である、ことを特徴とする、請求項1記載の周波数シンセサイザ。
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