JP2010278491A - 周波数シンセサイザ - Google Patents

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Abstract

【課題】バラツキ耐性を強くし、温度変動のときに、VCOの周波数変動を補償する周波数シンセサイザの提供。
【解決手段】VCO5と、VCOの発振出力を可変分周回路4で分周した信号22と基準発振回路1の基準信号21を位相比較する位相比較器2と、位相比較結果に基づきVCOへの制御電圧23を生成するループフィルタ3とがPLLを構成し、VCOは、複数の重み付けされた容量素子56〜58と制御信号に基づきオン・オフされる複数のスイッチを備えた容量バンクと、バラクタ54を備える。温度補償ブロック7は、バラクタの補正電位発生回路73と、容量バンクの寄生容量の補正電位発生回路71と、該補正電位発生回路の出力電位を制御信号に基づき重み付け処理するゲイン可変アンプと、バラクタの補正電位発生回路の出力電圧とゲイン可変アンプの出力電圧を加算する加算回路79とを備え、加算回路の出力25によりVCOのバラクタが制御される。
【選択図】図5

Description

本発明は、周波数シンセサイザに関し、特にPLL(Phase Locked Loop)を用いた周波数シンセサイザに関する。
無線通信機器やチューナ等において、PLLを用いた周波数シンセサイザ(PLLシンセサイザあるいは単に、PLLともいう)が広く用いられている。図1は、周波数シンセサイザの典型的な構成の一例を示す図である。図1を参照すると、電圧制御発振器(VCO:Voltage Controlled Oscillator)群5と、VCOの出力24(周波数:Fvco)を分周する分周回路(可変分周回路)4と、分周回路4で分周された信号(周波数:Fsig)22と、基準発振回路1からの信号(基準周波数:Fref)21との位相差を検出する位相比較器2と、位相比較器2からの出力信号を平滑化しVCO5へ制御電圧を出力するループフィルタ(ローパスフィルタ:LPF)3と、VCO群5の中からVCOを1つ選択し該VCO内の容量バンクの選択を行うVCO自動制御ブロック6とを備える。
VCO群5の各VCOは、周波数粗調用の容量バンク56〜58と、インダクタ51と、周波数微調用のバラクタ(バラクタダイオード:可変容量素素子)52と、負性抵抗部50と、を含む。負性抵抗部50がLC共振回路の損失を補うことで発振する。
ループフィルタ3の出力電圧23(Vtune:バラクタ制御電圧)はVCO5のバラクタ52に印加される。
VCO5内の容量バンクの選択は、VCO自動制御ブロック6から、容量バンク切替の信号bit=0〜bit=Nによって、容量バンク56〜58とGND(グランド)間のスイッチをオン・オフ制御することで行われる。
図2を参照して、この周波数シンセサイザの動作を説明する。図2には、外部データ信号と、図1のVCO自動制御ブロック6の動作(VCO選択、容量バンク選択)とPLLループ電圧(図1の23)が示されている。
周波数シンセサイザがロックしている状態で、チャネルの変更を行う場合、チャネル設定情報などデータ転送が行われる(図2のデータ転送期間1)。
次に、周波数粗調が行われ、VCOの選択と、容量バンクの選択を行う(周波数粗調期間2)。
次に、周波数微調整用のバラクタ用制御電圧(Vtune)23を変化させての位相引き込み(ループ引き込み)動作が行われる(図2の周波数微調期間3)。
以上、一連の周波数チューニングに要する時間は、図2に示すように、チャンネル設定データの転送、周波数粗調と周波数微調の合計分(例えば1ms(ミリ秒)から3msec)を要する。
ところで、温度変動に伴い、周波数シンセサイザのロックが外れる場合がある。この詳細について以下に説明する。
容量バンクのスイッチとして一般にMOSFET(Metal-Oxide-Semiconductor Field Effect transistor)が用いられる。スイッチがOFF状態の場合でも、MOSFETの寄生容量が存在するため、温度が変動すると、VCOのバラクタ52と容量バンクのスイッチの寄生容量が温度特性を持つため、発振周波数が変化する。従って、周波数がロックした状態を維持するように、VCOのバラクタ制御電圧(Vtune)23が変化する。
この制御電圧23が、周波数可変可能範囲を超えると、ロック状態を維持できなくなる。すると、PLLにおいて、VCOの周波数粗調と微調が再度行われることになる。即ち、温度変動に伴うロック外れによって、頻繁にデータ受信が途切れる可能性がある。この課題を解決するために、VCO本体の周波数温度変動に起因するバラクタや容量バンクの寄生容量の温度依存性を抑えることが望ましい。
温度補償回路による温度変動分に相当する補正電圧を補正回路供給する回路が、特許文献1(特開2007−110504号公報)や特許文献2(特開2006−135892号公報)に記載されている。
図3は、特許文献1(特開2007−110504号公報)の構成を示す図(特許文献1の図2)である。図3に示すように、電圧制御可能な可変容量回路12aと、インダクタ回路11と、負性抵抗回路13aと、補正電位を出力する温度変動モニタ御回路20と、を備える。温度変動モニタ御回路21は、制御電位に対して温度変動分に相当する電位を重み付け加算して可変容量素子V5、V6の一端に供給する。
図4は、特許文献2(特開2006−135892号公報)の構成を示す図である(特許文献2の図1)。負性抵抗19bと、インダクタ19aと、外部から与えられる第一電圧17により容量が変化する第一のキャパシタ18と、補正制御電圧により容量が変化する複数のキャパシタ11a、11b、11c、11dと、を備える共振回路である。補正制御電圧は周波数情報13と自動校正値14に基づいて、論理合成されている。外部から指定された周波数情報に基づいて自動校正値を補正する。
特開2007−110504号公報(図2) 特開2006−135892号公報(図1)
以下に本発明による関連技術の分析を与える。
特許文献1(特開2007−110504号公報)の構成を、容量バンクを用いた周波数シンセサイザに適用する場合、容量バンクの状態によらない、一定温度補償電圧が用いられる。容量バンクの制御状態を変えたときに、容量バンクの寄生容量の温度特性の分だけ、温度補償が不完全になる。
また、特許文献2(特開2006−135892号公報)の補正電圧生成手段は、外部から周波数情報を収集して、周波数補償用に用いられる可変容量の制御電圧を論理合成により生成する。この場合、容量バンクの設定状態を周波数情報から推定することになる。ただし、バラツキにより同じ周波数でも容量バンク設定は異なるので、補正誤差が生じやすい。また、周波数情報と補正電圧との対応をテーブルに保持しているため、ROM(リードオンリメモリ)など回路が必要となり、回路規模が増大する。
したがって、本発明は、バラツキ耐性を強くし、温度変動のときに、VCOの周波数変動を補償する周波数シンセサイザを提供することにある。
本発明によれば、電圧制御発振回路と、前記電圧制御発振回路の出力又は該出力を分周した信号と基準信号とを位相比較する位相比較器と、前記位相比較結果に基づき前記電圧制御発振回路への制御電圧を生成するループフィルタと、を備えた周波数シンセサイザであって、前記電圧制御発振回路が、容量バンクと可変容量素子とを備え、前記容量バンクが、複数の重み付けされた容量素子と、前記複数の容量素子にそれぞれ対応した複数のビット信号に基づきオン・オフされる複数のスイッチと、を備えている。さらに、周波数シンセサイザは温度補償ブロックを備えている。温度補償ブロックは、前記電圧制御発振回路の前記容量バンクの寄生容量の補正電位を生成する第1の補正電位発生回路と、前記可変容量素子の補正電位を生成する第2の補正電位発生回路と、前記第2の補正電位発生回路の出力電位を前記制御ビット信号に基づき重み付け処理する重み付け回路と、前記第1の補正電位発生回路の出力電圧と前記重み付け回路の出力電圧を合成する合成回路と、を備えた温度補償ブロックを備え、前記温度補償ブロックの前記合成回路の出力により、前記電圧制御発振回路の前記可変容量素子が制御される。
本発明によれば、バラツキ耐性を強くし、温度変動のときに、VCOの周波数変動を補償する周波数シンセサイザを提供することができる。
周波数シンセサイザの典型的な構成を示す図である。 図1の動作を説明するタイミング図である。 特許文献1の構成を示す図である。 特許文献2の構成を示す図である。 本発明の第1の実施例の構成を示す図である。 図5の容量バンクの構成を示す図である。 (A)はゲイン可変アンプ、(B)は容量バンクの寄生容量の補正電位生成回路、(C)はバラクタの補正電位生成回路の構成を示す図である。 容量バンクの寄生容量の補正電位生成回路の動作を説明するタイミング図である。 容量バンクの寄生容量の補正電位生成回路の動作を説明する図である。 本発明の第2の実施例の構成を示す図である。 本発明の第3の実施例の構成を示す図である。 本発明の第4の実施例の構成を示す図である。 本発明の第5の実施例の構成を示す図である。 本発明の第6の実施例の構成を示す図である。 本発明の第7の実施例による定電圧源の構成を示す図である。
本発明においては、容量バンクの制御データを利用しているため、バラツキの耐性が強くなる。VCOの周波数温度依存に起因するバラクタと容量バンクの寄生容量を補正することで、温度変動のときに、VCOの周波数変動を完全に補償する。
本発明の一実施形態においては、図5に示すように、バラクタの補正電位を発生する、バラクタの補正電位発生回路(温度補償回路)73に加え、容量バンクの寄生容量の補正電位を発生する、容量バンクの寄生容量の補正電位発生回路(温度補償回路)71を備えている。
本実施形態においては、VCOの温度特性を補償する補償電位を、バラクタに起因する温度特性の補正電位と、容量バンクに起因する温度特性を補正する成分とを独立に発生させる。そして、容量バンクに起因する温度特性を補正する成分の重み付け量を、容量バンクの切替を行うためのビット制御データ(bit=0〜bit=N)に応じて変化させることにより、容量バンクのオンの比率にかかわらず、VCOの温度特性を補正することを可能としている。以下、具体的な実施例に即して説明する。
図5は、本発明の周波数シンセサイザの第1の実施例の構成を示す図である。図5を参照すると、基準発振回路1と、位相比較器2と、LPF3と、分周回路(可変分周回路)4と、VCO群5と、VCO帯域とVCO容量バンクを制御するVCO自動制御ブロック6と、温度補償ブロック7と、を備えている。
VCO群5の各VCOは、負性抵抗部50と、インダクタ51と、アナログ周波数微調整用バラクタ52と、容量53と、ディジタル制御される容量バンク56〜58と、補償バラクタ54と、補償容量55と、を備えている。
VCO5において、容量バンク56〜58は、図6に示すように、LSBからMSB(Nbit)側に、2のべき乗で重み付けされた切替容量セルである。容量バンク56〜58の容量値はCp、Cp×2、・・・Cp×2(n−1)とされる。制御スイッチをなすMOSトランジスタのW/L比は、W/L、2(W/L)、・・・2(n−1)(W/L)とされる。
制御スイッチをなすMOSトランジスタ(特に制限されないが容量とGND間に接続されたnチャネルMOSトランジスタ)のゲートに接続するbit信号をHighとしてオン状態とすると、容量の一端が接地され、その容量がバラクタと並列接続され、容量値が加算されて見える。
一方、制御スイッチをなすMOSトランジスタ(特に制限されないが容量とGND間に接続されたnチャネルMOSトランジスタ)のゲートに接続するbit信号をLowとしてオフにすると、制御スイッチに接続する容量は、ほぼオープンになる。ただし、オフの容量バンクには、MOS寄生容量が付いているため、容量バンクとMOS寄生容量のシリーズ(直列)容量が見える。
温度補償ブロック7は、VCOの容量バンク56〜58のビット(bit)情報を変えるbit情報変換回路74と、bit情報変換回路74からの制御情報に応じてゲインが可変されるゲイン可変アンプ72と、容量バンクの寄生容量の補正電位発生回路71と、バラクタの補正電位発生回路73と、を備えている。
容量バンクの寄生容量の補正電位発生回路71から出力され、ゲイン可変アンプ72で増幅された電位(容量バンクの寄生容量の補正電位)と、バラクタの補正電位発生回路73からの補正電位(バラクタの補正電位)を加算回路79で合成した補正電位25が、VCO補償バラクタ54に与えられる。
図7(A)は、温度補償ブロック7のゲイン可変アンプ72の構成例を示す図である。npnバイポーラトランジスタのエミッタ抵抗(可変抵抗)をRe、コレクタ抵抗をRcとすると、
ゲイン(Gain)≒Rc/Re ・・・(1)
である。
エミッタ抵抗(可変抵抗)Reの抵抗値を、VCO容量バンクのbit制御状況により変えることで、ゲインを調整することができる。
図5のbit情報変換回路74は、N+1ビットを入力しアナログ電圧を出力するD/Aコンバータ(不図示)を備え、D/Aコンバータ(不図示)の出力電圧により、図7(A)のエミッタ抵抗Reが以下の式(2)で与えられる抵抗値となるように設定する。
Figure 2010278491
ここで、An、An−1、…A1、A0は容量バンクのそれぞれのbit位の重み付け定数であり、Sn、Sn−1、…S1、S0は容量バンクのそれぞれのbit位のスイッチがオン時に“0”を、スイッチがオフ時に“1”をそれぞれ与える。
図7(B)は、図5の容量バンクの寄生容量の補正電位発生回路71の構成を示す図である。図7(B)を参照すると、容量バンクの寄生容量の補正電位発生回路71は、VCO5内の容量バンクのLSB(Least Significant Bit)の容量バンク56のレプリカ回路(LSB Reprica Cbank)を備える。レプリカ回路(LSB Reprica Cbank)は、ゲートがLOW電位とされオフ状態のnチャネルMOSトランジスタと容量C1が直列接続され、クロック信号CLK1によりオン・オフされるスイッチSW1を介して定電流源(不図示)からの定電流Irefに接続されている。
このレプリカ回路(LSB Reprica Cbank)の容量C1を定電流(基準電流)Irefで、一定時間充電し(クロック信号CLK1によりスイッチSW1をオンとする)、別の固定容量C2を定電流(基準電流)Irefで同じ時間充電し(クロック信号CLK1でスイッチSW3をオン)、両者の電位差を、オペアンプからなる差増増幅回路(OPamp)で検出することで、レプリカ回路の温度による容量値変化をモニタする。差増増幅回路(OPamp)の出力電圧はCLK3でオン・オフさせるスイッチSW5を介して容量C3にサンプルされ容量C3の端子電圧がVoutされる。なお、スイッチSW2、SW4はクロックCLK2によってオン・オフが制御され、オン時には、容量C1、C2の電荷を放電するリセットスイッチである。CLK1がHighのとき容量C1、C2が定電流Irefで充電され、CLK1がLowとなると、容量C1、C2の充電が停止され、CLK3がHighとなってスイッチSW5がオンし、Voutに差増増幅回路(OPamp)の出力が出力され、CLK3がLowとなり、容量C5にVoutが保持され、その後、CLK2がHighとなり、SW2、SW4がオンし、容量C1、C2が放電される。
図7(C)は、バラクタの補正電位発生回路73の構成の一つを示す図である。ダイオードのVf(閾値)の温度特性を利用して、温度に依存する出力電位を得る。
次に、図5の周波数シンセサイザ(PLL)の動作を説明する。
VCO5の補償バラクタ54に、補正電位(初期補正直流バイアス)25を与える。
通常の周波数チューニング流れは、図2に示した関連技術と同じように、VCOの選択60と、VCOの容量バンクの切替61(周波数粗調)と、周波数微調整用のバラクタ52の制御電圧23を変化させて位相引き込みとを順に行う。
以上のロックの過程において、補正電位25は、初期値から、その時の容量バンク制御情報で規定される補正電圧(ゲイン可変アンプ72の出力)と、バラクタ補正電圧との合成値へとリアルタイムに変化する。
PLLがロックした後に、周辺温度が変動した場合に、バラクタ容量の補正電位発生回路73の出力電圧は、バラクタ容量の温度依存性を補償するように変化する。
容量バンクの寄生容量の補正電位発生回路71の出力電圧は、容量バンク56〜58のうち、オフ状態にある容量バンクの寄生容量の温度依存性を補償するように変化する。
図8は、図7(B)に示した容量バンクの寄生容量の補正電位発生回路71の動作を示すタイムチャートである。Tempは周辺温度を表す。V−’、V+’は、図7(B)の容量C1、C2の端子電圧であり、差動増幅回路(OPamp)の反転入力端子(−)、非反転入力端子(+)に入力される。CLK1、CLK2、CLK3は、図7(B)のCLK1、CLK2、CLK3であり、オン(High)のとき対応するスイッチはオン、オフ(Low)のときスイッチはオフする。CLK2がオン(High)のとき、容量C1、C2は放電され、V−’、V+’の電圧はGND電位にリセットされる。CLK3がオン(High)となると、VoutにはOPampの出力電圧が出力される。
t1〜t2間は、温度が安定している状態を示している。容量C1、C2は、クロックCLK1、CLK2制御により、同時に充放電されている。
CLK1が立ち下がり、CLK2が立ち上がるまでの間、CLK3がHighとなって、サンプリングスイッチSW5がオンになり、そのときの差動アンプ(OPAmp)の出力電圧Voutを容量C3に記憶する。
t1〜t2間では温度は一定であり、容量バンクの寄生容量の補正電位発生回路71の出力電圧Voutは一定となっている。
t2〜t3間は、温度が上がる場合を示している。この場合、容量バンクの寄生容量が温度の上昇に伴い、増大し始める。
すると、CLK1がオン(High)の間の充電により、容量バンク・レプリカの容量C1の電圧(V−’)の方が固定容量C2の電圧(V+’)よりも低くなる。電圧V−’の立ち上がり、立ち下がり波形はV+’よりも鈍(なま)る。従って、OPampの出力電圧Voutは時間と共に上がってゆく。
t3〜t4間に、温度がまた安定すると、容量バンクのレプリカ容量C1と、固定容量C2の時定数の差が一定になるので、OPampの出力電圧Voutも一定になる。
具体的の容量バンクに応じて補正電位の生成の例を説明する。例えば、6段容量バンク付けのVCOで、“011111” (MSB:Most Significant bit)の容量をオフ、その他の5段容量をオン)でロックしたとする。そのときのVCOの周波数の温度依存性は、バラクタの温度依存性と、容量バンク最上位(MSB)のMOSスイッチの寄生容量の温度依存性に起因する。
また、式(2)を示すように、S5=1,S4=S3=S2=S1=S0=0により、 Re=1/(Go+A) ・・・(3)
となる。
図9は、容量バンク制御信号(bit=0・・・bit=N)を変化させたときの補正電位Vout(図5の可変利得アンプ7の出力電圧)を模式的に示す図である。各ラインの傾きが可変利得アンプ7のゲインに対応する。
“011111”のラインのゲインは、Gain=Rc×(Go+A)、
“101111”のラインのゲインは、Gain=Rc×(Go+A)、
“110111”のラインのゲインは、Gain=Rc×(Go+A)、
“111011”のラインのゲインは、Gain=Rc×(Go+A
である。
MSBの制御MOSスイッチのサイズ(2n−1(W/L))が最も大きいため、寄生容量も一番大きい。従ってMSBの重み付け量Aは最も大きい。
以上述べたように、本実施例においては、バラクタに起因する温度特性を補正する成分と、容量バンクに起因する温度特性を補正する成分をそれぞれ個別に発生させ、これらを加算した後、VCOの温度依存性をキャンセルするための制御端子に供給するので、容量バンクによらず、温度補正という効果が得られる。

Figure 2010278491
ただし、
Lはインダクタ値、
Cvarはバラクタ容量値、
Cv’はバラクタ容量の補償容量、
Cbank_onは容量バンクオンの部分の容量値、
Cbank_offは容量バンクオフの部分の容量値、
Cbit_補償は容量バンク寄生容量の補償容量である。
以下では、本実施例により、上記関連技術の問題点が解決される理由を、式(4)を用いて説明する。
Cbank_on容量バンクオンの部分の容量値)とCbank_off(容量バンクオフの部分の容量値)は、容量バンク制御信号(bit=0・・・bit=N)の値により変化する。Cbank_offの大半は、容量バンクのスイッチのMOS寄生容量で占められているため、温度特性を持つ。
本実施例において、温度補償ブロック7は、バラクタ容量の補償容量Cv’が、バラクタ容量値、Cvarの温度特性を補正するように制御する。
本実施例においては、容量バンクの寄生容量値に応じてCbit_補償の値を調整するゲイン可変アンプ72のゲインを制御し、容量バンク制御信号(bit=0・・・bit=N)のbit値によらず、Cbit_補償(容量バンク寄生容量の補償容量)がCbank_offの温度を補正するように制御する。
以上により、関連技術による周波数シンセサイザに比べ、本実施例においては、温度変動に対する耐性が大きくなっている。特に、前述した特許文献1、2で問題となる容量バンクの寄生容量の温度特性に起因する問題が解決される。
<実施例2>
図10は、本発明の第2の実施例の周波数シンセサイザの構成を示す図である。本実施例では、図10に示すように、VCO容量バンクの制御信号bit=0、bit=Nで、同時に温度補償ブロック7の並列抵抗アレイ75のスイッチのオン・オフを制御する。これにより各容量bitに対応する抵抗値が重み付けられる。一方、バラクタの補正電位発生回路73の出力電圧に応じる可変抵抗76を設けている。可変抵抗76と並列抵抗アレイ75を合成されて、分圧抵抗値として補正電位25を調整する。
<実施例3>
図11は、本発明の実施例3の周波数シンセサイザの構成を示す図である。本実施例では、VCO容量バンクの制御信号で温度補償ブロック7のシリーズ抵抗アレイ77を制御する。これにより各容量bitに対応する抵抗値を重み付けられる。バラクタの補正電位発生回路71の出力電圧に応じる可変抵抗76を設けている。シリーズ抵抗アレイ77は、bit=0が“1”のとき、抵抗をスキップする。
<実施例4>
図12は、本発明の実施例4の周波数シンセサイザの構成を示す図である。容量バンクの寄生容量の補正電位発生回路71はDAC(デジタルアナログ変換器)78のレファレンス電圧発生部を兼ねている。従って、DAC出力電圧は、レファレンス電圧と相似の温度特性を持ち、かつ、その絶対値はVCO容量バンクの制御情報(bit=0,・・・bit=N)により制御される。バラクタの補正電位発生回路73の出力電圧をDAC78の出力電圧を加算回路79で加算して補正電位25を得る。
<実施例5>
図13は、本発明の実施例5の周波数シンセサイザの構成を示す図である。VCO容量バンクの制御情報データに応じて変化する補正電位(ゲイン可変アンプ72の出力電位)と、バラクタの補正電位発生回路73の補正電位が、発振回路における2つの独立な補正バラクタ590とバラクタ54にそれぞれ印加される。なお、バラクタ590とバラクタ54はアノードがバイアス電圧Vbias3、Vbias2にそれぞれ接続され、カソードは、ゲイン可変アンプ72の出力と、バラクタn補正電位発生回路73の出力にそれぞれ接続されるとともに、容量591、55を介してインダクタ51と負性抵抗部50の接続点に接続される。
<実施例6>
図14は、本発明の実施例6の周波数シンセサイザの構成を示す図である。VCO容量バンクの制御情報データに応じて変化する補正電位(ゲイン可変アンプ72の出力電圧)と、バラクタの補正電位発生回路73の補正電位と、PLLループチューニング電圧23とを加算する加算回路80を備える。加算回路80で加算された電圧51は、1個のバラクタ52に印加される。
<実施例7>
本発明の実施例7では、PLLの全体構成は図5と同じである。本実施例では、容量バンクの寄生容量の補正電位発生回路71として、出力電圧の温度依存性がある所望の値になるように設計された定電圧源を用いる。この場合、寄生容量を容量バンクのレプリカ回路を用いて見積もる方式に比べると、デバイスばらつき等に起因する、温度特性補正の誤差が大きくなる傾向がある。しかしながら、温度特性補正の誤差が、求められる精度を満たすのに充分であれば、このような構成であっても、実用上は、特に問題にはならない。
図15に、この種の定電圧源の一例を示す。NMOSトランジスタのNM1、NM2の差動対と、差動対の負荷をなすPMOSトランジスタPM1、PM2のカレントミラーとが差動段を構成し、PMOSトランジスタPM3は差動段の出力を受け出力端子を駆動するドライバ(出力トランジスタ)であり、出力端子Vrefは差動段の入力(NMOSトランジスタNM2のゲート)に帰還接続され、利得(ゲイン)=1の非反転負帰還増幅回路(ボルテージフォロワ)を構成している。すなわち、Vrefには、NMOSトランジスタNM1のゲートに印加される電圧が出力される。
トランジスタQ1、Q2は、エミッタ面積比が1:mとされ、それぞれのコレクタ電流をIc1、Ic2、ベース・エミッタ間電圧をVBE1、VBE2、Iを逆方向コレクタ飽和電流、V(=kT/q、k:ボルツマン定数、T:絶対温度、q:電子単位電荷)とすると、式(5)、(6)が成り立つ。なお、カレントミラーを構成するPMOSトランジスタPM4、PM5の電流駆動能力(W/L:Wはゲート(チャネル)幅、Lはゲート(チャネル)長)をm:1とする。
Figure 2010278491
Figure 2010278491
式(5)、(6)より、次式(7)が成り立つ。

Figure 2010278491
式(7)の両辺の対数(ln)をとって整理すると式(8)が得られる。
Figure 2010278491
トランジスタQ2のエミッタ電流IE2がコレクタ電流IC2に等しいとみなして、

Figure 2010278491
したがって、

Figure 2010278491
NMOSトランジスタNM1のゲート電圧は、

Figure 2010278491
で与えられる。
ベースエミッタ間電圧VBEは−2mV/℃の温度係数を有し、熱温度Vは+0.085mV/℃の温度係数を有する。Vrefには、式(11)の電圧が出力される。
なお、これ以外の形式の定電圧源であっても、同様の効果が得られることは勿論である。また定電圧源の代わりに、PTAT(Proportionate To Absolute Temperature)等温度依存性の電流を出力する定電流源と、電流−電圧変換回路の組み合わせで構成しても良い。また温度依存性のない定電流源と、温度依存性が設計された電流−電圧変換回路の組み合わせであっても良い。以上説明したように、本発明によれば、周波数微調整用バラクタの容量可変範囲と、温度補償ブロック出力に制御させる補償バラクタの容量可変範囲の和が、温度変動に対する耐性に寄与するため、PLLのロック外れが生じにくい。
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1 基準発振回路
2 位相比較器
3 LPF(ループフィルタ)
4 可変分周回路
5 VCO
6 VCO自動制御ブロック
7 温度補償ブロック
11 インダクタ回路
11a、11b、11c、11d キャパシタ
12a 電圧制御可能な可変容量回路
13a 負性抵抗回路
13 周波数情報
14 自動校正値
19a インダクタ
19b 負性抵抗素子
20 温度変動モニタ回路
21 基準信号(周波数Fref)
22 分周信号(周波数Fsig)
23 制御電圧(Vtune)
24 VCO出力信号
25 補正電位
50 負性抵抗部
51 インダクタ
52 バラクタ(周波数微調整用バラクタ)
53、591 容量
54 補償バラクタ
55 補償容量
56〜58 容量バンク
60 VCO選択
61 VCO容量バンク選択
71 容量バンクの寄生容量の補正電位発生回路
72 ゲイン可変アンプ
73 バラクタの補正電位発生回路
74 bit情報変換回路
75 並列抵抗アレイ
76 可変抵抗
78 DAC(デジタルアナログ変換器)
79、80 加算回路

Claims (10)

  1. 制御電圧によって発振周波数を可変させる電圧制御発振回路と、
    前記電圧制御発振回路の出力又は該出力を分周した信号と基準信号とを位相比較する位相比較器と、
    前記位相比較結果に基づき前記電圧制御発振回路への制御電圧を生成するループフィルタと、を備えた周波数シンセサイザであって、
    前記電圧制御発振回路が、容量バンクと可変容量素子とを備え、
    前記容量バンクが、
    複数の重み付けされた容量素子と、
    前記複数の容量素子にそれぞれ対応した複数のビット信号に基づきオン・オフされる複数のスイッチと、を備え、
    さらに、
    前記電圧制御発振回路の前記容量バンクの寄生容量の補正電位を生成する第1の補正電位発生回路と、
    前記可変容量素子の補正電位を生成する第2の補正電位発生回路と、
    前記第2の補正電位発生回路の出力電位を前記制御ビット信号に基づき重み付け処理する重み付け回路と、
    前記第1の補正電位発生回路の出力電圧と前記重み付け回路の出力電圧を合成する合成回路と、
    を備えた温度補償ブロックを備え、
    前記温度補償ブロックの前記合成回路の出力により、前記電圧制御発振回路の前記可変容量素子が制御される、ことを特徴とする周波数シンセサイザ。
  2. 前記温度補償ブロックが、
    前記制御ビット信号に対応した電圧を生成する回路を備え、
    前記重み付け回路が、前記制御ビット信号に対応した電圧によってゲインが可変されるゲイン可変利アンプを含む、ことを特徴とする請求項1記載の周波数シンセサイザ。
  3. 前記温度補償ブロックにおいて、
    前記第1の補正電位発生回路が、
    前記容量バンクのレプリカ回路と、
    別の固定容量と、
    前記レプリカ回路の容量を所定の電流で所定時間充電し、前記別の固定容量を前記電流で同じ時間充電し、両者の容量の端子電圧の電圧差を検出して出力する差動増幅回路と、
    を備えた、ことを特徴とする請求項1記載の周波数シンセサイザ。
  4. 前記温度補償ブロックにおいて、
    前記重み付け回路が、
    前記制御ビット信号でオン・オフされるスイッチと、前記スイッチに直列に接続される抵抗と、の組を複数並列接続した並列抵抗アレイを備え、
    前記合成回路が、
    前記第2の補正電位発生回路の出力で抵抗が可変される可変抵抗を備え、
    前記並列抵抗アレイに、前記可変抵抗が並列に接続され、前記可変容量素子に接続される、ことを特徴とする請求項1記載の周波数シンセサイザ。
  5. 前記温度補償ブロックにおいて、
    前記重み付け回路が、
    抵抗と、前記抵抗に、並列接続され前記制御ビット信号でオン・オフされ、オン時抵抗を短絡させるスイッチと、の組を複数直列接続した抵抗アレイと、
    を備え、
    前記合成回路が、
    前記第2の補正電位発生回路の出力で抵抗が可変される可変抵抗を備え、
    前記抵抗アレイに、前記可変抵抗が直列に接続され、前記可変容量素子に接続される、ことを特徴とする請求項1記載の周波数シンセサイザ。
  6. 前記温度補償ブロックにおいて、
    前記重み付け回路が、前記第1の補正電位発生回路の出力電圧を基準電圧として受け、前記制御ビット信号に応じた電圧を出力するデジタルアナログ変換回路を備えている、ことを特徴とする請求項1記載の周波数シンセサイザ。
  7. 前記電圧制御発振回路が、
    前記第2の補正電位発生回路の出力電圧を受ける可変容量素子と、
    前記重み付け回路の出力電圧を受ける別の可変容量素子と、
    を備えた、ことを特徴とする請求項1記載の周波数シンセサイザ。
  8. 前記温度補償ブロックにおける前記重み付け回路の出力電圧と、前記第2の補正電位発生回路の出力電圧と、前記ループフィルタの出力とを合成する回路を備え、前記合成した電圧が、前記電圧制御発振回路の前記可変容量素子に印加される、ことを特徴とする請求項1記載の周波数シンセサイザ。
  9. 前記第1の補正電位発生回路として、その出力電圧の温度依存性がある所望の値になるように設計された電圧源を備えた、ことを特徴とする請求項1記載の周波数シンセサイザ。
  10. 前記電圧制御発振回路の発振周波数の変化の符号と、前記第1、第2の補正電位発生回路による前記電圧制御発振回路の発振周波数の変化の符号とが互いに逆である、ことを特徴とする、請求項1記載の周波数シンセサイザ。
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