JP6848966B2 - 発振回路、発振方法、およびｐｌｌ回路 - Google Patents

発振回路、発振方法、およびｐｌｌ回路 Download PDF

Info

Publication number
JP6848966B2
JP6848966B2 JP2018516938A JP2018516938A JP6848966B2 JP 6848966 B2 JP6848966 B2 JP 6848966B2 JP 2018516938 A JP2018516938 A JP 2018516938A JP 2018516938 A JP2018516938 A JP 2018516938A JP 6848966 B2 JP6848966 B2 JP 6848966B2
Authority
JP
Japan
Prior art keywords
current
circuit
bias
control
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018516938A
Other languages
English (en)
Other versions
JPWO2017195614A1 (ja
Inventor
徹哉 藤原
徹哉 藤原
藤田　浩章
浩章 藤田
雄介 四戸
雄介 四戸
法男 小路
法男 小路
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of JPWO2017195614A1 publication Critical patent/JPWO2017195614A1/ja
Application granted granted Critical
Publication of JP6848966B2 publication Critical patent/JP6848966B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

本開示は、発振回路、発振方法、およびPLL(Phase Locked Loop)回路に関し、特に、低消費電力化を実現した発振回路、発振方法、およびPLL回路に関する。
従来、PLL回路は、無線または有線の送受信器、デジタルシステムクロック生成等の様々な分野で不可欠な電子回路の一つとなっている。また近年、携帯電話機、スマートフォン、ウェアラブル端末の普及により、PLL回路などのＩＣに対しては、低コスト化と低消費電力化が望まれている。現在、PLL回路の低コスト化さらにプロセス進化による低電圧化のために、デジタルPLL回路の開発も盛んに行われている。
ここで、アナログPLL回路とデジタルPLL回路について説明する。
図１はアナログPLL回路の一般的な構成の一例を示している。このアナログPLL回路１０は、位相比較器（以下、PFD(Phase Frequency Detector)と称する）１１、チャージポンプ（以下、ＣＰ(Charge Pump）と称する）１２、アナログループフィルタ（以下、ALF(Analog Loop Filter)と称する）１３、電圧制御発振器（以下、VCO(Voltage Controlled Oscillator）と称する）１４、および分周器（Ｎ）１５から構成される。
アナログPLL回路１０においては、PFD１１がリファレンスクロック（以下、REFと称する）とフィードバッククロック（以下、ＦＢと称する）との位相を比較し、両者の位相が一致するまでUP信号またはDOWN信号をＣＰ１２に出力する。ＣＰ１２は、UP信号またはDOWN信号を電流信号に変換してALF１３に供給する。ALF１３は、ＣＰ１２からの電流信号を電圧信号ＶCTLに変換してVCO１４に出力する。VCO１４は、電圧信号ＶCTLに応じた周波数のクロック信号を発生して後段に出力する。分周器１５は、VCO１４からのクロック信号を分周することによりＦＢを生成してRFD１１に戻す。アナログPLL回路１０では、以上のようにして、REFとFBとの位相が合うようにフィードバック制御が行われる。
図２はデジタルPLL回路の一般的な構成の一例を示している。このデジタルPLL回路２０は、REFをカウントするリファレンス位相積算器(以下、RPA(Reference Phase Accumulator)と称する）２１、デジタルループフィルタ（以下、DLP(Digital Loop Filter)と称する）２２、および、VDCクロックを発生するデジタル制御発振器（以下、DCO(Digital Controlled Oscillator）と称する）２３を有する。さらに、デジタルPLL回路２０は、DCOクロックの整数位相を積算する整数位相積算器（以下、DPA(DCO Phase Accumulator)と称する）２４、DCOクロックの端数（小数部）をカウントする時間-デジタル変換器（以下、TDC(Time to digital converter)と称する）２５：TDC）、および加算器(以下、ADDと称する）２６を有する。
デジタルPLL回路２０においては、RPA２１により設定周波数データ（以下、FCW(Frequency Command Word)と称する）FCWをREFクロックで積算したリファレンス位相デジタル情報と、DPA２４により積算したDCOクロック整数デジタル位相情報と、TDC２５によりREFでカウントした端数デジタル位相情報とをADD２６で加算し、その加算結果をDLF２２に出力する。DLF２２は、ADD２６の演算結果にデジタルローパスフィルタ処理を行い、その処理結果であるデジタル制御コードＤCTLをDCO２３に出力する。DCO２３は、デジタル制御コードＤCTLに対応する周波数信号を発生して後段にする。デジタルPLL回路２０では、以上のようにして、REFとDCO２３の出力との位相が合うようにフィードバック制御が行われる。
なお、アナログPLL回路１０とデジタルPLL回路２０とを比較すると、アナログPLL回路１０のALF１３は大きなチップ面積を占有するパッシブ抵抗と容量で構成されるのに対し、デジタルPLL回路２０のDLF２２はその面積がALF１３に比較して小さいので、PLL回路全体としても面積削減が可能となるため、先に述べたコスト削減が可能となる。
ところで、アナログPLL回路１０とデジタルPLL回路２０に共通する重要な構成要素として発振器（VCO１４とDCO２３）を挙げることができる。
一般的な発振器には、インバータをリング状に接続したリング構成か、または、インダクタＬと容量Ｃを用いたＬＣ構成が採用される。通常、発振する周波数が数ＧＨｚ以下の場合にはリング構成は採用され、発振する周波数が数ＧＨｚよりも大きい場合にはＬＣ構成が採用されることが多い。以下、リング構成を採用した発振器について説明する。
図３は、リング構成を採用したVCOの一般的な構成例を示している。図４は、図３に示されるVCOの制御電圧-周波数変換特性を示している。
このVCO３０は、インバータ等のゲイン素子３２をリング状に接続したものを発振器コア３１として、発振器コア３１に流れる電流を電圧制御端子に接続されたトランジスタ等のトランスコンダクタンス素子３３で変化させることで発振周波数を制御するように構成されている。
リンク構成を採用したVCO３０は、近年におけるプロセス微細化に伴う電源電圧低下で制御電圧レンジを広くとることができないので、制御電圧-周波数変換のゲインＫVCOが大きくなる傾向にある。このゲインＫVCOは一般的にPLL回路の性能指標であるJitter（位相ノイズ）だけでなくシリコン面積に対しても小さいことが望まれている。
PLL回路のループ安定性指標である帯域ωnは、次式（１）のとおりに示すことができる。
Figure 0006848966
また、PLL回路のループ安定性指標であるダンピングファクタζは、次式（２）のとおりに示すことができる。
Figure 0006848966
ここで、ＫCPはＣＰ電流値である。ＣALFおよびＲALFはそれぞれアナログループフィルタの容量と抵抗である。Ｎは分周器の分周比である。
上述したようにゲインＫVCOは大きくなる傾向にあるが、ループ安定性指標である帯域のωnおよびζを一定に保つためにはＣＰ電流値ＫCPを小さくするか、または、容量ＣALFを大きくする必要がある。
ＣＰ電流値ＫCPを小さくする場合、製造ばらつきによる電流値ばらつきを抑えるため面積を大きくする必要がある。また、容量ＣALFを大きくする場合にも面積増大につながり、両者ともチップコスト増につながってしまう。よって、ゲインＫVCOを低減することが望ましい。
また、図４に示すように、リング構成を採用したVCOの制御電圧-周波数変換特性は非線形であるので、低周波から高周波まで広いレンジで使用する場合にはゲインＫVCOが大きく変化する。よってループ安定性指標である帯域ωnとダンピングファクタζ等も大きく変化し、マージン設計による面積増大、または帯域ωnとダンピングファクタζを一定に保つための余計な制御等が必要となる。したがって、ゲインＫVCOの特性は線形であることが望ましい。
なお、ゲインＫVCOの低減化と、その特性の線形化を実現する手法は既に提案されている（例えば、特許文献１参照）。
ゲインＫVCOの低減化は、制御電圧からトランスコンダクタンスまたは電圧-電流（V/I）変換回路から生成した制御電流と、それ以外で生成したオフセットバイアス電流を足し合わせて電流制御発振器（ICO/CCO）に流すことで実現される。
ゲインＫVCOの特性の線形化は、電圧-電流（V/I）変換回路内で抵抗を用いて変換を行うことで実現される。
図５は、ゲインＫVCOの低減化とその特性の線形化を実現するVCOの概念構成を示している。
図５に示された構成の特徴は、バイアス回路（Bias Circuit）４１で生成された電流ＩBIASと、電圧-電流変換回路（V/I converter）４２で生成された電流ＩCTLが合成され、合成されたＩMがカレントミラーで折り返された後の電流ＩCCOが電流制御発振器（CCO)４３に供給される点にある。これはバイアス回路４１および電圧-電流変換回路４２のノイズを、カレントミラー比を小さく（N/M＜１）することで実現するためである。
ここで、カレントミラーを採用した場合と採用しない場合の位相ノイズの違いについて説明する。
図６は電流制御発振器に入力する電流にカレントミラーを採用していない場合の構成を示している。図７は電流制御発振器に入力する電流にカレントミラーを採用した場合の構成を示している。
リング構造のVCOのバイアス電流による位相ノイズは、次式（３）により近似的に求めることができる。
Figure 0006848966
ここで、ＩＮCCOはCCOに流入するバイアス電流ノイズである。ＫCCOは電流-周波数変換ゲインである。Δｆはオフセット周波数である。
図６に示されたカレントミラーを採用していない場合の構成は、最小限の構成要素で最も低ノイズであり、そのバイアス電流ノイズＩＮCCO_Gは次式（４）に示すとおりに求められる。このとき、電圧ＶBはノイズレスとする。
Figure 0006848966
ここで、ｋはボルツマン定数である。Ｔは絶対温度である。γはMOSトランジスタノイズ係数である。ｇｍ_MSはトランジスタＭSのトランスコンダクタンスである。
例えば、図６のリング発振器コアCCOが１ＧＨｚで発振するために必要な電流Ｉccoを１ｍＡとし、トランジスタＭSが飽和領域動作していると仮定した場合、そのトランスコンダクタンスｇｍ_MSは次式（５）のとおりに概算できる。
Figure 0006848966
 ここで、Ｖovはオーバードライブ電圧である。オーバードライブ電圧Ｖovを０．２Ｖとして式（５）を用いると、トランスコンダクタンスｇｍ_MSは１０ｍＳとなり、この値を式（４）に代入すると、バイアス電流ノイズＩNCCO_Gは10.5ｐＡ/√Ｈｚとなる。この値を式（３）に代入し、電流-周波数変換ゲインＫCCOを１ＴＨｚ/Ａ、オフセット周波数Δfを100ｋＨｚとして位相ノイズを計算すると-85.6ｄＢｃ/Ｈｚとなる。
一方、図７に示されたカレントミラーを採用した場合では、構成を絞り、カレントミラーを成す２つのトランジスタは図６と同一のサイズ、ＩREF＝ＩCCOであり、ノイズレスとする。この構成におけるバイアス電流ノイズＩNCCO_Cは次式（６）に示すとおりに求められる。
Figure 0006848966
式（６）に対して、カレントミラーを採用していない場合と同じ条件を適用すると、位相ノイズは-82.6ｄＢｃ／Ｈｚと算出され、カレントミラーを採用していない場合の位相ノイズ（-85.6ｄＢｃ/Ｈｚ)に比較して３ｄＢの劣化が生じることが分かる。
つまり、図７の構成は、図６に構成に比較して２倍の電流を必要とするにも拘わらず、位相ノイズが劣化することが分かる。
なお、図５に示された構成でカレントミラーを成す２つのトランジスタＭとトランジスタＮは、PLL回路としてのループ経路であるため高速応答が要求される。つまり、両者の間にはノイズフィルタ等の挿入が不可能である。よって低ノイズ化のためには、上述したように、図５に示された構成におけるカレントミラー比Ｎ/ＭがＮ/Ｍ≪１を満たす必要があり、消費電流が非常に大きくなってしまい、低消費電力化を実現できなくなってしまうことになる。
一方、リング構成を採用したDCOに対しては、容量をデジタル的に制御することで周波数を線形に変化させることができる構成が提案されている（例えば、特許文献２参照）。
また、発振器コアに対してマトリクス状に形成されている抵抗を介して電流を供給する構成とし、マトリクス状の抵抗の抵抗値を調整することにより発振器コアに供給する電流を調整できるようにして、ゲインＫDCOの低減と低消費電力化を実現する方法も提案されている（例えば、特許文献２参照）。
一般的に、リング構成を採用したDCOは、発振端子の容量値（寄生等を含む）とそれを駆動するトランジスタのトランスコンダクタンスで発振周波数が決定される。したがって、特許文献２に記載の方法のように、容量を制御する場合には、発振端子容量が増え、トランスコンダクタンスを大きくしなければならず消費電流が増加する。また、トランスコンダクタンスはプロセス、電圧、温度（PVT）ばらつきが大きいので、それを補償するための容量を付加することでさらに電流が必要となる。
さらに、DCOとして重要な指標である周波数分解能を高くすることが困難であり、換言すれば、制御コード‐周波数変換ゲインＫDCOを低く制御することが難しく、Jitter（位相ノイズ）劣化につながってしまう。仮にゲインＫDCOを低く制御しようとすると制御容量に対して十分大きな容量を付加する必要があるので消費電力が増加することになる。
特許文献３に記載の方法の場合、電源電圧とマトリクス状の抵抗の抵抗値のみで発振器コアに供給する電流を決定しているため、電源電圧変動（ノイズ）で発振回路コアに流れ込む電流が変化する、すなわち、周波数が変動してJitter（位相ノイズ）劣化してしまうことになる。
特開２００５−２０７０４号公報 特開２０１１−２４０３９号公報 特表２０１２−５１４３７０号公報
上述したように、従来の発振器（VCO、DCO）では、所望の性能を得ようとした場合、消費電力の低減とJitter（位相ノイズ）劣化の抑止を両立することができなかった。
本開示はこのような状況に鑑みてなされたものであり、消費電力の低減とJitter（位相ノイズ）劣化の抑止を両立できるようにするものである。
本開示の第１の側面である発振回路は、合成電流に基づいて発振周波数を制御する電流制御発振器と、バイアスに対応して生じたバイアス電流と制御電流に基づいて前記合成電流を生成し、生成した前記合成電流を前記電流制御発振器に対して供給する合成回路と、前記合成回路に対して前記バイアスを与えるバイアス回路と、前記合成回路に対して前記制御電流を供給する変換回路とを備え、前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給する。
本開示の第１の側面においては、合成電流に基づいて発振周波数を制御する電流制御発振器と、バイアスに対応して生じたバイアス電流と制御電流に基づいて前記合成電流を生成し、生成した前記合成電流を前記電流制御発振器に対して供給する合成回路と、前記合成回路に対して前記バイアスを与えるバイアス回路と、前記合成回路に対して前記制御電流を供給する変換回路とが備えられる。また、前記合成回路が、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、前記合成回路により、前記電流生成素子に生じる前記バイアス電流と前記制御電流とが前記MOSトランジスタのソース端子で合成され、前記MOSトランジスタのドレイン端子電流が前記合成電流として前記電流制御発振器に対して直接供給される。
本開示の第２の側面であるPLL回路は、発振回路を搭載したPLL回路において、前記発振回路は、合成電流に基づいて発振周波数を制御する電流制御発振器と、バイアスに対応して生じたバイアス電流と制御電流に基づいて前記合成電流を生成し、生成した前記合成電流を前記電流制御発振器に対して供給する合成回路と、前記合成回路に対して前記バイアスを与えるバイアス回路と、前記合成回路に対して前記制御電流を供給する変換回路とを備え、前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給する。
本開示の第２の側面においては、搭載した発振回路に、合成電流に基づいて発振周波数を制御する電流制御発振器と、バイアスに対応して生じたバイアス電流と制御電流に基づいて前記合成電流を生成し、生成した前記合成電流を前記電流制御発振器に対して供給する合成回路と、前記合成回路に対して前記バイアスを与えるバイアス回路と、前記合成回路に対して前記制御電流を供給する変換回路とが備えられる。また、前記合成回路が、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、前記合成回路により、前記電流生成素子に生じる前記バイアス電流と前記制御電流とが前記MOSトランジスタのソース端子で合成され、前記MOSトランジスタのドレイン端子電流が前記合成電流として前記電流制御発振器に対して直接供給される。
本開示の第１および第２の側面によれば、消費電力の低減とJitter（位相ノイズ）劣化の抑止を両立することができる。
アナログPLL回路の一般的な構成の一例を示すブロック図である。 デジタルPLL回路の一般的な構成の一例を示すブロック図である。 リング構成を採用したVC0の構成の一例を示すブロック図である。 リング構成を採用したVC0の制御電圧-周波数変換特性を示す図である。 ゲインＫVCOの低減化と線形化を実現するVCOの概念構成を示す図である。 電流制御発振器に入力する電流にカレントミラーを採用していない場合の構成を示す図である。 電流制御発振器に入力する電流にカレントミラーを採用した場合の構成を示す図である。 第１の実施の形態である発振器の構成例を示すブロック図である。 図８の発振器の変形例の構成例を示すブロック図である。 第２の実施の形態であるVCOの構成例を示すブロック図である。 図１０に示されたVCOの制御電圧-発振周波数特性を示す図である。 第３の実施の形態であるVCOの構成例を示すブロック図である。 第４の実施の形態であるVCOの構成例を示すブロック図である。 第５の実施の形態であるVCOの構成例を示すブロック図である。 発振周波数ＦVCOのJitter（位相ノイズ）を説明するための図である。 図１５の小信号等価回路である。 ノイズフィルタとしてのＲＣフィルタの構成例を示す回路図である。 ＲＣフィルタのノイズ周波数特性を示す図である。 ＲＣフィルタのVCO位相ノイズへの影響を示す図である。 アナログPLL回路の構成例を示すブロック図である。 アナログPLL回路の出力位相ノイズを示す図である。 第６の実施の形態であるVCOの構成例を示すブロック図である。 第７の実施の形態であるVCOの構成例を示すブロック図である。 第４および第５の実施の形態であるVCOに対応する制御電圧-発振周波数特性を示す図である。 第６および第７の実施の形態であるVCOに対応する制御電圧-発振周波数特性を示す図である。 第７の実施の形態であるVCOを搭載し、周波数キャリブレーション機構を実装したアナログPLL回路の構成例を示すブロック図である。 第８の実施の形態であるDCOの構成例を示すブロック図である。 第９の実施の形態であるDCOの構成例を示すブロック図である。 デジタル制御コードの真理値の一例を示す図である。 デジタル制御コードに対応した変換回路の状態の一例を示す図である。 デジタル制御コードに対応した変換回路の状態の一例を示す図である。 第８および第９の実施の形態であるDCOに対応するデジタル制御コード-発振周波数特性を示す図である。
以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
＜第１の実施の形態＞
図８は、本開示の第１の実施の形態である発振器の構成例を示している。
この発振器５０は、電流制御発振器（以下、CCOと称する）５１、バイアス回路５２、変換回路５３、および合成回路５４からから構成される。
バイアス回路５２は、合成回路５４にバイアスを与えることにより、ＩＧ５６に流れるバイアス電流ＩBIASとＮ型のMOSトランジスタ５５のソース端子電圧ＶBを決定する。
変換回路５３は、制御端子から入力される制御信号に応じ、内蔵する抵抗の抵抗値により決定される制御電流ＩCTLを生成し、生成した制御電流ＩCTLを合成回路５４内のMOSトランジスタ５５のソース端子に供給することにより、CCO５１の周波数を制御する。
合成回路５４は、MOSトランジスタ５５と、そのソース端子とGND端子間に接続されている電流生成素子（以下、ＩＧと称する）５６から成る。合成回路５４は、バイアス回路５２で決定されるバイアス電流ＩBIASと変換回路５３で生成される制御電流ＩCTLとをMOSトランジスタ５５のソース端子で合成し、MOSトランジスタ５５のドレイン端子電流ＩccoをCCO５１に対して直接供給する。以下、ドレイン端子電流Ｉccoを合成電流Ｉccoとも称する。
図９は、図８に示された発振器５０の変形例を示している。この変形例である発振器５０’は、合成回路５４におけるＮ型のMOSトランジスタ５５を、Ｐ型のMOSトランジスタ５５’に置換したものであり、その他の構成は共通である。ただし、この場合、ＩＧ５６は、Ｐ型のMOSトランジスタ５５’と、そのソース端子と電源端子間に接続される。以下、Ｎ型のMOSトランジスタを採用した図８の構成例に基づいて説明する。
＜第２の実施の形態＞
次に、図１０は、図８に示された発振器５０をアナログPLL回路のVCOとする場合の構成例（以下、第２の実施の形態とする）を示している。第２の実施の形態であるVCO（発振器）６０では、合成回路５４のＩＧ５６として抵抗ＲTが採用されている。
このVCO（発振器）６０のバイアス回路５２は、参照電流ＩREFを出力する参照電流源５９とダイオード接続されたMOSトランジスタ（Ｍ）６１と、抵抗ＲB６２で構成している。また、変換回路５３は、AMP５７と、AMP５７の電圧フォロア接続した出力に接続した抵抗ＲCTL５８とで構成している。
バイアス回路６２内のMOSトランジスタ６１と合成回路５４内のMOSトランジスタ５５のサイズ比をＭ：Ｎとし、抵抗ＲB６２と抵抗ＲRT５６の抵抗比をMOSトランジスタのサイズ比とは逆のＮ：Ｍとすることでカレントミラーを形成する。この時、抵抗ＲRT５６で生成されるバイアス電流ＩBIASは次式（７）に示されるように決定される。
Figure 0006848966
また、バイアス回路５２内の電圧ＶBは次式（８）に示されるように決定される。
Figure 0006848966
さらに、上述したようにカレントミラーが形成されているので、合成回路５４内の電圧もバイアス回路５２内の電圧ＶBと等しくなる。
変換回路５３においては、制御端子から入力される制御信号の電圧ＶCTLを電圧フォロア接続したAMP５７でコピーして電圧ＶCTL'として抵抗ＲCTL５８に出力し、抵抗ＲCTL５８で電圧ＶCTL'を制御電流ＩCTLに変換する。この制御電流ＩCTLは、合成回路５４の接続端子電圧との関係で、次式（９）に示されるように決定される。
Figure 0006848966
また、CCO５１に流れる電流ＩCCOは上述したように決定されるので、制御端子から見た場合、その後段はVCO（電圧制御発振器）として振る舞うことになる。よって、このVCO６０の発振周波数ＦVCOは次式（１０）のように示すことができる。
Figure 0006848966
ここでＫCCOはCCO５１の電流-周波数変換ゲインである。また、VCO６０としての制御電流-周波数変換ゲインＫVCOは次式（１１）に示されるとおりとなる。
Figure 0006848966
図１１は、VCO６０の制御電圧-周波数特性を示している。
なお、ゲインＫCCOはCCO５１のトポロジとプロセスで決まるものであるのに対して、ゲイン。一方、抵抗ＲCTL５８に設計自由度があることにより、ゲインＫVCOは十分に小さくでき、かつ抵抗で制御することが可能である。よって、ALF（アナログループフィルタ）の面積を大きくすることなく、アナログPLL回路における安定性指標である帯域ωnおよびダンピングファクタζも所望の値を実現することができる。
さらに、式（１１）はゲインＫVCOが線形であることも示しており、周波数を変化させた時の帯域ωnおよびダンピングファクタζも変化なく、安定性に優れることを示している。
＜第３の実施の形態＞
次に、図１２は、図８に示された発振器５０をアナログPLL回路に用いるVCOとする場合の他の構成例（以下、第３の実施の形態とする）を示している。第３の実施の形態であるVCO（発振器）７０では、合成回路５４のＩＧ５６としてMOSトランジスタＮTが採用されている。
このVCO（発振器）７０においては、合成回路５４内のMOSトランジスタＮT５６にバイアス電圧を与えるため、VCO６０のバイアス回路５２に対して、参照電流源７１、並びにMOSトランジスタＭ７２およびＭB７３が追加されている。ここで、MOSトランジスタＭ７２は、MOSトランジスタＭ６１と同じサイズとし、バイアス回路５２内のMOSトランジスタＭB７３と合成回路５４内のMOSトランジスタＮT５６のサイズ比をＭ：Ｎとしたカレントミラーを構成する。これにより、第２の構成例であるVCO６０と同様に、制御電流ＩCTL、電圧ＶB、発振周波数ＦVCO、およびゲインＫVCOが決定される。
したがって、第３の構成例であるVCO７０は、第２の構成例であるVCO６０と同様の動作を実現でき、同様の効果を得ることができる。
ところで、上述した第１乃至第３の実施の形態では、バイアス回路５２で決定されるバイアス電流ＩBIASと変換回路５３で決定される制御電流ＩCTLを合成回路５４で合成し、CCO５１に発生させる周波数を決定している。PLL回路の制御端子から制御信号を受け取る変換回路５３は、それ自身の動作と応答速度がPLL回路としての動作速度と安定性に影響を与えるので、その影響が生じないように動作を高速化する必要がある。一方、バイアス回路５２は、PLL回路の制御ループとは独立して構成されるので、それ自身の動作と応答速度がPLL回路としての動作速度と安定性に影響を与えない。このことから、バイアス回路５２と合成回路５４の間にノイズフィルタを挿入してもPLL回路としての動作速度と安定性に影響を与えないことが分かる。
＜第４および第５の実施の形態＞
次に、図１３は、図１０に示されたVCO６０のバイアス回路５２と合成回路５４の間に、ノイズフィルタ８１を追加したVCO８０の構成例（第４の実施の形態）を示している。同様に、図１４は、図１２に示されたVCO７０のバイアス回路５２と合成回路５４の間に、ノイズフィルタ９１および９２を追加したVCO９０の構成例（第５の実施の形態）を示している。
VCO８０では、ノイズフィルタ８１によって参照電流ＩREFとバイアス回路５２に起因して発生するノイズを低減することにより、発振周波数ＦVCOのJitter（位相ノイズ）劣化を抑止することができる。また、これにより、バイアス回路５２と合成回路５４で構成されるカレントミラーの比（Ｎ／Ｍ）を大きく設定することができるので、バイアス電流の増大を抑えることができ、低消費電力化が可能となる。
同様に、VCO９０でも、ノイズフィルタ９１および９２によって参照電流ＩREFとバイアス回路５２に起因して発生するノイズを低減することにより、発振周波数ＦVCOのJitter（位相ノイズ）劣化を抑止することができる。また、これにより、バイアス回路５２と合成回路５４で構成されるカレントミラーの比（Ｎ／Ｍ）を大きく設定することができるので、バイアス電流の増大を抑えることができ、低消費電力化が可能となる。
ここで、VCO９０を例として、発振周波数ＦVCOのJitter（位相ノイズ）について説明する。
図１５は、図１４に示されたVCO９０を簡略化して示している。すなわち、バイアス回路ノイズをＶＮBCおよびＶＮBSとし、変換回路ノイズをＶＮCとまとめている。また、ＩＮMCはMOSトランジスタ５５が発生する電流ノイズであり、ＩＮMSはMOSトランジスタ５６が発生する電流ノイズであり、ＩＮRCTLは抵抗ＲCTL５８が発生する電流ノイズである。なお、MOSトランジスタ５５とMOSトランジスタ５６は、同一性能（同じｇｍ値）であるものとする。なお、電流ノイズＩＮMSは、図６に示されたカレントミラーを採用していないにおけるバイアス電流ノイズＩNCCO_Gと同等であり、式（４）で表される。
上述したように、バイアス回路ノイズに起因して発生する電流ノイズについては、ノイズフィルタ９１，９２が挿入可能であるため電流ノイズＩＮMSに対して十分に小さくすることが可能であり無視することができる。また、電流生成素子であるMOSトランジスタ５６の生成電流に対して変換回路５３で生成される電流が小さければ、言い換えるとMOSトランジスタ５６のトランスコンダクタンスＧＭ_MSの逆数に対して抵抗ＲCTL５８が十分大きければ、変換回路ノイズＶＮCと電流ノイズＩＮRCTLに関しても、MOSトランジスタ５６のノイズ電流ＩＮMSに対して十分小さいので無視することができる。
次に、図１６は、図１０における電流ノイズＩＮMCを考慮した場合の小信号等価回路を示している。
この等価回路におけるＩNをCCO５１に流入される電流ノイズとして、電流ノイズＩNに対する電流ノイズＩＮMCの影響を計算する。なお、等価回路におけるｒｏ_MCは、MOSトランジスタ５５の出力抵抗値、ｒｏ_MはMOSトランジスタ５６の出力抵抗値、ＲCCOはCCOコアの等価抵抗値を示している。
一般的に、ＲCCOは十分小さく、全てのトランジスタが飽和領域動作している状態においては、入力ＩＮは次式（１２）に示されるとおりになる。
Figure 0006848966
式（１２）におけるＩＮMC＝ＩＮMS、１／ｇｍ_MC<<ＲCTLとすれば、電流ノイズＩNは電流ノイズＩＮMSより十分小さいので、この電流ノイズＩNも無視できることになる。
すなわち、上述した各実施の形態におけるバイアス起因の電流ノイズはほぼ電流ノイズＩＮMSで決まることになる。つまり、上述した各実施の形態では、消費電流を増大させることなく、最も低ノイズである図６の構成と同等の位相ノイズ性能を実現可能であるといえる。
次に、ノイズフィルタ８１，９１，９２の具体例について説明する。
図１７は、ノイズフィルタ８１等を抵抗と容量から成るＲＣフィルタで構成した場合の例を示している。
ところで、ノイズフィルタ８１等をＲＣフィルタとして構成する場合、ノイズレスで作ることは不可能であってフィルタ抵抗ノイズを発生してしまう。したがって、ノイズフィルタ８１等によりバイアスノイズを抑制すると、このフィルタ抵抗ノイズが顕在化することになる。
例えば、図１７のＲＣフィルタの場合、フィルタ抵抗ノイズ（出力電圧ノイズ）Ｖnは次式に示すとおりとなる。
Figure 0006848966
図１８は、図１７に示されたＲＣフィルタの出力電圧ノイズＶnの周波数特性を示している。なお、同図は、抵抗値Ｒが大きい場合と小さい場合の２種類の抵抗値に対する出力電圧ノイズＶnの周波数特性を示している。式（１３）に示されるように、出力電圧ノイズＶnは抵抗値Ｒの変化に対して１乗で変化するのに対し、フィルタ特性は抵抗値Ｒの変化に対して２乗で変化する。このため、容量値Ｃを一定とした場合には抵抗値Ｒを大きくした方が高周波領域でのノイズ密度を減少させることができる。
図１９は、図１８に示された周波数特性で変化する出力電圧ノイズＶnによるVCOの位相ノイズへの影響を示している。
同図に示されるように、VCOの位相ノイズは低周波領域では出力電圧ノイズＶnに支配されるが、高周波領域では出力電圧ノイズＶnの影響が弱まって電流ノイズＩＮMSにより支配される（決定される）。
ここで、図１９に示された特性を有するVCOを、図２０に示すアナログPLL回路のVCO１４に位置に組み込んだ場合のアナログPLL回路としての位相ノイズについて考察する。
図１９のアナログPLL回路におけるVCO出力から見たPLL出力までのノイズ伝達関数ＨVCOは次式（１４）に示されるとおりとなる。
Figure 0006848966
式（１４）からわかるように、ノイズ伝達関数ＨVCOは２次ハイパスフィルタ特性を有する。この特性をVCOの位相ノイズに掛け合わせることでPLLの出力位相ノイズとなる。
図２１は、ノイズ伝達関数ＨVCOの２次ハイパスフィルタ特性をVCOの位相ノイズに掛け合わせることにより得られるアナログPLL回路の出力位相ノイズの結果を示している。
同図における太線がアナログPLL回路の出力位相ノイズであり、アナログPLL回路の帯域を電流ノイズＩＮMSで決まる領域まで高めることで低周波領域が抑制される。この位相ノイズを全積分して時間表現したものがJitter（位相ノイズ）であり、横軸はLOG表示であるため低周波領域の寄与は少ない。つまり、アナログPLL回路の位相ノイズとして見た場合、最も低ノイズである図６の構成と同等の位相ノイズ性能が実現できていることが分かる。さらに、上述した実施の形態は、図６の構成に比較してゲインＫVCOを小さく、且つ、線形であるために、大面積を占有するALFの容量を削減でき、動作の安定性を増すことができる。
＜第６および第７の実施の形態＞
次に、図２２および図２３は、さらにゲインＫVCOの低減と使用周波数レンジの拡大を実現したVCOの構成例（第６および第７の実施の形態）を示している。
図２２に示す第６の実施の形態であるVCO１００は、図１３に示された第４の実施の形態であるVCO８０における合成回路５４を、所望する周波数分解能に合わせて分割、ユニット化し、並列接続したものである。VCO１００は、合成回路５４内にスイッチを付加し、調整コードFCAL[X:0]に応じて、合成回路５４内のユニットを切替えることができるように構成されている。ここで、調整コードFCAL[X:0]におけるＸは調整コードのビット数を示すものとする。
同様に、図２３に示す第７の実施の形態であるVCO１１０は、図１４に示された第５の実施の形態であるVCO９０における合成回路５４を、所望する周波数分解能に合わせて分割、ユニット化し、並列接続したものである。さらに合成回路５４内にスイッチを付加し、調整コードFCAL[X:0]に応じて、合成回路５４内のユニットを切替えることができるように構成されている。ここで、調整コードFCAL[X:0]におけるＸは調整コードのビット数を示すものとする。
ここで、第４の実施の形態であるVCO８０と第５の実施の形態であるVCO９０の制御電圧-発振周波数特性と、第６の実施の形態であるVCO１００と第７の実施の形態であるVCO１１０の制御電圧-発振周波数特性とを比較する。
図２４に、第４の実施の形態であるVCO８０と第５の実施の形態であるVCO９０の制御電圧-発振周波数特性を示す。図２５に、第６の実施の形態であるVCO１００と第７の実施の形態であるVCO１１０の制御電圧-発振周波数特性を示す。
VCO８０やVCO９０では、図２４から明らかなように、使用周波数レンジを拡大するためのゲインＫVCOを十分大きくする必要がある。これに対して、VCO１００やVCO１１０では、図２５から明らかなように、合成回路５４を構成する複数のユニットを調整コードFCAL[X:0]を用いて切り替えることで使用周波数レンジを拡大できる。また、合成回路５４を複数のユニットで構成することにより、ゲインＫVCOをCCO５１や各種バイアスの電源電圧や温度変動による周波数変化を補償できる最低限の値とすることができる。したがって、第６および第７の実施の形態では、第１乃至第５の実施の形態に比較して、さらにALFの容量を小さくすることができ、低コスト化が可能となる。
ただし、ゲインＫVCOの低減と使用周波数レンジの拡大を実現したVCO１００やVCO１１０をアナログPLL回路に搭載するに際しては、周波数キャリブレーション機構を実装する必要がある。
図２６は、第７の実施の形態であるVCO１１０を搭載し、周波数キャリブレーション機構を実装したアナログPLL回路の構成例を示している。
このアナログPLL回路１２０は、一般的なアナログPLL回路の構成（ただし、VCO１１０が搭載されている）に対して、周波数キャリブレーションロジック回路（FCAL_LOGIC）１２１とＶCTL生成回路１２２を追加したものである。
アナログPLL回路１２０においては、周波数キャリブレーションロジック回路１２１から出力される制御信号FCAL_CTLによりPFD１１を制御してPLLのループをOpen状態にし、ＶCTL生成回路１２２により制御電圧ＶCTLを固定した状態で周波数キャリブレーションを行う。また、周波数キャリブレーションロジック回路１２１から調整コードFCAL[X:0]をVCO１１０に与え、リファレンスクロックREFを時間窓としてその時の出力クロックOUTの周波数を計測し、ターゲット周波数に最も近くなる調整コードFCAL[X:0]を探索する。探索が終了した後、制御信号FCAL_CTLを用いてPFD１１をイネーブル、ＶCTL生成回路１２２をディセーブル状態にし、PLLのループをClose状態にして通常のPLL引き込み動作を実行させる。
このような動作により、ゲインＫVCOの低減と使用周波数レンジの拡大が実現できる。なお、周波数キャリブレーションロジック回路１２１は、ロジック回路であるため、ALF１３などの大きな面積を占有するパッシブ容量素子に対して十分小さい面積で実装可能である。また、周波数キャリブレーション完了後はその動作を停止することができるので、通常動作時において追加消費電力を発生させることはない。
＜第８および９の実施の形態＞
次に、図２７は、図２２に示されたDCO１００をデジタルPLL回路に用いるDCOに変更した場合の構成例（以下、第８の実施の形態とする）を示している。同様に、図２８は、図２３に示されたDCO１１０をデジタルPLL回路に用いるDCOに変更した場合の構成例（以下、第９の実施の形態とする）を示している。
図２７に示された第８の実施の形態であるVCO１３０は、図２２のDCO１００における変換回路５３を、変換回路１３１に置換したものであり、その他の構成はDCO１００と共通である。変換回路１３１は、複数の抵抗ＲCTLが並列続され、各抵抗とGNDの間にデジタル制御コードＤCTLに応じてサーモメータ制御されるスイッチが設けられた可変抵抗１３２から成る（例えば、図３０の示す構成）を有しており、デジタル制御コードＤCTLに対応する制御電流ＩCTLを出力する。このように、図２２のDCO１００における変換回路５３を、変換回路１３１に置換するだけでVCO１３０を実現できる。
同様に、図２８に示された第９の実施の形態であるVCO１４０は、図２３のDCO１１０における変換回路５３を、変換回路１４１に置換したものであり、その他の構成はDCO１１０と共通である。変換回路１４１は、図２７の変換回路１３１と同様に構成される。このように、図２３のDCO１１０における変換回路５３を、変換回路１４１に置換するだけで、VCO１４０を実現できる。
図２９は、DCO１３０の変換回路１３１に入力されるデジタル制御コードＤCTLの真理値表の一例を示している。
例えば、デジタル制御コードＤCTL＝０では、０番目のスイッチに対応するＤCTL_d[0]だけが１、１番目からＮ番目のスイッチに対応するＤCTL_d[1]からＤCTL_d[N]が０とされている。また例えば、デジタル制御コードＤCTL＝１では、０番目および１番目のスイッチに対応するＤCTL_d[0]とＤCTL_d[1]だけが１、２番目からＮ番目のスイッチに対応するＤCTL_d[2]からＤCTL_d[N]が０とされている。
図３０は、デジタル制御コードＤCTL＝０の場合の変換回路１３１の状態を示す。この場合、０番目のスイッチだけがオンとされ、可変抵抗１３２の抵抗値が最小となる。図３１は、デジタル制御コードＤCTL＝Ｎの場合の変換回路１３１の状態を示す。この場合、全てのスイッチがオンとされ、可変抵抗１３２の抵抗値が最大となる。
変換回路１３１が出力する制御電流ＩCTLは、次式（１５）に示すとおりとなる。
Figure 0006848966
したがって、DCO１３０におけるデジタル制御コード-発振周波数ゲインＫDCOは次式（１６）に示すようになる。
Figure 0006848966
式（１６）と上述した式（１１）を比較して明らかなように、DCO１３０においても、VCO６０等と同様に、変換回路１３１における抵抗値ＲCTLによって、デジタル制御コード-発振周波数ゲインＫDCOを決定できることがわかる。
図３２は、DCO１３０におけるデジタル制御コード-発振周波数特性を示している。同図に示されるように、DCO１３０では、デジタル制御コードを用いて変換回路１３１における抵抗値ＲCTLを切り替えることによって、より細かい周波数性制御が可能となる。
上述したように、DCO１３０では、従来のDCOのように容量で発振周波数を制御せず、かつ、発振端子での容量切り替えを行わないため無駄な寄生素子が発生しない。つまり、素のCCOを発振させるために必要な電流のみで良く、さらに抵抗で周波数分解能を決定できるため、より細かい周波数制御が可能となる。これにより、消費電力増大とJitter（位相ノイズ）劣化を解決することができる。
なお、DCO１３０の電源ノイズ耐性に関しては、合成回路５４がMOSトランジスタ５５と抵抗５６がカスコード接続された構成であるため、単純な抵抗バイアスにより構成している場合に比較して発振回路コアから見たインピーダンスが数倍から１０倍程度高い。つまり、電源電圧変動（ノイズ）耐性が高くJitter（位相ノイズ）劣化が小さいといえる。さらに、DCO１４０では合成回路４に２つのMOSトランジスタ５５，５６が用いられていることから、DCO１３０に比較してさらに電源ノイズ耐性を上げることができる。
＜まとめ＞
以上説明したように、本開示の発振回路をアナログPLL回路のVCOに適応した場合、アナログPLL回路の中で大きな面積を占有するALPの容量を削減することができる。また、合成回路とバイアス回路の間にノイズフィルタが挿入可能であり、不必要なバイアス電流を必要とせず低消費電力化を実現することができる。さらに、ゲインＫVCOついては、変換回路内の抵抗値を変更することで決定でき、線形性に優れるので、アナログPLL回路としてのループ安定を容易に確保することができる。
また、本開示の発振回路をアナログPLL回路のDCOに適応する場合、VCOから変換回路を置換するだけで容易にDCO化することができる。また、該DCOの場合、周波数制御を容量で行わないため低消費電力化が可能となる。また、ゲインＫDCOついては、変換回路内の抵抗値を変更することで決定できるので、周波数分解能を向上させることができ、これによって低Jitter（低位相ノイズ）化が容易となる。さらに、発振コアのバイアス電流をカスコード構成で生成しているために出力インピーダンスが高く、高い電源電圧変動耐性（電源ノイズ耐性）を確保することができる。
なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
本開示は以下のような構成も取ることができる。
（１）
電流制御発振器と、
前記電流制御発振器に対して合成電流を供給する合成回路と、
前記合成回路に対してバイアスを与えるバイアス回路と、
前記合成回路に対して制御電流を供給する変換回路と
を備え、
前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する
発振回路。
（２）
前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、
前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給する
前記（１）に記載の発振回路。
（３）
前記バイアス回路は、前記合成回路に対して前記MOSトランジスタのソース端子電圧および前記電流生成素子の前記バイアス電流を決定する
前記（２）に記載の発振回路。
（４）
前記電流生成素子は、抵抗から成る
前記（２）または（３）に記載の発振回路。
（５）
前記電流生成素子は、MOSトランジスタから成る
前記（２）または（３）に記載の発振回路。
（６）
前記バイアス回路と前記合成回路の間に配置されたノイズフィルタをさらに備える
前記（１）から（５）のいずれかに記載の発振回路。
（７）
前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成される
前記（１）から（６）のいずれかに記載の発振回路。
（８）
前記合成回路は、調整コードに従い、前記複数のユニットのうちのいずれかを有効とする
前記（７）に記載の発振回路。
（９）
前記変換回路は、前段から入力される制御信号に対応した前記制御電流を前記合成回路に供給する
前記（１）から（８）のいずれかに記載の発振回路。
（１０）
前記変換回路は、抵抗から成り、前記制御信号の電圧に対応して前記抵抗が発生した電流を前記制御電流として前記合成回路に供給する
前記（１）から（９）のいずれかに記載の発振回路。
（１１）
前記変換回路は、前記制御信号に対応して変化する可変抵抗から成り、前記抵抗が発生した電流を前記制御電流として前記合成回路に供給する
前記（１）から（９）のいずれかに記載の発振回路。
（１２）
電流制御発振器と、
前記電流制御発振器に対して合成電流を供給する合成回路と、
前記合成回路に対してバイアスを与えるバイアス回路と、
前記合成回路に対して制御電流を供給する変換回路とを備える発振回路の発振方法において、
前記合成回路による、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成するステップを
含む発振方法。
（１３）
発振回路を搭載したPLL回路において、
前記発振回路は、
電流制御発振器と、
前記電流制御発振器に対して合成電流を供給する合成回路と、
前記合成回路に対してバイアスを与えるバイアス回路と、
前記合成回路に対して制御電流を供給する変換回路と
を備え、
前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する
PLL回路。
（１４）
前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成される
前記（１３）に記載のPLL回路。
（１５）
前記合成回路を構成する前記複数のユニットのうち、いずれかを有効とするための調整コードを出力する周波数キャリブレーションロジック回路をさらに備える
前記（１４）に記載のPLL回路。
５０ VCO， ５１ CCO， ５２ バイアス回路， ５３ 変換回路， ５４ 合成回路， ５５ MOSトランジスタ， ５６ 電流生成素子， ５７ AMP， ５８ 抵抗， ５９ 参照電流源， ６０ VCO， ６１ MOSトランジスタ， ６２ 抵抗， ７０ VCO， ７１ 参照電流源， ７２ MOSトランジスタ， ７３ MOSトランジスタ， ８０ VCO， ８１ ノイズフィルタ， ９０ VCO， ９１，９２ ノイズフィルタ， １００，１１０ VCO ，１２０ アナログPLL回路， １２１ 周波数キャリブレーションロジック回路， １２２ ＶCTL生成回路， １３０ DCO， １３１ 変換回路， １３２ 可変抵抗， １４０ DCO， １４１ 変換回路， １４２ 可変抵抗

Claims (14)

  1. 合成電流に基づいて発振周波数を制御する電流制御発振器と、
    バイアスに対応して生じたバイアス電流と制御電流に基づいて前記合成電流を生成し、生成した前記合成電流を前記電流制御発振器に対して供給する合成回路と、
    前記合成回路に対して前記バイアスを与えるバイアス回路と、
    前記合成回路に対して前記制御電流を供給する変換回路と
    を備え、
    前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、
    前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給する
    発振回路。
  2. 前記バイアス回路は、前記合成回路に対して前記MOSトランジスタのソース端子電圧および前記電流生成素子の前記バイアス電流を決定する
    請求項１に記載の発振回路。
  3. 前記電流生成素子は、抵抗から成る
    請求項１に記載の発振回路。
  4. 前記電流生成素子は、前記MOSトランジスタから成る
    請求項１に記載の発振回路。
  5. 前記バイアス回路と前記合成回路の間に配置されたノイズフィルタをさらに備える
    請求項１に記載の発振回路。
  6. 前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成される
    請求項１に記載の発振回路。
  7. 前記合成回路は、調整コードに従い、前記複数のユニットのうちのいずれかを有効とする
    請求項６に記載の発振回路。
  8. 前記変換回路は、前段から入力される制御信号に対応した前記制御電流を前記合成回路に供給する
    請求項１に記載の発振回路。
  9. 前記変換回路は、抵抗から成り、前記制御信号の電圧に対応して前記抵抗が発生した電流を前記制御電流として前記合成回路に供給する
    請求項８に記載の発振回路。
  10. 前記変換回路は、前記制御信号に対応して変化する可変抵抗から成り、前記可変抵抗が発生した電流を前記制御電流として前記合成回路に供給する
    請求項８に記載の発振回路。
  11. 合成電流に基づいて発振周波数を制御する電流制御発振器と、
    バイアスに対応して生じたバイアス電流と制御電流に基づいて前記合成電流を生成し、生成した前記合成電流を前記電流制御発振器に対して供給する合成回路と、
    前記合成回路に対して前記バイアスを与えるバイアス回路と、
    前記合成回路に対して前記制御電流を供給する変換回路とを備える発振回路の発振方法において、
    前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、
    前記合成回路による、前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給するステップを
    含む発振方法。
  12. 発振回路を搭載したPLL回路において、
    前記発振回路は、
    合成電流に基づいて発振周波数を制御する電流制御発振器と、
    バイアスに対応して生じたバイアス電流と制御電流に基づいて前記合成電流を生成し、生成した前記合成電流を前記電流制御発振器に対して供給する合成回路と、
    前記合成回路に対して前記バイアスを与えるバイアス回路と、
    前記合成回路に対して前記制御電流を供給する変換回路と
    を備え、
    前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、
    前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給する
    PLL回路。
  13. 前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成される
    請求項１２に記載のPLL回路。
  14. 前記合成回路を構成する前記複数のユニットのうち、いずれかを有効とするための調整コードを出力する周波数キャリブレーションロジック回路をさらに備える
    請求項１３に記載のPLL回路。
JP2018516938A 2016-05-11 2017-04-27 発振回路、発振方法、およびｐｌｌ回路 Active JP6848966B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016095428 2016-05-11
JP2016095428 2016-05-11
PCT/JP2017/016664 WO2017195614A1 (ja) 2016-05-11 2017-04-27 発振回路、発振方法、およびｐｌｌ回路

Publications (2)

Publication Number Publication Date
JPWO2017195614A1 JPWO2017195614A1 (ja) 2019-03-14
JP6848966B2 true JP6848966B2 (ja) 2021-03-24

Family

ID=60267632

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018516938A Active JP6848966B2 (ja) 2016-05-11 2017-04-27 発振回路、発振方法、およびｐｌｌ回路

Country Status (2)

Country Link
JP (1) JP6848966B2 (ja)
WO (1) WO2017195614A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102527386B1 (ko) * 2018-07-13 2023-04-28 삼성전자주식회사 전류 미러를 포함하는 디지털 제어 오실레이터
WO2023013101A1 (ja) * 2021-08-03 2023-02-09 ソニーセミコンダクタソリューションズ株式会社 発振回路およびｐｌｌ回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1084278A (ja) * 1996-09-10 1998-03-31 Nec Corp Ｐｌｌ回路
JP3656155B2 (ja) * 1999-03-16 2005-06-08 株式会社ルネサステクノロジ 複数の位相同期回路を用いた周波数シンセサイザ
JP4623546B2 (ja) * 2003-05-30 2011-02-02 株式会社リコー 電圧制御発振器、ｐｌｌ回路、パルス変調信号生成回路、半導体レーザ変調装置及び画像形成装置
JP4464294B2 (ja) * 2005-03-02 2010-05-19 Ｏｋｉセミコンダクタ株式会社 電圧制御型発振器
JP2007129501A (ja) * 2005-11-04 2007-05-24 Renesas Technology Corp 半導体装置
JP4991385B2 (ja) * 2007-05-09 2012-08-01 セイコーＮｐｃ株式会社 Ｐｌｌ回路
JP2010016706A (ja) * 2008-07-04 2010-01-21 Panasonic Corp 電圧制御型発振回路及び電圧変換回路

Also Published As

Publication number Publication date
WO2017195614A1 (ja) 2017-11-16
JPWO2017195614A1 (ja) 2019-03-14

Similar Documents

Publication Publication Date Title
JP4991193B2 (ja) 周波数可変発振器
JP5448870B2 (ja) Ｐｌｌ回路
US7884655B2 (en) Control circuitry
US7876163B2 (en) Voltage-controlled oscillator circuit and phase locked loop circuit using the same
US20110254632A1 (en) Pll frequency synthesizer
US8698568B2 (en) Automatic self-calibrated oscillation method and apparatus using the same
JP2009510805A (ja) 帯域幅切替型フィードバックループ内にローパスフィルタを用いた位相ロックループシステム
JP2011078054A (ja) 電流源、電子機器および集積回路
JP6848966B2 (ja) 発振回路、発振方法、およびｐｌｌ回路
CN109586714B (zh) 使用锁相环和锁频环对压控振荡器进行校准以修整其增益
JP2008311862A (ja) 電圧制御発振器及びこれを用いた位相同期回路
JP2019165394A (ja) 電圧制御発振器及び電圧制御発振器を備えた位相同期回路
WO2020199216A1 (zh) 一种振荡器及设备
JP2007060588A (ja) Ｐｌｌ回路
JP2006033197A (ja) Ｐｌｌ回路
JP7534667B2 (ja) 位相同期回路、送受信回路及び半導体集積回路
US7301413B2 (en) Voltage controlled oscillator and PLL circuit
TW202223585A (zh) 片上系統裝置、擴頻時脈生成器及其離散時間迴路濾波方法
JP4510039B2 (ja) 位相同期回路
JP7514162B2 (ja) 間欠動作アンプを用いたｐｌｌ回路
JP2011188323A (ja) Ｐｌｌ回路
Arshak et al. Improved charge pump for reduced clock feed through and charge sharing suppression
JP2009302224A (ja) 半導体集積回路、温度変化検出方法
JP2015015572A (ja) 発振回路、発振装置および発振方法
US20060197609A1 (en) Voltage-controlled oscillator with gain proportional to operating frequency

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201022

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210215

R151 Written notification of patent or utility model registration

Ref document number: 6848966

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151