JP2016144128A - 発振器、電子機器及び移動体 - Google Patents

Abstract

【課題】従来よりもデジタル信号のハイレベル入力の許容範囲が広い発振器を提供すること。
【解決手段】発振器１は、入力端子Ｔ３と、共振器７を共振させて発振信号Ｓｏｕｔを出力する発振回路部４と、入力端子Ｔ３を介して、発振回路部４の発振周波数を制御するためのデジタル信号Ｓｉｎが入力されるデジタル入力部２と、デジタル入力部２に基準電流Ｉｒｅｆ１を供給する定電流源５２を含む第１のバイアス回路部５と、を含む。
【選択図】図２

Description

本発明は、発振器、電子機器及び移動体に関する。

特許文献１には、発振回路と論理回路（デジタル回路）が、それぞれ個々の電圧レギュレーターに接続され、発振回路と論理回路が異なる電源電圧で動作する半導体集積回路（半導体ＩＣ（Integrated Circuit））が記載されている。

特開平８−２７２４６３号公報

特許文献１に記載の半導体集積回路を用いた発振器を実現する場合、論理回路が生成する発振器の出力信号はその振幅レベルが規格で決まっているため（例えば、２．８Ｖ程度の振幅レベル）、レギュレーターに入力される電源電圧として、例えば、３．３Ｖ程度の比較的高い電源電圧が必要とされる場合がある。このような発振器において、発振周波数を制御するためのデジタル信号を外部から入力可能に構成する場合、当該デジタル信号の振幅を３．３Ｖｐｐとし、発振器は、例えば、１．６５Ｖを閾値として、当該デジタル信号が１．６５Ｖよりも高ければハイレベル、１．６５Ｖよりも低ければローレベルと判断する。

一方、昨今のプロセス微細化は著しく、微細プロセスで製造される半導体集積回路ほど、トランジスターの耐圧の制約のために動作電圧が低くなっている。発振器を制御する半導体集積回路（上記デジタル信号を出力する半導体集積回路）は、その回路規模が大きいために高集積化が必要であるために０．９Ｖや１．２Ｖなどの低電圧で動作する場合が多い。そのため、発振器を制御する半導体集積回路は、内部で生成した信号の振幅をレベルシフト回路で３．３Ｖｐｐに変換し、上記デジタル信号を出力する必要が生じる。そうすると、当該半導体集積回路や発振器の消費電力が増加し、また、発振器が受ける雑音が入力されるデジタル信号の振幅の二乗に比例して大きくなるという問題が生じる。これに対して、発振器において、デジタル信号が入力されるデジタル入力部の電源電圧を当該デジタル信号の振幅に合わせた一定の電源電圧で動作するようにし、発振器を制御する半導体集積回路にレベルシフト回路を不要とすることも考えられる。しかしながら、このような発振器は、入力信号のハイ／ロー判定の閾値が固定されており、ハイレベル入力の許容範囲が狭いため、出力信号の振幅が異なる複数種類の半導体集積回路のいずれも接続可能とすることは難しく、汎用性に乏しい。すなわち、汎用性を満たすために、従来よりもデジタル信号のハイレベルの許容範囲が広い発振器が望まれていた。

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、従来よりもデジタル信号のハイレベル入力の許容範囲が広い発振器を提供することができる。また、本発明のいくつかの態様によれば、当該発振器を用いた電子機器及び移動体を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る発振器は、入力端子と、共振器を共振させて発振信号を出力する発振回路部と、前記入力端子を介して、前記発振回路部の発振周波数を制御するためのデジタル信号が入力されるデジタル入力部と、前記デジタル入力部に基準電流を供給する定電流源を含む第１のバイアス回路部と、を含む。

本適用例に係る発振器によれば、第１のバイアス回路部からデジタル入力部に基準電流が供給されるので、デジタル入力部は、当該基準電流に基づいて、入力端子を介してデジタル入力部に入力されるデジタル信号の電圧を従来の発振器よりも低い閾値電圧と比較して、そのハイレベル／ローレベルの判定を行うことが可能となる。これにより、電源電圧と同程度の振幅のデジタル信号も入力可能であり、かつ、従来の発振器で許容される最小振幅よりも小さい振幅のデジタル信号も入力可能である、従来よりもデジタル信号のハイレベル入力の許容範囲が広い発振器を実現することができる。

［適用例２］
上記適用例に係る発振器は、前記発振回路部に電流及び電圧の少なくとも何れかを供給する第２のバイアス回路部を含んでもよい。

本適用例に係る発振器によれば、デジタル入力部に基準電流を供給する第１のバイアス回路部と、発振回路部に電流及び電圧の少なくとも何れかを供給する第２のバイアス回路部とが分離されているので、デジタル入力部で発生する雑音が発振回路部に伝搬し、当該雑音により発振信号が変調されるおそれを低減させることができる。

［適用例３］
上記適用例に係る発振器において、前記デジタル入力部は、ＭＯＳトランジスターを含んでもよい。

［適用例４］
上記適用例に係る発振器において、前記デジタル入力部は、前記デジタル信号の電圧を変換するレベルシフト回路を含んでもよい。

［適用例５］
上記適用例に係る発振器は、前記デジタル入力部からの出力信号に基づいて、前記発振回路部の発振周波数を制御するための信号を生成するデジタル演算部を含んでもよい。

［適用例６］
上記適用例に係る発振器は、前記デジタル演算部に電力を供給するレギュレーターを含んでもよい。

本適用例によれば、デジタル演算部を電源電圧よりも低い電圧で動作させ、消費電力を低減させることができる。

［適用例７］
本適用例に係る電子機器は、上記のいずれかの発振器を備えている。

［適用例８］
本適用例に係る移動体は、上記のいずれかの発振器を備えている。

これらの適用例によれば、従来よりもデジタル信号のハイレベル入力の許容範囲が広い
発振器を用いるので、発振器に振幅の小さいデジタル信号を入力することで雑音の増大を抑制し、信頼性の高い電子機器及び移動体を実現することができる。

本実施形態の発振器の斜視図。 第１実施形態の発振器の構成を示す図。 第１実施形態における第１のバイアス回路部の構成例を示す図。 第１実施形態におけるデジタル入力部の構成例を示す図。 第１実施形態におけるデジタル入力部の他の構成例を示す図。 デジタル入力部の入出力波形の一例を示す図。 デジタル演算部の構成例を示す図。 発振回路部の構成例を示す図。 デジタル信号の入力レベルの仕様の一例の説明図。 第２実施形態の発振器の構成を示す図。 第２実施形態における第１のバイアス回路部及びレギュレーターの構成例を示す図。 第２実施形態におけるデジタル入力部の構成例を示す図。 第２実施形態におけるデジタル入力部の他の構成例を示す図。 デジタル入力部の変形例を示す図。 本実施形態の電子機器の構成の一例を示す機能ブロック図。 本実施形態の移動体の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．発振器
１−１．第１実施形態
図１は、本実施形態の発振器の斜視図である。また、図２は、第１実施形態の発振器の構成を示す図である。第１実施形態の発振器１は、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御発振器であり、図１及び図２に示すように、デジタル入力部２、デジタル演算部３、発振回路部４、第１のバイアス回路部５、第２のバイアス回路部６及び共振器７、並びに、これらの各構成要素が搭載されているパッケージ（容器）１０を含んで構成される。デジタル入力部２、デジタル演算部３、発振回路部４、第１のバイアス回路部５及び第２のバイアス回路部６は、１つの集積回路（ＩＣ：Integrated Circuit）で構成されていてもよいし、複数の集積回路（ＩＣ）に分かれて構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。集積回路（ＩＣ）は、例えば、ＣＭＯＳプロセスやＢｉＣＭＯＳプロセスにより製造される。なお、本実施形態の発振器１は、図２に示す構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

発振器１は、パッケージ１０の外面に設けられた高電源端子Ｔ１及び低電源端子Ｔ２からなる一対の電源端子間の電圧を電源電圧として動作する。高電源端子Ｔ１には電源電位ＶＤＤが供給され、低電源端子Ｔ２には基準電位ＶＳＳが供給される。本実施形態では、低電源端子Ｔ２には基準電位ＶＳＳとしてグランド電位（０Ｖ）が供給され、高電源端子Ｔ１と低電源端子Ｔ２との間の電圧ＶＤＤが電源電圧となる。

第１のバイアス回路部５は、電源電圧ＶＤＤを基に基準電流Ｉｒｅｆ１を生成し、デジタル入力部２に供給する。第１のバイアス回路部５は、例えば、電流レギュレーターであ
る。

デジタル入力部２は、電源電圧ＶＤＤ及び第１のバイアス回路部５からの基準電流Ｉｒｅｆ１が供給され、パッケージ１０の外面に設けられた入力端子Ｔ３を介して、発振器１の外部から発振回路部４の発振周波数を制御するためのデジタル信号Ｓｉｎが入力され、デジタル信号Ｓ１を出力する。デジタル入力部２は、基準電流Ｉｒｅｆ１を基にデジタル信号Ｓｉｎのハイレベル／ローレベルを判定し、ハイレベルの電圧値を電源電圧ＶＤＤにレベルシフトしてデジタル信号Ｓ１を生成する。なお、デジタル信号Ｓｉｎは複数のデジタル信号で構成されていてもよく、この場合、複数のデジタル信号の各々は互いに異なる複数の入力端子から入力される。デジタル信号Ｓｉｎは、例えば、シリアルデータ信号とクロック信号によって構成されていてもよいし、シリアルデータ信号、クロック信号及びチップセレクト信号によって構成されていてもよい。

デジタル演算部３は、電源電圧ＶＤＤが供給され、デジタル入力部２から出力されるデジタル信号Ｓ１に基づいて、発振回路部４の発振周波数を制御するための制御信号Ｓ２を生成し、発振回路部４に出力する。例えば、発振回路部４に複数の可変容量素子と複数のスイッチとを含んで構成される可変容量アレイが設けられており、デジタル演算部３は、デジタル信号Ｓ１に基づいて、当該複数のスイッチのオン／オフを制御するためのデジタル信号である制御信号Ｓ２を出力してもよい。また、例えば、デジタル演算部３は、デジタル信号Ｓ１に基づく信号をアナログ信号に変換するＤ／Ａ変換回路（ＤＡＣ：Digital to Analog Converter）を含み、発振回路部４に設けられている可変容量素子の端子間に、当該アナログ信号に基づく制御信号Ｓ２の電圧が印加されるようにしてもよい。

第２のバイアス回路部６は、第１のバイアス回路部５とは別に設けられており、電源電圧ＶＤＤを基に基準電流Ｉｒｅｆ２を生成し、発振回路部４に供給する。第２のバイアス回路部６は、例えば、電流レギュレーターである。ただし、第２のバイアス回路部６は、電源電圧ＶＤＤを基に基準電圧を生成して発振回路部４に供給する電圧レギュレーターであってもよい。あるいは、第２のバイアス回路部６は、電源電圧ＶＤＤを基に基準電流と基準電圧を生成して発振回路部４に供給してもよい。

発振回路部４は、電源電圧ＶＤＤ及び第２のバイアス回路部６からの基準電流Ｉｒｅｆ２（及び基準電圧の少なくとも何れか）が供給され、デジタル演算部３が出力する制御信号Ｓ２が入力され、共振器７を共振させて制御信号Ｓ２に応じた周波数の発振信号Ｓｏｕｔを生成し、当該発振信号Ｓｏｕｔを、パッケージ１０の外面に設けられた出力端子Ｔ４を介して発振器１の外部に出力する。発振回路部４は、例えば、共振器７から出力される信号を増幅して共振器７に帰還させる増幅回路と、増幅回路が増幅した信号から発振信号Ｓｏｕｔを生成して出力する出力回路とを含んで構成されてもよい。

共振器７は、電気的な共振回路でもよいし、電気機械的な共振子等であってもよい。共振器７は、例えば、振動子であってもよい。振動子は、例えば、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等であってもよい。また、振動子の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、共振器７は、アルカリ金属等を内部に収容したガスセルとアルカリ金属等の原子と相互作用する光を用いた光共振器、マイクロ波領域で共振する空洞型共振器や誘電体共振器、ＬＣ共振器等であってもよい。

発振回路部４と共振器７により、例えば、ピアース発振回路、インバーター型発振回路
、コルピッツ発振回路、ハートレー発振回路などの種々の発振回路が構成されてもよい。

図１では、発振器１の電源端子対（図２では、高電源端子Ｔ１と低電源端子Ｔ２の対）は、１つのみである。これにより、発振器１を小型化することができるとともに、発振器１に１系統の電源電圧のみを供給すれば発振信号Ｓｏｕｔを出力させることができるので、この発振器１をシステムのクロック源として利用することができる。ただし、本実施形態の発振器１は、２つ以上の電源端子対を備えていてもよい。

また、本実施形態の発振器１は、入力端子Ｔ３を介して入力されるデジタル信号Ｓｉｎに応じて、出力端子から出力される発振信号Ｓｏｕｔの周波数（発振周波数）が変化するデジタル制御発振器であり、外部のＩＣから設定値が時々刻々変化するデジタル信号Ｓｉｎが供給されることにより発振周波数が動的に変化するシステムにおいて使用される。

図３は、第１のバイアス回路部５の構成例を示す図である。図３の例では、第１のバイアス回路部５は、バイアス電圧生成回路５１と定電流源５２とを含んで構成されている。バイアス電圧生成回路５１は、電源電圧ＶＤＤを基に一定のバイアス電圧を生成し、定電流源５２は、バイアス電圧生成回路５１が生成するバイアス電圧に応じた基準電流Ｉｒｅｆ１を出力する。なお、第２のバイアス回路部６の構成も図３と同様であってもよい。

図４は、デジタル入力部２の構成例を示す図である。図４の例では、デジタル入力部２は、差動入力回路２１、閾値電圧生成回路２２、レベルシフト回路２３、ＣＭＯＳインバーター回路２４を含んで構成されている。図４に示すように、デジタル入力部２は、ＭＯＳトランジスターを含む。すなわち、差動入力回路２１、閾値電圧生成回路２２、レベルシフト回路２３、ＣＭＯＳインバーター回路２４は、ＭＯＳトランジスターを用いて構成されている。

差動入力回路２１は、基準電流Ｉｒｅｆ１が供給され、差動入力対をなす２つのＰＭＯＳトランジスターのゲート端子にそれぞれ入力されるデジタル信号Ｓｉｎの電圧と閾値電圧Ｖｔｈとを比較し、比較結果を示す差動信号をレベルシフト回路２３に出力する。

閾値電圧生成回路２２は、電流源とＮＭＯＳトランジスターを用いて、電源電圧ＶＤＤを基に一定の閾値電圧Ｖｔｈを生成する回路である。閾値電圧Ｖｔｈは、ＮＭＯＳトランジスターのゲートサイズ（Ｗ／Ｌ）や電流源の電流値に応じた所望の電圧、例えば、ＶＤＤ／２よりも低い電圧に設定される。

レベルシフト回路２３は、差動入力回路２１による比較結果を示す差動信号に基づき、電源電位ＶＤＤをハイレベル、基準電位ＶＳＳ（０Ｖ）をローレベルとする信号を生成する。具体的には、レベルシフト回路２３は、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも高い時はローレベル（基準電位ＶＳＳ（０Ｖ））、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも低い時はハイレベル（電源電位ＶＤＤ）となるデジタル信号を生成し、ＣＭＯＳインバーター回路２４に出力する。

ＣＭＯＳインバーター回路２４は、レベルシフト回路２３の出力信号の極性を反転させて出力する。具体的には、ＣＭＯＳインバーター回路２４は、レベルシフト回路２３の出力信号がハイレベルの時はローレベル（基準電位ＶＳＳ（０Ｖ））、レベルシフト回路２３の出力信号がローレベルの時はハイレベル（電源電位ＶＤＤ）となるデジタル信号Ｓ１を出力する。

このように構成されたデジタル入力部２は、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも高い時はハイレベル（電源電位ＶＤＤ）、デジタル信号Ｓｉｎの電圧が閾値電圧
Ｖｔｈよりも低い時はローレベル（基準電位ＶＳＳ（０Ｖ））となるデジタル信号Ｓ１を出力する。従って、デジタル信号Ｓｉｎの振幅が閾値電圧Ｖｔｈよりも大きく電源電圧ＶＤＤ以下であれば、デジタル信号Ｓｉｎのハイレベル／ローレベル判定を正しく行うことができるので、デジタル信号Ｓｉｎの振幅の制約を小さくすることができる。また、差動入力回路２１に一定の基準電流Ｉｒｅｆ１が常時流れるので、デジタル信号Ｓｉｎの極性が変化する時に電源端子Ｔ１，Ｔ２に流れるピーク電流が小さく、ピーク電流によって発振回路部４に伝搬する雑音による発振信号Ｓｏｕｔの変調のおそれを低減させることができる。

図５は、デジタル入力部２の他の構成例を示す図である。図５の例では、デジタル入力部２は、インバーター回路２５、インバーター回路２６、レベルシフト回路２３、ＣＭＯＳインバーター回路２４を含んで構成されている。図５に示すように、デジタル入力部２は、ＭＯＳトランジスターを含む。すなわち、インバーター回路２５、インバーター回路２６、レベルシフト回路２３、ＣＭＯＳインバーター回路２４は、ＭＯＳトランジスターを用いて構成されている。

インバーター回路２５は、基準電流Ｉｒｅｆ１が供給され、ＮＭＯＳトランジスターのゲート端子に入力されるデジタル信号Ｓｉｎの電圧に応じて電圧（ＮＭＯＳトランジスターのドレイン電圧）が変化する信号を出力する。具体的には、インバーター回路２５は、デジタル信号Ｓｉｎの電圧が高いほど、低い電圧の信号を出力する。

インバーター回路２６は、ＮＭＯＳトランジスターのゲート端子に入力されるインバーター回路２５の出力電圧に応じて電圧（ＮＭＯＳトランジスターのドレイン電圧）が変化する信号を出力する。具体的には、インバーター回路２６は、インバーター回路２５の出力電圧が高いほど、低い電圧の信号を出力する。

そして、デジタル信号Ｓｉｎが閾値電圧Ｖｔｈよりも高い場合は、インバーター回路２５の出力信号の電圧がインバーター回路２６の出力信号の電圧よりも低く、デジタル信号Ｓｉｎが閾値電圧Ｖｔｈよりも低い場合は、インバーター回路２５の出力信号の電圧がインバーター回路２６の出力信号の電圧よりも高くなる。閾値電圧Ｖｔｈは、インバーター回路２５のＮＭＯＳトランジスターのゲートサイズ（Ｗ／Ｌ）、インバーター回路２６のＮＭＯＳトランジスターのゲートサイズ（Ｗ／Ｌ）や電流源の電流値に応じた所望の電圧、例えば、ＶＤＤ／２よりも低い電圧に設定される。

レベルシフト回路２３は、インバーター回路２５の出力信号とインバーター回路２６の出力信号に基づき、電源電位ＶＤＤをハイレベル、基準電位ＶＳＳ（０Ｖ）をローレベルとする信号を生成する。具体的には、レベルシフト回路２３は、インバーター回路２５の出力電圧がインバーター回路２６の出力電圧よりも低い時（デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも高い時）はローレベル（基準電位ＶＳＳ（０Ｖ））、インバーター回路２５の出力電圧がインバーター回路２６の出力電圧よりも高い時（デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも低い時）はハイレベル（電源電位ＶＤＤ）となるデジタル信号を生成し、ＣＭＯＳインバーター回路２４に出力する。

ＣＭＯＳインバーター回路２４は、レベルシフト回路２３の出力信号の極性を反転させて、ハイレベルが電源電位ＶＤＤ、ローレベルが基準電位ＶＳＳ（０Ｖ）のデジタル信号Ｓ１を出力する。

このように構成されたデジタル入力部２は、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも高い時はハイレベル（電源電位ＶＤＤ）、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも低い時はローレベル（基準電位ＶＳＳ（０Ｖ））となるデジタル信号Ｓ１を
出力する。従って、デジタル信号Ｓｉｎの振幅が閾値電圧Ｖｔｈよりも大きく電源電圧ＶＤＤ以下であれば、デジタル信号Ｓｉｎのハイレベル／ローレベル判定を正しく行うことができるので、デジタル信号Ｓｉｎの振幅の制約を小さくすることができる。また、差動入力回路２１に一定の基準電流Ｉｒｅｆ１が常時流れるので、デジタル信号Ｓｉｎの極性が変化する時に電源端子Ｔ１，Ｔ２に流れるピーク電流が小さく、ピーク電流によって発振回路部４に伝搬する雑音による発振信号Ｓｏｕｔの変調のおそれを低減させることができる。さらに、図５の構成のデジタル入力部２は、図４の構成のデジタル入力部２と比較して、より少ない素子数で実現されるため、小型化に有利である。

図６（Ａ）〜図６（Ｃ）は、閾値電圧ＶｔｈがＶＤＤ／２よりも低い値に設定されている場合の、デジタル信号Ｓｉｎ（デジタル入力部２の入力信号）とデジタル信号Ｓ１（デジタル入力部２の出力信号）の波形の一例を示す図である。

図６（Ａ）の例では、デジタル信号ＳｉｎのハイレベルはＶＤＤ／２よりも高く、ＶＤＤよりも低い所定の電圧であり、デジタル信号Ｓｉｎのローレベルは０Ｖである。また、図６（Ｂ）の例では、デジタル信号ＳｉｎのハイレベルはＶｔｈよりも高く、ＶＤＤ／２よりも低い所定の電圧であり、デジタル信号Ｓｉｎのローレベルは０Ｖである。図６（Ｃ）の例では、デジタル信号ＳｉｎのハイレベルはＶＤＤであり、デジタル信号Ｓｉｎのローレベルは０Ｖである。図６（Ａ）〜図６（Ｃ）のいずれの例でも、デジタル信号Ｓ１のハイレベルはＶＤＤであり、デジタル信号Ｓ１のローレベルは０Ｖとなる。

図７は、図２のデジタル演算部３の構成例を示す図である。図７の例では、デジタル演算部３は、ともに、ＶＤＤを電源電位、ＶＳＳを基準電位として動作するシリアルインターフェース回路３２とＤ／Ａ変換回路３４とを含んで構成されている。

シリアルインターフェース回路３２は、デジタル入力部２が出力するデジタル信号Ｓ１が入力され、デジタル信号Ｓ１に含まれるシリアルデータ信号をＮビットのデータ信号にシリアル／パラレル変換し、Ｄ／Ａ変換回路３４に出力する。シリアルインターフェース回路３２は、例えば、デジタル信号Ｓ１としてシリアルデータ信号とクロック信号が入力されるインターフェース回路（例えば、Ｉ^２Ｃ（Inter-Integrated Circuit）バス対応のインターフェース回路）であってもよいし、デジタル信号Ｓ１としてシリアルデータ信号、クロック信号及びチップセレクト信号が入力されるインターフェース回路（例えば、ＳＰＩ（Serial Peripheral Interface）バス対応のインターフェース回路）であってもよい。

Ｄ／Ａ変換回路３４は、シリアルインターフェース回路３２が出力するＮビットのデータ信号をアナログ信号に変換して出力する。そして、デジタル演算部３は、Ｄ／Ａ変換回路３４の出力信号を制御信号Ｓ２として出力する。Ｄ／Ａ変換回路３４としては、よく知られている、抵抗分圧型（電圧分配型、抵抗ストリング型、あるいは電圧ポテンショメータ型とも呼ばれる）、抵抗ラダー型（Ｒ−２Ｒラダー型等）、容量アレイ型、デルタ・シグマ型などの種々のタイプのものを用いることができる。

図８は、図２の発振回路部４の構成例を示す図である。図８の例では、発振回路部４は、ＶＳＳを基準電位として第２のバイアス回路部６から供給される基準電流Ｉｒｅｆ２に応じて動作する増幅回路４２と、ＶＤＤを電源電位、ＶＳＳを基準電位として動作する出力回路４４とを含んで構成されている。

増幅回路４２は、例えば、基準電流Ｉｒｅｆ２により動作するバイポーラトランジスターによって共振器７から出力される信号を増幅し、増幅した信号を共振器７に帰還させることで共振器７を共振させる。増幅回路４２は、共振器７の負荷容量として機能する不図
示の可変容量素子を有しており、この可変容量素子の容量値は、デジタル演算部３が出力する制御信号Ｓ２によって制御される。そして、共振器７の発振周波数は、可変容量素子の容量値に応じて変化する。

出力回路４４は、例えば、増幅回路４２が増幅した信号（共振器７の入力信号）をバッファリングあるいはレベルシフトして発振信号Ｓｏｕｔを生成し、出力する。出力回路４４は、例えば、ＣＭＯＳレベルの発振信号Ｓｏｕｔを生成してもよいし、ＬＶＰＥＣＬ（Low-Voltage Positive-referenced Emitter Coupled Logic）、ＬＶＤＳ（Low-Voltage Differential Signals）、ＨＣＳＬ（High-speed Current Steering Logic）等の規格のいずれかに対応した発振信号Ｓｏｕｔを生成してもよい。

発振回路部４と共振器７によって構成される発振回路は、制御信号Ｓ２の電圧に応じた周波数の発振信号Ｓｏｕｔを出力する電圧制御発振回路として機能する。

なお、本実施形態では、発振器１の用途等によって、電源電圧ＶＤＤは０．６Ｖ以上３．９６Ｖ以下の範囲のいずれかの電圧である。一般的な降圧レギュレーター（降圧型コンバーター）が出力可能な電圧の下限値は０．６Ｖであり、本実施形態の発振器１は、この降圧レギュレーターの最小出力電圧（０．６Ｖ）を電源電圧ＶＤＤとして低消費電力動作し、例えばＣＭＯＳレベルの発振信号を出力する発振器であってもよい。従って、電源電圧ＶＤＤの下限値を０．６Ｖとしている。また、広く使用されている３．３Ｖ電源のうち出力電圧精度が３．３Ｖ±２０％の電源の最大出力電圧（３．９６Ｖ）を電源電圧ＶＤＤとして動作し、例えばＬＶＰＥＣＬに対応した発振信号を出力する発振器であってもよい。従って、電源電圧ＶＤＤの上限値を３．９６Ｖとしている。

以上に説明したように、第１実施形態の発振器１は、デジタル入力部２が、所定の基準電圧ではなく、第１のバイアス回路部５から供給される基準電流Ｉｒｅｆ１を基に、入力端子Ｔ３から入力されるデジタル信号Ｓｉｎの電圧を閾値電圧Ｖｔｈと比較し、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも高い時はローレベル、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも低い時はハイレベルと判定する。そして、閾値電圧ＶｔｈをＶＤＤ／２よりも低い電圧にも設定可能であるため、発振器１の用途等によって決められた電源電圧ＶＤＤに対して、従来よりもデジタル信号Ｓｉｎのハイレベル入力の許容範囲が広くなるように、その入力レベルの仕様を定義することが可能である。

図９は、デジタル信号Ｓｉｎの入力レベルの仕様の一例について説明するための図である。本実施形態の発振器１では、デジタル信号Ｓｉｎの入力レベルの仕様として、少なくとも、ハイレベルの最小入力電圧Ｈｍｉｎ（ハイレベル入力として許容される下限電圧）とローレベルの最大入力電圧Ｌｍａｘ（ローレベル入力として許容される上限電圧）が規定される。図９の例では、ハイレベルの最小入力電圧Ｈｍｉｎは、ＶＤＤ／２よりも低く閾値電圧Ｖｔｈよりも高い電圧値に規定され、ローレベルの最大入力電圧Ｌｍａｘは閾値電圧Ｖｔｈよりも低い値に規定されている。

さらに、デジタル信号Ｓｉｎの入力レベルの仕様として、ハイレベルの最大入力電圧Ｈｍａｘ（ハイレベル入力として許容される上限電圧）やローレベルの最小入力電圧Ｌｍｉｎ（ローレベル入力として許容される下限電圧）が規定されてもよい。図９の例では、ハイレベルの最大入力電圧ＨｍａｘはＶＤＤであり、ローレベルの最小入力電圧Ｌｍｉｎは０Ｖである。

このように、本実施形態の発振器１では、デジタル信号Ｓｉｎのハイレベルの入力範囲をＶＤＤ／２よりも低い所定の電圧以上ＶＤＤ以下の範囲に規定することも可能であり、例えば、ＣＭＯＳ入力の発振器では０．７ＶＤＤ以上ＶＤＤ以下の範囲であるのと比較し
ても、その許容範囲を極めて広くすることができる。

従って、発振器１にデジタル信号Ｓｉｎを出力するＩＣが、Ｈｍｉｎよりも高くＶＤＤ以下の電源電圧で動作する場合には、当該ＩＣの内部においてレベルシフト回路によってデジタル信号Ｓｉｎの振幅をＶＤＤまで増大させる必要がないため、当該ＩＣや発振器１の消費電力の増加や発振器１が受ける雑音の増加を抑制することができる。

なお、第１のバイアス回路部５が、外部のＩＣの電源電圧と同じ電圧である基準電圧Ｖｒｅｆをデジタル入力部２に供給し、デジタル入力部２が、デジタル信号Ｓｉｎの電圧のハイレベル／ローレベルを判定する回路構成にしても、当該ＩＣの内部においてレベルシフト回路によってデジタル信号Ｓｉｎの振幅をＶＤＤまで増大させる必要がなくなるが、当該ＩＣを電源電圧がＶＤＤのＩＣに置き換えることは、発振器１のデジタル入力部２における回路素子の破壊をもたらすおそれがあるため許容されない。これに対して、本実施形態の発振器１では、Ｈｍｉｎよりも高くＶＤＤ以下の電源電圧で動作する任意のＩＣを接続することができる。

また、本実施形態の発振器１によれば、デジタル入力部２に基準電流Ｉｒｅｆ１を供給する第１のバイアス回路部５と、発振回路部４に基準電流Ｉｒｅｆ２を供給する第２のバイアス回路部６とが分離されているので、デジタル入力部２で発生する雑音が発振回路部４に伝搬し、当該雑音により発振信号Ｓｏｕｔが変調されるおそれを低減させることができる。

１−２．第２実施形態
第２実施形態の発振器は、第１実施形態と同様、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御発振器であり、第２実施形態の発振器において、第１実施形態と同様の構成要素には同じ符号を付し、以下では、重複する説明については省略し、第１実施形態との相違点を中心に説明する。図１０は、第２実施形態の発振器の構成を示す図である。図１０に示すように、第２実施形態の発振器１は、デジタル入力部２、デジタル演算部３、発振回路部４、第１のバイアス回路部５、第２のバイアス回路部６、レギュレーター８及び共振器７、並びに、これらの各構成要素が搭載されているパッケージ（容器）１０を含んで構成される。デジタル入力部２、デジタル演算部３、発振回路部４、第１のバイアス回路部５、第２のバイアス回路部６及びレギュレーター８は、１つの集積回路（ＩＣ）で構成されていてもよいし、複数の集積回路（ＩＣ）に分かれて構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。集積回路（ＩＣ）は、例えば、ＣＭＯＳプロセスやＢｉＣＭＯＳプロセスにより製造される。なお、本実施形態の発振器１は、図１０に示す構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

第２実施形態の発振器１は、第１実施形態と同様に、パッケージ１０の外面に設けられた高電源端子Ｔ１及び低電源端子Ｔ２からなる一対の電源端子間の電圧を電源電圧として動作する。高電源端子Ｔ１には電源電位ＶＤＤが供給され、低電源端子Ｔ２には基準電位ＶＳＳが供給される。

発振回路部４及び第２のバイアス回路部６の機能及び構成は、第１実施形態と同様である。

第１のバイアス回路部５は、電源電圧ＶＤＤを基に基準電流Ｉｒｅｆ１を生成し、デジタル入力部２に供給するとともに、基準電圧Ｖｒｅｆ１をレギュレーター８に供給する。

レギュレーター８は、第１のバイアス回路部５から供給される基準電圧Ｖｒｅｆ１に基
づき、電源電圧ＶＤＤから一定の電圧Ｖｒｅｇを生成し、デジタル演算部３に出力する電圧レギュレーターである。

デジタル入力部２は、第１実施形態と同様に、電源電圧ＶＤＤ及び第１のバイアス回路部５からの基準電流Ｉｒｅｆ１が供給され、パッケージ１０の外面に設けられた入力端子Ｔ３を介して、発振器１の外部から発振回路部４の発振周波数を制御するためのデジタル信号Ｓｉｎが入力され、デジタル信号Ｓ１を出力する。デジタル入力部２は、基準電流Ｉｒｅｆ１を基にデジタル信号Ｓｉｎのハイレベル／ローレベルを判定し、ハイレベルの電圧値を電圧Ｖｒｅｇにレベルシフトしてデジタル信号Ｓ１を生成する。

デジタル演算部３は、レギュレーター８から供給される電圧Ｖｒｅｇを電源電圧（動作電圧）として、デジタル入力部２から出力されるデジタル信号Ｓ１に基づいて、発振回路部４の発振周波数を制御するための制御信号Ｓ２を生成し、発振回路部４に出力する。

図１１は、第１のバイアス回路部５及びレギュレーター８の構成例を示す図である。図１１の例では、第１のバイアス回路部５は、図３と同じ構成であり、バイアス電圧生成回路５１に含まれるバイポーラトランジスターのベース電圧を基準電圧Ｖｒｅｆ１として出力する。また、レギュレーター８は、演算増幅器と抵抗による非反転増幅回路で構成されており、演算増幅器の出力電圧を一定電圧Ｖｒｅｇとして出力する。

図１２は、デジタル入力部２の構成例を示す図である。図１２の例では、デジタル入力部２は、図４と同じく、差動入力回路２１、閾値電圧生成回路２２、レベルシフト回路２３、ＣＭＯＳインバーター回路２４を含んで構成されている。差動入力回路２１及び閾値電圧生成回路２２の構成は図４と同じである。

レベルシフト回路２３は、差動入力回路２１による比較結果を示す差動信号に基づき、Ｖｒｅｇをハイレベル、ＶＳＳ（０Ｖ）をローレベルとする信号を生成する。具体的には、レベルシフト回路２３は、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも高い時はローレベル（ＶＳＳ（０Ｖ））、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも低い時はハイレベル（Ｖｒｅｇ）となるデジタル信号を生成し、ＣＭＯＳインバーター回路２４に出力する。

ＣＭＯＳインバーター回路２４は、レベルシフト回路２３の出力信号の極性を反転させて出力する。具体的には、ＣＭＯＳインバーター回路２４は、レベルシフト回路２３の出力信号がハイレベルの時はローレベル（ＶＳＳ（０Ｖ））、レベルシフト回路２３の出力信号がローレベルの時はハイレベル（Ｖｒｅｇ）となるデジタル信号Ｓ１を出力する。

このように構成されたデジタル入力部２は、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも高い時はハイレベル（Ｖｒｅｇ）、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも低い時はローレベル（ＶＳＳ（０Ｖ））となるデジタル信号Ｓ１を出力する。

図１３は、デジタル入力部２の他の構成例を示す図である。図１３の例では、デジタル入力部２は、図５と同じく、インバーター回路２５、インバーター回路２６、レベルシフト回路２３、ＣＭＯＳインバーター回路２４を含んで構成されている。インバーター回路２５及びインバーター回路２６の構成は図５と同じである。

レベルシフト回路２３は、インバーター回路２５の出力信号とインバーター回路２６の出力信号に基づき、Ｖｒｅｇをハイレベル、ＶＳＳ（０Ｖ）をローレベルとする信号を生成する。具体的には、レベルシフト回路２３は、インバーター回路２５の出力電圧がインバーター回路２６の出力電圧よりも低い時（デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈ
よりも高い時）はローレベル（ＶＳＳ（０Ｖ））、インバーター回路２５の出力電圧がインバーター回路２６の出力電圧よりも高い時（デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも低い時）はハイレベル（Ｖｒｅｇ）となるデジタル信号を生成し、ＣＭＯＳインバーター回路２４に出力する。

ＣＭＯＳインバーター回路２４は、レベルシフト回路２３の出力信号の極性を反転させて、ハイレベルがＶｒｅｇ、ローレベルがＶＳＳ（０Ｖ）のデジタル信号Ｓ１を出力する。

このように構成されたデジタル入力部２は、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも高い時はハイレベル（電源電位ＶＤＤ）、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも低い時はローレベル（基準電位ＶＳＳ（０Ｖ））となるデジタル信号Ｓ１を出力する。

第２実施形態の発振器１でも、第１実施形態と同様に、デジタル入力部２は、所定の基準電圧ではなく、第１のバイアス回路部５から供給される基準電流Ｉｒｅｆ１を基に、入力端子Ｔ３から入力されるデジタル信号Ｓｉｎの電圧を閾値電圧Ｖｔｈと比較し、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも高い時はローレベル、デジタル信号Ｓｉｎの電圧が閾値電圧Ｖｔｈよりも低い時はハイレベルと判定する。この閾値電圧Ｖｔｈは、ＶＤＤ／２よりも低い電圧にも設定可能であるため、デジタル信号Ｓｉｎのハイレベルの最小入力電圧Ｈｍｉｎを電源電圧ＶＤＤの１／２よりも低くすることもできる。すなわち、第２実施形態の発振器１によれば、第１実施形態と同様に、デジタル信号Ｓｉｎのハイレベルの最大入力電圧ＨｍａｘをＶＤＤにしながら、その最小入力電圧ＨｍｉｎをＶＤＤ／２よりも低くすることができるため、デジタル信号Ｓｉｎのハイレベル入力の許容範囲を広げることができる。

従って、第２実施形態の発振器１によれば、第１実施形態と同様に、Ｈｍｉｎよりも高くＶＤＤ以下の電源電圧で動作する任意のＩＣを接続することができ、当該ＩＣの内部においてレベルシフト回路によってデジタル信号Ｓｉｎの振幅をＶＤＤまで増大させる必要がないため、当該ＩＣや発振器１の消費電力の増加や発振器１が受ける雑音の増加を抑制することができる。

また、第２実施形態の発振器１によれば、第１実施形態と同様に、デジタル入力部２に基準電流Ｉｒｅｆ１を供給する第１のバイアス回路部５と、発振回路部４に基準電流Ｉｒｅｆ２を供給する第２のバイアス回路部６とが分離されているので、デジタル入力部２で発生する雑音が発振回路部４に伝搬し、当該雑音により発振信号Ｓｏｕｔが変調されるおそれを低減させることができる。

また、第２実施形態の発振器１によれば、デジタル演算部３を電源電圧ＶＤＤよりも低い電圧Ｖｒｅｇで動作させるので、第１実施形態よりも消費電力を低減させることができる。

１−３．変形例
第１実施形態又は第２実施形態の発振器１は、種々の変形実施が可能であり、以下に変形例の一部を示す。

例えば、上記の各実施形態の発振器１において、デジタル入力部２の構成例を示した図４又は図１２の構成において、閾値電圧生成回路２２をバンドギャップリファレンス（ＢＧＲ：Band Gap Reference）回路を用いた構成にしてもよい。一例として、図１４に、図１４に示したデジタル入力部２において、閾値電圧生成回路２２をバンドギャップリファ
レンス（ＢＧＲ）回路を用いた構成に変更した構成を示す。図１４において、差動入力回路２１、レベルシフト回路２３及びＣＭＯＳインバーター回路２４の構成は、図４と同じである。

図１４の例では、閾値電圧生成回路２２は、電源電圧ＶＤＤを基にバンドギャップリファレンス（ＢＧＲ）回路が生成した電圧を２つの抵抗で分圧しして閾値電圧Ｖｔｈを生成している。閾値電圧Ｖｔｈは、２つの抵抗の抵抗値の比（分圧比）に応じた所望の電圧、例えば、ＶＤＤ／２よりも低い電圧に設定される。バンドギャップリファレンス（ＢＧＲ）回路は、半導体のバンドギャップを利用して、電源電圧や温度の変動に対してもほとんど変動しない極めて安定した閾値電圧Ｖｔｈを生成することができる。従って、閾値電圧Ｖｔｈを低く設定しても差動入力回路２１が正常に動作可能となり、ハイレベルが低い（振幅が小さい）デジタル信号Ｓｉｎの入力も可能となる。

２．電子機器
図１５は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１５の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

発振器３１０は、共振器（不図示）と、共振器を共振させる発振用回路（不図示）と、発振用回路を制御するための制御用回路（不図示）とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器３１０からＣＰＵ３２０に供給される。

ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。

発振器３１０として例えば上述した各実施形態の発振器１や各変形例の発振器１を適用することにより、信頼性の高い電子機器を実現することができる。

このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、デジタルＰＬＬ（Phase Locked Loop）、通信ネットワーク機器（例えば、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器）、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源、あるいは電圧可変型発振器（ＶＣＯ）等として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。本実施形態の電子機器３００は、発振器３１０として、例えば上述した各実施形態の発振器１や各変形例の発振器１を適用することにより、例えば通信基地局などに利用可能な、高性能、高信頼性を所望される伝送機器にも適用することができる。

３．移動体
図１６は、本実施形態の移動体の一例を示す図（上面図）である。図１６に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１６の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

発振器４１０は、共振器（不図示）と、共振器を共振させる発振用回路（不図示）と、発振用回路を制御するための制御用回路（不図示）とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器４１０からコントローラー４２０，４３０，４４０に供給され、例えばクロック信号として用いられる。

バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。

発振器４１０として例えば上述した各実施形態の発振器１や各変形例の発振器１を適用することにより、信頼性の高い移動体を実現することができる。

このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能であ
る。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１ 発振器、２ デジタル入力部、３ デジタル演算部、４ 発振回路部、５ 第１のバイアス回路部、６ 第２のバイアス回路部、７ 共振器、８ レギュレーター、１０ パッケージ、２１ 差動入力回路、２２ 閾値電圧生成回路、２３ レベルシフト回路、２４ ＣＭＯＳインバーター回路、２５ インバーター回路、２６ インバーター回路、３２ シリアルインターフェース回路、３４ Ｄ／Ａ変換回路、４２ 増幅回路、４４ 出力回路、５１ バイアス電圧生成回路、５２ 定電流源、３００ 電子機器、３１０ 発振器、３２０ ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、３７０ 表示部、４００ 移動体、４１０ 発振器、４２０，４３０，４４０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー

Claims (8)

1. 入力端子と、
   共振器を共振させて発振信号を出力する発振回路部と、
   前記入力端子を介して、前記発振回路部の発振周波数を制御するためのデジタル信号が入力されるデジタル入力部と、
   前記デジタル入力部に基準電流を供給する定電流源を含む第１のバイアス回路部と、を含む、発振器。
2. 前記発振回路部に電流及び電圧の少なくとも何れかを供給する第２のバイアス回路部を含む、請求項１に記載の発振器。
3. 前記デジタル入力部は、ＭＯＳトランジスターを含む、請求項１又は２に記載の発振器。
4. 前記デジタル入力部は、前記デジタル信号の電圧を変換するレベルシフト回路を含む、請求項１乃至３のいずれか一項に記載の発振器。
5. 前記デジタル入力部からの出力信号に基づいて、前記発振回路部の発振周波数を制御するための信号を生成するデジタル演算部を含む、請求項１乃至４のいずれか一項に記載の発振器。
6. 前記デジタル演算部に電力を供給するレギュレーターを含む、請求項５に記載の発振器。
7. 請求項１乃至６のいずれか一項に記載の発振器を備えている、電子機器。
8. 請求項１乃至６のいずれか一項に記載の発振器を備えている、移動体。

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