JP2016134735A - 発振器、電子機器及び移動体 - Google Patents
発振器、電子機器及び移動体 Download PDFInfo
- Publication number
- JP2016134735A JP2016134735A JP2015007930A JP2015007930A JP2016134735A JP 2016134735 A JP2016134735 A JP 2016134735A JP 2015007930 A JP2015007930 A JP 2015007930A JP 2015007930 A JP2015007930 A JP 2015007930A JP 2016134735 A JP2016134735 A JP 2016134735A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- oscillator
- power supply
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
【課題】発振信号に対する雑音の影響を低減させることが可能な発振器を提供すること。
【解決手段】発振器１は、信号Ｓｉｎが入力され、デジタル信号Ｓｄｉｇを出力するデジタル回路２と、デジタル信号Ｓｄｉｇに基づく信号が入力され、アナログ信号Ｓａｎａを出力するアナログ回路３と、共振器６と、アナログ信号Ｓａｎａに基づく信号が入力され、共振器６を共振させて発振信号Ｓｏｓｃを出力する発振用回路４と、複数の雑音減衰回路５と、を含み、デジタル回路２の電源ノードＮｄｉｇと発振用回路４の電源ノードＮｏｓｃとの間の信号経路上に、少なくとも１つの雑音減衰回路５が配置され、電源ノードＮｄｉｇとアナログ回路３の電源ノードＮａｎａとの間の信号経路上に、少なくとも１つの雑音減衰回路５が配置され、電源ノードＮｏｓｃと電源ノードＮａｎａとの間の信号経路上に、少なくとも１つの雑音減衰回路５が配置されている。
【選択図】図１
【解決手段】発振器１は、信号Ｓｉｎが入力され、デジタル信号Ｓｄｉｇを出力するデジタル回路２と、デジタル信号Ｓｄｉｇに基づく信号が入力され、アナログ信号Ｓａｎａを出力するアナログ回路３と、共振器６と、アナログ信号Ｓａｎａに基づく信号が入力され、共振器６を共振させて発振信号Ｓｏｓｃを出力する発振用回路４と、複数の雑音減衰回路５と、を含み、デジタル回路２の電源ノードＮｄｉｇと発振用回路４の電源ノードＮｏｓｃとの間の信号経路上に、少なくとも１つの雑音減衰回路５が配置され、電源ノードＮｄｉｇとアナログ回路３の電源ノードＮａｎａとの間の信号経路上に、少なくとも１つの雑音減衰回路５が配置され、電源ノードＮｏｓｃと電源ノードＮａｎａとの間の信号経路上に、少なくとも１つの雑音減衰回路５が配置されている。
【選択図】図１
Description
本発明は、発振器、電子機器及び移動体に関する。
特許文献１には、電源部にＲＣフィルターを設けて電源電圧におけるディジタルノイズの影響を低減するリング発振器型電圧制御発振器が記載されている。
特許文献１に記載の発振器は制御電圧がアナログ電圧であるが、外部からデジタル信号で制御可能な電圧制御発振器を構成する場合、例えば、発振回路の他に、デジタルインターフェース回路等のデジタル回路や、デジタル回路の出力信号からアナログ制御電圧を生成するアナログ回路が共存するので、様々な雑音の発生源と伝達経路が存在する。従って、特許文献１に記載の発振器のように、発振回路の電源部にＲＣフィルターを設ける構成では、雑音を十分に除去することができない場合がある。
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、発振信号に対する雑音の影響を低減させることが可能な発振器を提供することができる。また、本発明のいくつかの態様によれば、当該発振器を用いた電子機器及び移動体を提供することができる。
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
［適用例１］
本適用例に係る発振器は、第１の信号が入力され、デジタル信号を出力するデジタル回路と、前記デジタル信号に基づく第２の信号が入力され、アナログ信号を出力するアナログ回路と、共振器と、前記アナログ信号に基づく第３の信号が入力され、前記共振器を共振させて発振信号を出力する発振用回路と、複数の雑音減衰回路と、を含み、前記デジタル回路の電源ノードと前記発振用回路の電源ノードとの間の信号経路上に、少なくとも１つの前記雑音減衰回路が配置され、前記デジタル回路の電源ノードと前記アナログ回路の電源ノードとの間の信号経路上に、少なくとも１つの前記雑音減衰回路が配置され、前記発振用回路の電源ノードと前記アナログ回路の電源ノードとの間の信号経路上に、少なくとも１つの前記雑音減衰回路が配置されている。
本適用例に係る発振器は、第１の信号が入力され、デジタル信号を出力するデジタル回路と、前記デジタル信号に基づく第２の信号が入力され、アナログ信号を出力するアナログ回路と、共振器と、前記アナログ信号に基づく第３の信号が入力され、前記共振器を共振させて発振信号を出力する発振用回路と、複数の雑音減衰回路と、を含み、前記デジタル回路の電源ノードと前記発振用回路の電源ノードとの間の信号経路上に、少なくとも１つの前記雑音減衰回路が配置され、前記デジタル回路の電源ノードと前記アナログ回路の電源ノードとの間の信号経路上に、少なくとも１つの前記雑音減衰回路が配置され、前記発振用回路の電源ノードと前記アナログ回路の電源ノードとの間の信号経路上に、少なくとも１つの前記雑音減衰回路が配置されている。
デジタル信号に基づく第２の信号は、当該デジタル信号そのものであってもよいし、当該デジタル信号に何らかの処理が施された信号であってもよい。同様に、アナログ信号に基づく第３の信号は、当該アナログ号そのものであってもよいし、当該アナログに何らかの処理が施された信号であってもよい。
本適用例に係る発振器では、デジタル回路、アナログ回路及び発振用回路のいずれかで発生した雑音が、電源ノードを経由して発振信号の出力ノードに到達する伝搬経路上に、
複数の雑音減衰回路の少なくとも１つが存在する。従って、本適用例に係る発振器によれば、これらの雑音は、複数の雑音減衰回路の少なくとも１つによって減衰するので、発振信号に対する雑音の影響を低減させることができる。
複数の雑音減衰回路の少なくとも１つが存在する。従って、本適用例に係る発振器によれば、これらの雑音は、複数の雑音減衰回路の少なくとも１つによって減衰するので、発振信号に対する雑音の影響を低減させることができる。
［適用例２］
上記適用例に係る発振器において、前記雑音減衰回路は、レギュレーター回路またはフィルター回路であってもよい。
上記適用例に係る発振器において、前記雑音減衰回路は、レギュレーター回路またはフィルター回路であってもよい。
［適用例３］
上記適用例に係る発振器において、前記第１の信号は、前記発振用回路を制御するための信号であってもよい。
上記適用例に係る発振器において、前記第１の信号は、前記発振用回路を制御するための信号であってもよい。
［適用例４］
上記適用例に係る発振器において、前記アナログ信号は、前記発振信号の周波数を調整するための信号であってもよい。
上記適用例に係る発振器において、前記アナログ信号は、前記発振信号の周波数を調整するための信号であってもよい。
本適用例によれば、例えば、発振信号に対する雑音の影響を低減させることが可能なデジタル制御発振器（デジタル信号により周波数を制御可能な発振器）を提供することができる。
［適用例５］
上記適用例に係る発振器は、感温素子を含み、前記デジタル回路は、前記感温素子から出力される信号に基づく前記第１の信号が入力され、前記発振信号の周波数を調整するための前記デジタル信号を出力してもよい。
上記適用例に係る発振器は、感温素子を含み、前記デジタル回路は、前記感温素子から出力される信号に基づく前記第１の信号が入力され、前記発振信号の周波数を調整するための前記デジタル信号を出力してもよい。
本適用例によれば、例えば、発振信号に対する雑音の影響を低減させることが可能な温度補償型発振器を提供することができる。
［適用例６］
本適用例に係る電子機器は、上記のいずれかの発振器を備えている。
本適用例に係る電子機器は、上記のいずれかの発振器を備えている。
［適用例７］
本適用例に係る移動体は、上記のいずれかの発振器を備えている。
本適用例に係る移動体は、上記のいずれかの発振器を備えている。
これらの適用例によれば、発振信号に対する雑音の影響を低減させることが可能な発振器を用いるので、信頼性の高い電子機器及び移動体を実現することができる。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．発振器
１−１．機能構成
図１は、本実施形態の発振器の機能構成を示すブロック図である。図１に示すように、本実施形態の発振器１は、デジタル回路２、アナログ回路３、発振用回路４、複数の雑音減衰回路５及び共振器６を含んで構成される。
１−１．機能構成
図１は、本実施形態の発振器の機能構成を示すブロック図である。図１に示すように、本実施形態の発振器１は、デジタル回路２、アナログ回路３、発振用回路４、複数の雑音減衰回路５及び共振器６を含んで構成される。
デジタル回路２は、信号Ｓｉｎ（第１の信号）が入力され、デジタル信号Ｓｄｉｇを出力する。信号Ｓｉｎは、例えば、発振用回路を制御するための信号であってもよい。デジタル回路２は、例えば、信号Ｓｉｎが入力されるシリアルインターフェース回路と、リアルインターフェース回路から出力される信号からデジタル信号Ｓｄｉｇを生成するデジタル演算回路とを含んで構成されていてもよい。また、デジタル回路２は、感温素子から出力される信号に基づく信号Ｓｉｎが入力され、発振信号Ｓｏｓｃの周波数を調整するためのデジタル信号Ｓｄｉｇを出力してもよい。
アナログ回路３は、デジタル信号Ｓｄｉｇに基づく信号（第２の信号）が入力され、アナログ信号Ｓａｎａを出力する。アナログ回路３は、例えば、デジタル信号Ｓｄｉｇに基づく信号をアナログ信号Ｓａｎａに変換するデジタル／アナログ変換器（ＤＡＣ：Digital to Analog Converter）を含んで構成されていてもよい。
発振用回路４は、アナログ信号Ｓａｎａに基づく信号（第３の信号）が入力され、共振器６を共振させて発振信号Ｓｏｓｃを出力する。アナログ信号Ｓａｎａは、例えば、発振信号Ｓｏｓｃの周波数を調整するための信号であってもよい。発振用回路４は、例えば、共振器６から出力される信号を増幅して共振器６に帰還させる増幅回路と、増幅回路が増幅した信号から発振信号Ｓｏｓｃを生成して出力する出力回路とを含んで構成され、アナログ信号Ｓａｎａは、増幅回路が有する可変容量素子の容量値を制御する信号であってもよい。
共振器６は、電気的な共振回路でもよいし、電気機械的な共振子等であってもよい。共振器６は、例えば、振動子であってもよい。振動子は、例えば、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等であってもよい。また、振動子の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材
料、又はシリコン半導体材料等を用いることができる。振動子の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、共振器６は、アルカリ金属等を内部に収容したガスセルとアルカリ金属等の原子と相互作用する光を用いた光共振器、マイクロ波領域で共振する空洞型共振器や誘電体共振器、ＬＣ共振器等であってもよい。
料、又はシリコン半導体材料等を用いることができる。振動子の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、共振器６は、アルカリ金属等を内部に収容したガスセルとアルカリ金属等の原子と相互作用する光を用いた光共振器、マイクロ波領域で共振する空洞型共振器や誘電体共振器、ＬＣ共振器等であってもよい。
発振用回路４と共振器６により、例えば、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々の発振回路が構成されてもよい。
複数の雑音減衰回路５の各々は、入力された雑音を減衰させる機能を有する回路であり、その回路構成は、他の雑音減衰回路５と同じであってもよいし、異なっていてもよい。複数の雑音減衰回路５の各々は、例えば、レギュレーター回路（電圧レギュレーターや電流レギュレーター）であってもよいし、フィルター回路であってもよい。
特に、本実施形態の発振器１では、デジタル回路２の電源ノードＮｄｉｇと発振用回路４の電源ノードＮｏｓｃとの間の信号経路上に、少なくとも１つの雑音減衰回路５が配置されている。また、デジタル回路２の電源ノードＮｄｉｇとアナログ回路３の電源ノードＮａｎａとの間の信号経路上に、少なくとも１つの雑音減衰回路５が配置されている。さらに、発振用回路４の電源ノードＮｏｓｃとアナログ回路３の電源ノードＮａｎａとの間の信号経路上に、少なくとも１つの雑音減衰回路５が配置されている。すなわち、本実施形態の発振器１では、複数の雑音減衰回路５の存在により、電源ノードＮｄｉｇ、電源ノードＮａｎａ及び電源ノードＮｏｓｃは、互いに異なるノードになっている。
なお、電源ノードＮｄｉｇと電源ノードＮｏｓｃとの間の信号経路上に配置されている雑音減衰回路５、電源ノードＮｄｉｇと電源ノードＮａｎａとの間の信号経路上に配置されている雑音減衰回路５、及び電源ノードＮｏｓｃと電源ノードＮａｎａとの間の信号経路上に配置されている雑音減衰回路５の少なくとも一部が、共通であってもよい。
１−２．具体的構成例
次に、本実施形態の発振器１の具体的な構成例について説明する。
次に、本実施形態の発振器１の具体的な構成例について説明する。
１−２−１．第１構成例
図２は、第１構成例の発振器１のブロック図である。図２において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図２に示すように、第１構成例の発振器１は、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ及び水晶振動子６ａを含んで構成されている。デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ及びレギュレーター回路５ｂは、１つの集積回路（ＩＣ：Integrated Circuit）で構成されていてもよいし、複数の集積回路（ＩＣ）に分かれて構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。
図２は、第１構成例の発振器１のブロック図である。図２において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図２に示すように、第１構成例の発振器１は、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ及び水晶振動子６ａを含んで構成されている。デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ及びレギュレーター回路５ｂは、１つの集積回路（ＩＣ：Integrated Circuit）で構成されていてもよいし、複数の集積回路（ＩＣ）に分かれて構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。
また、本構成例の発振器１は、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ及び水晶振動子６ａが、１つのパッケージ（不図示）に収容されていてもよい。また、図２に示すように、外部電源端子対（図２では、電源電位ＶＤＤが供給される外部端子と接地電位ＶＳＳが供給される電源端子の対）は、１つのみであってもよい。このようにすれば、発振器１を小型化することができるとともに、発振器１に１系統の電源電圧のみを供給すれば発振信号Ｓｏｓｃを出力させることができるので、この発振器１をシステムのクロック源として利用することができる。
レギュレーター回路５ａは、発振器１の外部端子を介して供給される電源電位ＶＤＤか
ら一定の電圧Ｖｄｉｇを生成し、デジタル回路２の電源ノードＮｄｉｇに供給する電圧レギュレーターである。レギュレーター回路５ａは、図１の雑音減衰回路５の一例である。
ら一定の電圧Ｖｄｉｇを生成し、デジタル回路２の電源ノードＮｄｉｇに供給する電圧レギュレーターである。レギュレーター回路５ａは、図１の雑音減衰回路５の一例である。
レギュレーター回路５ｂは、電源電位ＶＤＤから一定の電圧Ｖａｎａを生成し、アナログ回路３の電源ノードＮａｎａに供給する電圧レギュレーターである。ただし、レギュレーター回路５ｂは、電源電位ＶＤＤから一定の電流を生成し、アナログ回路３の電源ノードＮａｎａに供給する電流レギュレーターであってもよい。レギュレーター回路５ｂは、図１の雑音減衰回路５の一例である。
図３は、レギュレーター回路５ａ及びレギュレーター回路５ｂの回路構成例を示す図である。図３において、出力電圧ＶＯは図２のＶｄｉｇ又はＶａｎａに相当する。図３に示す回路は、よく知られた構成であるため説明を省略するが、バイアス回路の出力電圧をＶＩ、出力ノードとグランドとの間に直列接続されている２つの抵抗の各抵抗値をＲ１，Ｒ２としたとき、出力電圧ＶＯ＝ＶＩ×（Ｒ１＋Ｒ２）／Ｒ２となる。
一般に、電圧レギュレーターは、雑音を減衰させる効果を有する。一例として、図４（Ａ）に、図３の構成の電圧レギュレーターのＰＳＲＲ（Power Supply Rejection Ratio）（電源電圧変動除去比）特性の概要を示す。また、図４（Ｂ）に、図３の構成の電圧レギュレーターの逆ＰＳＲＲ特性の概要を示す。図４（Ａ）及び図４（Ｂ）において、横軸は周波数（単位：Ｈｚ）の対数目盛りであり、縦軸は除去比（単位：ｄＢ）である。図４（Ａ）からわかるように、電源ノードから入力された雑音信号は、所定の周波数帯域（例えば数ＭＨｚ）を除き、減衰して出力ノードに到達する。また、図４（Ｂ）からわかるように、出力ノードから入力された雑音信号は、ＤＣ付近を除き、減衰して電源ノードに到達する。
図２に戻り、デジタル回路２は、レギュレーター回路５ａから電源ノードＮｄｉｇに供給される電圧Ｖｄｉｇを電源電位とし、発振器１の外部端子を介して供給される接地電位ＶＳＳを基準電位として動作する。このデジタル回路２は、発振器１の外部端子から入力された信号Ｓｉｎに基づいてデジタル信号Ｓｄｉｇを生成して出力する。なお、外部入力信号Ｓｉｎは複数の信号で構成されていてもよく、この場合、複数の信号の各々は互いに異なる複数の外部端子から入力される。外部入力信号Ｓｉｎは、例えば、シリアルデータ信号とクロック信号によって構成されていてもよいし、シリアルデータ信号、クロック信号及びチップセレクト信号によって構成されていてもよい。
図５は、図２のデジタル回路２の構成例を示す図である。図２に示すように、デジタル回路２は、ともに、Ｖｄｉｇを電源電位、ＶＳＳを基準電位として動作するシリアルインターフェース回路２２とデジタル演算回路２４とを含んで構成されている。
シリアルインターフェース回路２２は、外部入力信号Ｓｉｎが入力され、外部入力信号Ｓｉｎに含まれるシリアルデータ信号をデジタル演算回路に出力する。シリアルインターフェース回路２２は、例えば、外部入力信号Ｓｉｎとしてシリアルデータ信号とクロック信号が入力されるインターフェース回路（例えば、Ｉ２Ｃ（Inter-Integrated Circuit）バス対応のインターフェース回路）であってもよいし、外部入力信号Ｓｉｎとしてシリアルデータ入力信号、クロック信号及びチップセレクト信号が入力されるインターフェース回路（例えば、ＳＰＩ（Serial Peripheral Interface）バス対応のインターフェース回路）であってもよい。
デジタル演算回路２４は、シリアルインターフェース回路２２が出力するシリアルデータ信号をＮビットのデータ信号に変換し、デジタル信号Ｓｄｉｇとして出力する。
図２に戻り、アナログ回路３は、レギュレーター回路５ｂから電源ノードＮａｎａに供給される電圧Ｖａｎａを電源電位とし、接地電位ＶＳＳを基準電位として動作する。このアナログ回路３は、Ｄ／Ａ変換器（ＤＡＣ）３２を含んで構成され、Ｄ／Ａ変換器３２は、デジタル回路２が出力するデジタル信号Ｓｄｉｇ（Ｎビットのデータ信号）に基づく信号をアナログ信号に変換して出力する。そして、アナログ回路３は、Ｄ／Ａ変換器３２の出力信号に基づく信号をアナログ信号Ｓａｎａとして出力する。
Ｄ／Ａ変換器３２としては、よく知られている、抵抗分圧型（電圧分配型、抵抗ストリング型、あるいは電圧ポテンショメータ型とも呼ばれる）、抵抗ラダー型（Ｒ−２Ｒラダー型等）、容量アレイ型、デルタ・シグマ型などの種々のタイプのものを用いることができる。
図６は、Ｄ／Ａ変換器３２の構成例を示す図である。図６に示すように、Ｄ／Ａ変換器３２は、スイッチ制御回路３３、上位ＤＡＣ３４、オペアンプ３５，３６、下位ＤＡＣ３７及びオペアンプ３８を含んで構成されている。スイッチ制御回路３３、上位ＤＡＣ３４、オペアンプ３５，３６，３８は、Ｖａｎａを電源電位、ＶＳＳを基準電位として動作する。
上位ＤＡＣ３４は、例えば、電源ノードＮａｎａとグランドとの間に直列に接続されている２ｎ個の抵抗（不図示）と、いずれか１つの抵抗の両端の電圧を選択して出力するためのスイッチ群（不図示）とを有する抵抗分圧型のＤＡＣである。スイッチ制御回路３３は、デジタル信号Ｓｄｉｇ（Ｎビットのデータ信号）の上位ｎビットの値に応じて、上位ＤＡＣ３４が有する各スイッチのオン／オフを制御する。例えば、スイッチ制御回路３３は、このｎビットの値が大きいほど、高電位側の抵抗の両端の電圧が選択されるように制御する。
上位ＤＡＣ３４が選択して出力する２つの電圧（いずれか１つの抵抗の両端の電圧）は、それぞれ、オペアンプ３５，３６の非反転入力端子（＋端子）に供給される。オペアンプ３５，３６は、ともに、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。
下位ＤＡＣ３７は、例えば、オペアンプ３５の出力端子とオペアンプ３６の出力端子との間に直列に接続されている２ｍ個の抵抗（不図示）と、いずれか１つの抵抗の一端の電圧を選択して出力するためのスイッチ群（不図示）とを有する抵抗分圧型のＤＡＣである。スイッチ制御回路３３は、デジタル信号Ｓｄｉｇ（Ｎビットのデータ信号）の下位ｍビットの値に応じて、下位ＤＡＣ３７が有する各スイッチのオン／オフを制御する。例えば、スイッチ制御回路３３は、このｍビットの値が大きいほど、高電位側の抵抗の一端の電圧が選択されるように制御する。
下位ＤＡＣ３７が選択して出力する１つの電圧（いずれか１つの抵抗の一端の電圧）は、オペアンプ３８の非反転入力端子（＋端子）に供給される。オペアンプ３８は、その出力端子と反転入力端子（−端子）が接続されており、非反転入力端子（＋端子）の電圧を出力端子に伝搬させるボルテージフォロワーとして機能する。このオペアンプ３８の出力信号がアナログ信号Ｓａｎａである。
このように構成されたＤ／Ａ変換器３２は、デジタル信号Ｓｄｉｇ（Ｎビットのデータ信号）に応じて、電圧Ｖａｎａが２ｎ＋ｍ種類に分圧された電圧のうちのいずれか１つの電圧を選択し、選択した電圧のアナログ信号Ｓａｎａを出力する。
なお、アナログ回路３に供給される電源電圧としては、Ｄ／Ａ変換器３２の基準電圧（図６では上位ＤＡＣ３４の基準電圧）とそれ以外の電源電圧があり、Ｄ／Ａ変換器３２の基準電圧（図６では上位ＤＡＣ３４の基準電圧）は、必ず、レギュレーター回路５ｂから電源ノードＮａｎａに供給される電圧Ｖａｎａである。一方、Ｄ／Ａ変換器３２の基準電圧以外の電源電圧（例えば、Ｄ／Ａ変換器３２が有する演算増幅器（図６ではオペアンプ３５，３６，３８）の電源電圧等）は、電圧Ｖａｎａと同じであってもよいし、別の電圧（例えばＶＤＤ）であってもよい。
図２に戻り、発振用回路４は、電源ノードＮｏｓｃに供給されるＶＤＤを電源電位とし、接地電位ＶＳＳを基準電位として動作する。この発振用回路４は、水晶振動子６ａと接続されており、アナログ信号Ｓａｎａの電圧に応じた周波数で水晶振動子６ａを発振させ、発振信号Ｓｏｓｃを出力する。この発振信号Ｓｏｓｃは、外部端子を介して発振器１の外部に出力される。水晶振動子６ａは、図１の共振器６の一例であり、水晶振動子６ａに代えて他の共振器を用いてもよい。
図７は、発振用回路４の構成例を示す図である。図７に示すように、発振用回路４は、ともに、ＶＤＤを電源電位、ＶＳＳを基準電位として動作する増幅回路４２と出力回路４４とを含んで構成されている。
増幅回路４２は、例えば、ＣＭＯＳインバーター素子によって水晶振動子６ａから出力される信号を増幅し、増幅した信号を水晶振動子６ａに帰還させることで水晶振動子６ａを共振させる。増幅回路４２は、水晶振動子６ａの負荷容量として機能する不図示の可変容量素子を有しており、この可変容量素子の容量値は、アナログ信号Ｓａｎａによって制御される。そして、水晶振動子６ａの発振周波数は、可変容量素子の容量値に応じて変化する。
出力回路４４は、例えば、増幅回路４２が増幅した信号（水晶振動子６ａの入力信号）をバッファリングあるいはレベルシフトして発振信号Ｓｏｓｃを生成し、出力する。出力回路４４は、例えば、ＣＭＯＳレベルの発振信号Ｓｏｓｃを生成してもよいし、ＬＶＰＥＣＬ（Low-Voltage Positive-referenced Emitter Coupled Logic）、ＬＶＤＳ（Low-Voltage Differential Signals）、ＨＣＳＬ（High-speed Current Steering Logic）等の規格のいずれかに対応した発振信号Ｓｏｓｃを生成してもよい。
発振用回路４と水晶振動子６ａによって構成される発振回路は、アナログ信号Ｓａｎａの電圧に応じた周波数の発振信号Ｓｏｓｃを出力する電圧制御水晶発振回路として機能する。図８に、アナログ信号Ｓａｎａの電圧と発振信号Ｓｏｓｃの周波数との関係の一例を示す。図８において、横軸はアナログ信号Ｓａｎａの電圧であり、縦軸は発振信号Ｓｏｓｃの周波数偏差である。
このように、第１構成例の発振器１は、外部端子を介して入力される信号Ｓｉｎに応じて、外部端子から出力される発振信号Ｓｏｓｃの周波数が変化するデジタル制御発振器である。デジタル制御発振器として機能する発振器１は、デジタル回路２、アナログ回路３及び発振用回路４を含んで構成されているため、様々な雑音の発生源や伝搬経路が存在する。
図９（Ａ）〜図９（Ｄ）は、発振器１において、発振信号Ｓｏｓｃが出力される外部端子に到達する雑音の主な発生源と伝搬経路について説明するための図である。
まず、図９（Ａ）に破線矢印で示すように、デジタル回路２を雑音の発生源とし、デジタル回路２で発生した雑音が、電源ノードＮｖｄｄ（＝Ｎｏｓｃ）を介して発振用回路４
に入力され、発振信号Ｓｏｓｃが出力される外部端子に到達する伝搬経路Ａが存在する。
に入力され、発振信号Ｓｏｓｃが出力される外部端子に到達する伝搬経路Ａが存在する。
また、図９（Ｂ）に破線矢印で示すように、デジタル回路２を雑音の発生源とし、デジタル回路２で発生した雑音が、電源ノードＮｖｄｄ（＝Ｎｏｓｃ）を介してアナログ回路３に入力され、さらにアナログ回路３の出力ノードを介して発振用回路４に入力され、発振信号Ｓｏｓｃが出力される外部端子に到達する伝搬経路Ｂが存在する。
また、図９（Ｃ）に破線矢印で示すように、発振用回路４を雑音の発生源とし、発振用回路４で発生した雑音が、電源ノードＮｖｄｄ（＝Ｎｏｓｃ）を介してアナログ回路３に入力され、さらにアナログ回路３の出力端子から発振用回路４に入力され、発振信号Ｓｏｓｃが出力される外部端子に到達する伝搬経路Ｃが存在する。
また、図９（Ｄ）に破線矢印で示すように、アナログ回路３を雑音の発生源とし、アナログ回路３で発生した雑音が、電源ノードＮｖｄｄ（＝Ｎｏｓｃ）を介して発振用回路４に入力され、発振信号Ｓｏｓｃが出力される外部端子に到達する伝搬経路Ｄが存在する。
例えば、デジタル回路２にデジタル信号Ｓｄｉｇとして入力されるクロック信号やシリアルデータ信号が数百ｋＨで変化する場合、数百ｋＨの雑音信号が発生して伝搬経路Ａにより発振用回路４の電源ノードＮｏｓｃに到達し、例えば数ＭＨｚの発振信号Ｓｏｓｃが数百ｋＨｚで変調される。そのため、発振器１の出力の位相雑音が増加し、ジッター特性が劣化する。
また、図８から明らかなように、アナログ信号Ｓａｎａに雑音が重畳すると、雑音のレベルに応じて発振信号Ｓｏｓｃの周波数が変動する。すなわち、伝搬経路Ｂ，Ｃ，Ｄにより外部端子に到達する雑音は、アナログ回路３の出力ノードを経由するため、発振器１の周波数精度を劣化させる大きな要因になる。
これに対して、第１構成例の発振器１では、デジタル回路２の電源ノードＮｄｉｇと発振用回路４の電源ノードＮｏｓｃとの間の信号経路上には、レギュレーター回路５ａが配置されている。すなわち、雑音の伝搬経路Ａには、レギュレーター回路５ａが配置されているため、デジタル回路２で発生し、伝搬経路Ａにより外部端子に到達する雑音は、レギュレーター回路５ａによって十分に減衰する。
また、第１構成例の発振器１では、デジタル回路２の電源ノードＮｄｉｇとアナログ回路３の電源ノードＮａｎａとの間の信号経路上には、レギュレーター回路５ａ及びレギュレーター回路５ｂが配置されている。すなわち、雑音の伝搬経路Ｂには、レギュレーター回路５ａ及びレギュレーター回路５ｂが配置されているため、デジタル回路２で発生し、伝搬経路Ｂにより外部端子に到達する雑音は、レギュレーター回路５ａ及びレギュレーター回路５ｂによって十分に減衰する。
さらに、第１構成例の発振器１では、発振用回路４の電源ノードＮｏｓｃとアナログ回路３の電源ノードＮａｎａとの間の信号経路上に、レギュレーター回路５ｂが配置されている。すなわち、雑音の伝搬経路Ｃには、レギュレーター回路５ｂが配置されているため、発振用回路４で発生し、伝搬経路Ｃにより外部端子に到達する雑音は、レギュレーター回路５ｂによって十分に減衰する。同様に、雑音の伝搬経路Ｄにも、レギュレーター回路５ｂが配置されているため、アナログ回路３で発生し、伝搬経路Ｄにより外部端子に到達する雑音は、レギュレーター回路５ｂによって十分に減衰する。
このように、デジタル回路２、アナログ回路３及び発振用回路４のいずれかで発生し、電源ノードＮｖｄｄを経由して、発振信号Ｓｏｓｃが出力される外部端子に到達する雑音
は、必ず、レギュレーター回路５ａ及びレギュレーター回路５ｂの一方又は両方によって十分に減衰する。従って、第１構成例の発振器１によれば、発振信号Ｓｏｓｃに対する雑音の影響を低減させ、雑音による出力のジッター特性や周波数精度の劣化を低減させることができる。
は、必ず、レギュレーター回路５ａ及びレギュレーター回路５ｂの一方又は両方によって十分に減衰する。従って、第１構成例の発振器１によれば、発振信号Ｓｏｓｃに対する雑音の影響を低減させ、雑音による出力のジッター特性や周波数精度の劣化を低減させることができる。
なお、図３に示した構成のレギュレーター回路５ａ及びレギュレーター回路５ｂは、図４（Ａ）からわかるように、数ＭＨｚの帯域の雑音を十分に減衰させることができない。そこで、図１０に示すように、レギュレーター回路５ａ及びレギュレーター回路５ｂを、図４の構成に対してバイパスコンデンサーＣ１，Ｃ２を付加した構成としてもよい。
図１１（Ａ）に、図１０の構成のレギュレーター回路５ａ又はレギュレーター回路５ｂのＰＳＲＲ特性の概要を示す。また、図１１（Ｂ）に、図１０の構成のレギュレーター回路５ａ又はレギュレーター回路５ｂの逆ＰＳＲＲ特性の概要を示す。図１１（Ａ）及び図１１（Ｂ）において、横軸は周波数（単位：Ｈｚ）の対数目盛りであり、縦軸は除去比（単位：ｄＢ）である。図１１（Ａ）を図４（Ａ）と比較してわかるように、電源ノードから入力された所定の周波数帯域（例えば数ＭＨｚ）の雑音信号も減衰して出力ノードに到達する。また、図１１（Ｂ）からわかるように、出力ノードから入力された雑音信号は、ＤＣ付近を除き、減衰して電源ノードに到達する。
また、図示しないが、図１０の回路の出力ノードに抵抗を付加し、当該抵抗とコンデンサーＣ２とによりローパスフィルターを構成し、雑音除去機能を強化してもよい。
１−２−２．第２構成例
図１２は、第２構成例の発振器１のブロック図である。図１２において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図１２に示すように、第２構成例の発振器１は、第１構成例の発振器１（図２）と同様に、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ及び水晶振動子６ａを含み、さらに、レギュレーター回路５ｃを含んで構成されている。デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ及びレギュレーター回路５ｃは、１つの集積回路（ＩＣ）で構成されていてもよいし、複数の集積回路（ＩＣ）に分かれて構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。
図１２は、第２構成例の発振器１のブロック図である。図１２において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図１２に示すように、第２構成例の発振器１は、第１構成例の発振器１（図２）と同様に、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ及び水晶振動子６ａを含み、さらに、レギュレーター回路５ｃを含んで構成されている。デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ及びレギュレーター回路５ｃは、１つの集積回路（ＩＣ）で構成されていてもよいし、複数の集積回路（ＩＣ）に分かれて構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。
また、本構成例の発振器１は、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ及び水晶振動子６ａが、１つのパッケージ（不図示）に収容されていてもよい。また、図１２に示すように、外部電源端子対は１つのみであってもよい。このようにすれば、発振器１を小型化することができるとともに、発振器１に１系統の電源電圧のみを供給すれば発振信号Ｓｏｓｃを出力させることができるので、この発振器１をシステムのクロック源として利用することができる。
第２構成例の発振器１において、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ及び水晶振動子６ａの機能は、第１構成例の発振器１（図２）と同様であるため、その説明を省略する。
デジタル回路２は、電源ノードＮｖｄｄの電圧ＶＤＤ及びレギュレーター回路５ａから電源ノードＮｄｉｇに供給される電圧Ｖｄｉｇを電源電位とし、発振器１の外部端子を介して供給される接地電位ＶＳＳを基準電位として動作する。第１構成例の発振器１と同様に、このデジタル回路２は、発振器１の外部端子から入力された信号Ｓｉｎに基づいてデジタル信号Ｓｄｉｇを生成して出力する。
図１３は、図１２のデジタル回路２の構成例を示す図である。図１３に示すように、デジタル回路２は、ＶＤＤを電源電位、ＶＳＳを基準電位として動作するシリアルインターフェース回路２２と、Ｖｄｉｇを電源電位、ＶＳＳを基準電位として動作するデジタル演算回路２４とを含んで構成されている。シリアルインターフェース回路２２の機能及びデジタル演算回路２４の機能は、第１構成例の発振器１におけるデジタル回路２（図５）と同様であるため、その説明を省略する。
図１２に戻り、レギュレーター回路５ｃは、発振器１の外部端子を介して供給される電源電位ＶＤＤから一定の電流Ｉｏｓｃを生成し、発振用回路４の電源ノードＮｏｓｃに供給する電流レギュレーターである。ただし、レギュレーター回路５ｃは、電源電位ＶＤＤから一定の電圧を生成し、発振用回路４の電源ノードＮｏｓｃに供給する電圧レギュレーターであってもよい。レギュレーター回路５ｃは、図１の雑音減衰回路５の一例である。
図１４は、レギュレーター回路５ｃ及び発振用回路４の回路構成例を示す図である。図１４において、レギュレーター回路５ｃの出力電流ＩＯは図１２のＩｏｓｃに相当する。図１４に示す回路は、よく知られた構成であるため説明を省略するが、バイアス回路の出力電圧をＶＩ、ＰＭＯＳトランジスターＭ１とＭ２のサイズ（Ｗ／Ｌ）の比を１：ｎ、ＰＭＯＳトランジスターＭ１のソースとグランドとの間に接続されている抵抗の抵抗値をＲとしたとき、出力電流ＩＯ＝ｎ×ＶＩ／Ｒとなる。一般に、電流レギュレーターは、雑音を減衰させる効果を有する。
また、図１４に示すように、発振用回路４は、ＶＳＳを基準電位として電流Ｉｏｓに応じて動作する増幅回路４２と、ＶＤＤを電源電位、ＶＳＳを基準電位として動作する出力回路４４とを含んで構成されている。増幅回路４２は、例えば、電流Ｉｏｓにより動作するバイポーラ―トランジスターによって水晶振動子６ａから出力される信号を増幅し、増幅した信号を水晶振動子６ａに帰還させることで水晶振動子６ａを共振させる。増幅回路４２は、水晶振動子６ａの負荷容量として機能する不図示の可変容量素子を有しており、この可変容量素子の容量値は、アナログ信号Ｓａｎａによって制御される。そして、水晶振動子６ａの発振周波数は、可変容量素子の容量値に応じて変化する。出力回路４４の機能は、第１構成例の発振器１における発振用回路４の出力回路４４（図７）と同じであるため、その説明を省略する。
このように、第２構成例の発振器１も、外部端子を介して入力される信号Ｓｉｎに応じて、外部端子から出力される発振信号Ｓｏｓｃの周波数が変化するデジタル制御発振器であり、第１構成例の発振器１と同様に、発振信号Ｓｏｓｃが出力される外部端子に到達する雑音の主な伝搬経路として、図９（Ａ）〜図９（Ａ）に示した雑音の伝搬経路Ａ〜Ｄが考えられる。
これに対して、第２構成例の発振器１では、デジタル回路２の電源ノードＮｄｉｇと発振用回路４の電源ノードＮｏｓｃとの間の信号経路上には、少なくともレギュレーター回路５ｃが配置されているため、デジタル回路２で発生し、伝搬経路Ａにより外部端子に到達する雑音は、レギュレーター回路５ｃによって十分に減衰する。
また、第２構成例の発振器１では、デジタル回路２の電源ノードＮｄｉｇとアナログ回路３の電源ノードＮａｎａとの間の信号経路上には、少なくともレギュレーター回路５ｂが配置されているため、デジタル回路２で発生し、伝搬経路Ｂにより外部端子に到達する雑音は、レギュレーター回路５ｂによって十分に減衰する。
さらに、第２構成例の発振器１では、発振用回路４の電源ノードＮｏｓｃとアナログ回
路３の電源ノードＮａｎａとの間の信号経路上に、少なくともレギュレーター回路５ｂが配置されているため、発振用回路４で発生し、伝搬経路Ｃにより外部端子に到達する雑音は、レギュレーター回路５ｂによって十分に減衰する。同様に、雑音の伝搬経路Ｄにも、少なくともレギュレーター回路５ｂが配置されているため、アナログ回路３で発生し、伝搬経路Ｄにより外部端子に到達する雑音は、レギュレーター回路５ｂによって十分に減衰する。
路３の電源ノードＮａｎａとの間の信号経路上に、少なくともレギュレーター回路５ｂが配置されているため、発振用回路４で発生し、伝搬経路Ｃにより外部端子に到達する雑音は、レギュレーター回路５ｂによって十分に減衰する。同様に、雑音の伝搬経路Ｄにも、少なくともレギュレーター回路５ｂが配置されているため、アナログ回路３で発生し、伝搬経路Ｄにより外部端子に到達する雑音は、レギュレーター回路５ｂによって十分に減衰する。
このように、デジタル回路２、アナログ回路３及び発振用回路４のいずれかで発生し、電源ノードＮｖｄｄを経由して、発振信号Ｓｏｓｃが出力される外部端子に到達する雑音は、必ず、レギュレーター回路５ａ、レギュレーター回路５ｂ及びレギュレーター回路５ｃの少なくとも１つによって十分に減衰する。従って、第２構成例の発振器１によれば、発振信号Ｓｏｓｃに対する雑音の影響を低減させ、雑音による出力のジッター特性や周波数精度の劣化を低減させることができる。
１−２−３．第３構成例
図１５は、第３構成例の発振器１のブロック図である。図１５において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図１５に示すように、第３構成例の発振器１は、第１構成例の発振器１（図２）と同様に、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ及び水晶振動子６ａを含み、さらに、レギュレーター回路５ｂに代えてレギュレーター回路５ｃを含んで構成されている。デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、及びレギュレーター回路５ｃは、１つの集積回路（ＩＣ）で構成されていてもよいし、複数の集積回路（ＩＣ）に分かれて構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。
図１５は、第３構成例の発振器１のブロック図である。図１５において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図１５に示すように、第３構成例の発振器１は、第１構成例の発振器１（図２）と同様に、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ及び水晶振動子６ａを含み、さらに、レギュレーター回路５ｂに代えてレギュレーター回路５ｃを含んで構成されている。デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、及びレギュレーター回路５ｃは、１つの集積回路（ＩＣ）で構成されていてもよいし、複数の集積回路（ＩＣ）に分かれて構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。
また、本構成例の発振器１は、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｃ及び水晶振動子６ａが、１つのパッケージ（不図示）に収容されていてもよい。また、図１５に示すように、外部電源端子対は１つのみであってもよい。このようにすれば、発振器１を小型化することができるとともに、発振器１に１系統の電源電圧のみを供給すれば発振信号Ｓｏｓｃを出力させることができるので、この発振器１をシステムのクロック源として利用することができる。
第３構成例の発振器１において、デジタル回路２、発振用回路４、レギュレーター回路５ａ及び水晶振動子６ａの機能は第１構成例の発振器１（図２）と同様であり、レギュレーター回路５ｃの機能は、第２構成例の発振器１（図１２）と同様であるため、その説明を省略する。
アナログ回路３は、電源ノードＮａｎａ（＝電源ノードＮｖｄｄ）に供給される電圧ＶＤＤを電源電位とし、接地電位ＶＳＳを基準電位として動作する。第１構成例の発振器１と同様に、このアナログ回路３は、Ｄ／Ａ変換器３２を含み、デジタル回路２から入力されたデジタル信号Ｓｄｉｇに基づいてアナログ信号Ｓａｎａを生成して出力する。なお、Ｄ／Ａ変換器３２の構成例は、電源電圧がＶＤＤである以外は、図６と同様であるため、その図示及び説明を省略する。
このように、第３構成例の発振器１も、外部端子を介して入力される信号Ｓｉｎに応じて、外部端子から出力される発振信号Ｓｏｓｃの周波数が変化するデジタル制御発振器であり、第１構成例の発振器１と同様に、発振信号Ｓｏｓｃが出力される外部端子に到達する雑音の主な伝搬経路として、図９（Ａ）〜図９（Ａ）に示した雑音の伝搬経路Ａ〜Ｄが考えられる。
これに対して、第３構成例の発振器１では、デジタル回路２の電源ノードＮｄｉｇと発振用回路４の電源ノードＮｏｓｃとの間の信号経路上には、レギュレーター回路５ａ及びレギュレーター回路５ｃが配置されているため、デジタル回路２で発生し、伝搬経路Ａにより外部端子に到達する雑音は、レギュレーター回路５ａ及びレギュレーター回路５ｃによって十分に減衰する。
また、第３構成例の発振器１では、デジタル回路２の電源ノードＮｄｉｇとアナログ回路３の電源ノードＮａｎａとの間の信号経路上には、レギュレーター回路５ａが配置されているため、デジタル回路２で発生し、伝搬経路Ｂにより外部端子に到達する雑音は、レギュレーター回路５ａによって十分に減衰する。
さらに、第３構成例の発振器１では、発振用回路４の電源ノードＮｏｓｃとアナログ回路３の電源ノードＮａｎａとの間の信号経路上に、レギュレーター回路５ｃが配置されているため、発振用回路４で発生し、伝搬経路Ｃにより外部端子に到達する雑音は、レギュレーター回路５ｃによって十分に減衰する。同様に、雑音の伝搬経路Ｄにも、レギュレーター回路５ｃが配置されているため、アナログ回路３で発生し、伝搬経路Ｄにより外部端子に到達する雑音は、レギュレーター回路５ｃによって十分に減衰する。
このように、デジタル回路２、アナログ回路３及び発振用回路４のいずれかで発生し、電源ノードＮｖｄｄを経由して、発振信号Ｓｏｓｃが出力される外部端子に到達する雑音は、必ず、レギュレーター回路５ａ及びレギュレーター回路５ｃの一方又は両方によって十分に減衰する。従って、第３構成例の発振器１によれば、発振信号Ｓｏｓｃに対する雑音の影響を低減させ、雑音による出力のジッター特性や周波数精度の劣化を低減させることができる。
１−２−４．第４構成例
図１６は、第４構成例の発振器１のブロック図である。図１６において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図１６に示すように、第４構成例の発振器１は、第１構成例の発振器１（図２）と同様に、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ｂ及び水晶振動子６ａを含み、さらに、レギュレーター回路５ａに代えてレギュレーター回路５ｃを含んで構成されている。デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ｂ、及びレギュレーター回路５ｃは、１つの集積回路（ＩＣ）で構成されていてもよいし、複数の集積回路（ＩＣ）に分かれて構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。
図１６は、第４構成例の発振器１のブロック図である。図１６において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図１６に示すように、第４構成例の発振器１は、第１構成例の発振器１（図２）と同様に、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ｂ及び水晶振動子６ａを含み、さらに、レギュレーター回路５ａに代えてレギュレーター回路５ｃを含んで構成されている。デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ｂ、及びレギュレーター回路５ｃは、１つの集積回路（ＩＣ）で構成されていてもよいし、複数の集積回路（ＩＣ）に分かれて構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。
また、本構成例の発振器１は、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ｂ、レギュレーター回路５ｃ及び水晶振動子６ａが、１つのパッケージ（不図示）に収容されていてもよい。また、図１６に示すように、外部電源端子対は１つのみであってもよい。このようにすれば、発振器１を小型化することができるとともに、発振器１に１系統の電源電圧のみを供給すれば発振信号Ｓｏｓｃを出力させることができるので、この発振器１をシステムのクロック源として利用することができる。
第４構成例の発振器１において、アナログ回路３、発振用回路４、レギュレーター回路５ｂ及び水晶振動子６ａの機能は第１構成例の発振器１（図２）と同様であり、レギュレーター回路５ｃの機能は、第２構成例の発振器１（図１２）と同様であるため、その説明を省略する。
デジタル回路２は、電源ノードＮｄｉｇ（＝電源ノードＮｖｄｄ）に供給される電圧ＶＤＤを電源電位とし、発振器１の外部端子を介して供給される接地電位ＶＳＳを基準電位
として動作する。第１構成例の発振器１と同様に、このデジタル回路２は、発振器１の外部端子から入力された信号Ｓｉｎに基づいてデジタル信号Ｓｄｉｇを生成して出力する。なお、デジタル回路２の構成例は、電源電圧がＶＤＤである以外は、図５と同様であるため、その図示及び説明を省略する。
として動作する。第１構成例の発振器１と同様に、このデジタル回路２は、発振器１の外部端子から入力された信号Ｓｉｎに基づいてデジタル信号Ｓｄｉｇを生成して出力する。なお、デジタル回路２の構成例は、電源電圧がＶＤＤである以外は、図５と同様であるため、その図示及び説明を省略する。
このように、第４構成例の発振器１も、外部端子を介して入力される信号Ｓｉｎに応じて、外部端子から出力される発振信号Ｓｏｓｃの周波数が変化するデジタル制御発振器であり、第１構成例の発振器１と同様に、発振信号Ｓｏｓｃが出力される外部端子に到達する雑音の主な伝搬経路として、図９（Ａ）〜図９（Ａ）に示した雑音の伝搬経路Ａ〜Ｄが考えられる。
これに対して、第４構成例の発振器１では、デジタル回路２の電源ノードＮｄｉｇと発振用回路４の電源ノードＮｏｓｃとの間の信号経路上には、レギュレーター回路５ｃが配置されているため、デジタル回路２で発生し、伝搬経路Ａにより外部端子に到達する雑音は、レギュレーター回路５ｃによって十分に減衰する。
また、第４構成例の発振器１では、デジタル回路２の電源ノードＮｄｉｇとアナログ回路３の電源ノードＮａｎａとの間の信号経路上には、レギュレーター回路５ｂが配置されているため、デジタル回路２で発生し、伝搬経路Ｂにより外部端子に到達する雑音は、レギュレーター回路５ｂによって十分に減衰する。
さらに、第４構成例の発振器１では、発振用回路４の電源ノードＮｏｓｃとアナログ回路３の電源ノードＮａｎａとの間の信号経路上に、レギュレーター回路５ｂ及びレギュレーター回路５ｃが配置されているため、発振用回路４で発生し、伝搬経路Ｃにより外部端子に到達する雑音は、レギュレーター回路５ｂ及びレギュレーター回路５ｃによって十分に減衰する。同様に、雑音の伝搬経路Ｄにも、レギュレーター回路５ｂ及びレギュレーター回路５ｃが配置されているため、アナログ回路３で発生し、伝搬経路Ｄにより外部端子に到達する雑音は、レギュレーター回路５ｂ及びレギュレーター回路５ｃによって十分に減衰する。
このように、デジタル回路２、アナログ回路３及び発振用回路４のいずれかで発生し、電源ノードＮｖｄｄを経由して、発振信号Ｓｏｓｃが出力される外部端子に到達する雑音は、必ず、レギュレーター回路５ｂ及びレギュレーター回路５ｃの一方又は両方によって十分に減衰する。従って、第４構成例の発振器１によれば、発振信号Ｓｏｓｃに対する雑音の影響を低減させ、雑音による出力のジッター特性や周波数精度の劣化を低減させることができる。
１−３．変形例
第１構成例〜第４構成例の発振器１は、種々の変形実施が可能であり、以下に変形例の一部を示す。
第１構成例〜第４構成例の発振器１は、種々の変形実施が可能であり、以下に変形例の一部を示す。
１−３−１．第１変形例
図示を省略するが、第１変形例の発振器１は、第１構成例〜第４構成例の発振器１に対して、レギュレーター回路の一部又は全部を、例えば図１７に示すようなフィルター回路に置き換えた構成である。フィルター回路は、図１の雑音減衰回路５の一例であり、雑音を減衰させる効果を有する。
図示を省略するが、第１変形例の発振器１は、第１構成例〜第４構成例の発振器１に対して、レギュレーター回路の一部又は全部を、例えば図１７に示すようなフィルター回路に置き換えた構成である。フィルター回路は、図１の雑音減衰回路５の一例であり、雑音を減衰させる効果を有する。
第１変形例の発振器１によれば、第１構成例〜第４構成例の発振器１と同様に、発振信号Ｓｏｓｃに対する雑音の影響を低減させ、雑音による出力のジッター特性や周波数精度の劣化を低減させることができる。
１−３−２．第２変形例
図１８は、第２変形例の発振器１のブロック図である。図１８において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図１８に示すように、第２変形例の発振器１は、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ、水晶振動子６ａ、温度センサー７及びＡ／Ｄ変換器（ＡＤＣ： Analog to Digital Converter）８を含んで構成されている。デジタル回路２は、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ、水晶振動子６ａ、温度センサー７及びＡ／Ｄ変換器８は、不図示のパッケージに収容されている。アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ及び水晶振動子６ａの機能は第１構成例〜第４構成例の発振器１と同様であるため、その説明を省略する。なお、レギュレーター回路５ａ、レギュレーター回路５ｂ及びレギュレーター回路５ｃのうちの１つは無くてもよい。
図１８は、第２変形例の発振器１のブロック図である。図１８において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図１８に示すように、第２変形例の発振器１は、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ、水晶振動子６ａ、温度センサー７及びＡ／Ｄ変換器（ＡＤＣ： Analog to Digital Converter）８を含んで構成されている。デジタル回路２は、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ、水晶振動子６ａ、温度センサー７及びＡ／Ｄ変換器８は、不図示のパッケージに収容されている。アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ及び水晶振動子６ａの機能は第１構成例〜第４構成例の発振器１と同様であるため、その説明を省略する。なお、レギュレーター回路５ａ、レギュレーター回路５ｂ及びレギュレーター回路５ｃのうちの１つは無くてもよい。
温度センサー７は、その周辺の温度に応じた信号（例えば、温度に応じた電圧）を出力する感温素子であり、例えば、その出力とグランドとの間に、１又は複数のダイオードが順方向に直列に接続された構成などで実現される。
Ａ／Ｄ変換器８は、温度センサー７の出力信号をデジタル信号に変換して出力する。Ａ／Ｄ変換器８としては、よく知られている、並列比較型、逐次比較型、デルタ・シグマ型、二重積分型などの種々のタイプのものを用いることができる。
デジタル回路２は、Ａ／Ｄ変換器８の出力信号に基づく信号Ｓｉｎが入力され、デジタル信号Ｓｄｉｇを出力する。具体的には、デジタル回路２は、デジタル演算回路２４を含んで構成されており、デジタル演算回路２４は、Ａ／Ｄ変換器８の出力信号に基づく信号Ｓｉｎから水晶振動子６ａの周波数温度特性を補正するための温度補償電圧のデジタル値を計算し、計算結果のデジタル信号Ｓｄｉｇを出力する。
この第２変形例の発振器１は、温度センサー７の出力信号に応じたアナログ信号Ｓａｎａの電圧（温度補償電圧）を発振用回路４の可変容量素子に供給することで、温度によらず発振信号Ｓｏｓｃの周波数をほぼ一定に保持する温度補償型発振器である。
第２変形例の発振器１によれば、第１構成例〜第４構成例の発振器１と同様に、発振信号Ｓｏｓｃに対する雑音の影響を低減させ、雑音による出力のジッター特性や周波数精度の劣化を低減させることができる。
１−３−３．第３変形例
図１９は、第３変形例の発振器１のブロック図である。図１９において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図１９に示すように、第３変形例の発振器１は、第２変形例の発振器１（図１８）と同様に、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ、水晶振動子６ａ、温度センサー７及びＡ／Ｄ変換器８を含んで構成されている。デジタル回路２は、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ、水晶振動子６ａ、温度センサー７及びＡ／Ｄ変換器８は、不図示のパッケージに収容されている。アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ及び水晶振動子６ａの機能は第１構成例〜第４構成例の発振器１と同様であり、また、温度センサー７及びＡ／Ｄ変換器８の機能は第２変形例の発振器１と同様であるため、その説明を省略する。なお、レギュレーター回路５ａ、レギュレーター回路５ｂ
及びレギュレーター回路５ｃのうちの１つは無くてもよい。
図１９は、第３変形例の発振器１のブロック図である。図１９において、図１の構成要素と対応する構成要素には、図１と同じ符号又は関連する符号を付している。図１９に示すように、第３変形例の発振器１は、第２変形例の発振器１（図１８）と同様に、デジタル回路２、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ、水晶振動子６ａ、温度センサー７及びＡ／Ｄ変換器８を含んで構成されている。デジタル回路２は、アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ、水晶振動子６ａ、温度センサー７及びＡ／Ｄ変換器８は、不図示のパッケージに収容されている。アナログ回路３、発振用回路４、レギュレーター回路５ａ、レギュレーター回路５ｂ、レギュレーター回路５ｃ及び水晶振動子６ａの機能は第１構成例〜第４構成例の発振器１と同様であり、また、温度センサー７及びＡ／Ｄ変換器８の機能は第２変形例の発振器１と同様であるため、その説明を省略する。なお、レギュレーター回路５ａ、レギュレーター回路５ｂ
及びレギュレーター回路５ｃのうちの１つは無くてもよい。
デジタル回路２は、外部入力信号Ｓｉｎ１及びＡ／Ｄ変換器８の出力信号に基づく信号Ｓｉｎ２が入力され、デジタル信号Ｓｄｉｇを出力する。具体的には、デジタル回路２は、シリアルインターフェース回路２２とデジタル演算回路２４とを含んで構成されており、シリアルインターフェース回路２２は、外部入力信号Ｓｉｎ１が入力され、外部入力信号Ｓｉｎ１に含まれるシリアルデータ信号をデジタル演算回路に出力する。デジタル演算回路２４は、Ａ／Ｄ変換器８の出力信号に基づく信号Ｓｉｎ２を用いて水晶振動子６ａの周波数温度特性を補正するための温度補償電圧のデジタル値を計算し、シリアルインターフェース回路２２が出力するシリアルデータ信号をＮビットのデジタル値に変換し、当該デジタル値を温度補償電圧のデジタル値と加算してデジタル信号Ｓｄｉｇを生成し、出力する。
この第３変形例の発振器１は、温度によらず発振信号Ｓｏｓｃの周波数をほぼ一定に保持するとともに、外部端子を介して入力される信号Ｓｉｎに応じて、外部端子から出力される発振信号Ｓｏｓｃの周波数が変化するデジタル制御温度補償型発振器である。
第３変形例の発振器１によれば、第１構成例〜第４構成例の発振器１と同様に、発振信号Ｓｏｓｃに対する雑音の影響を低減させ、雑音による出力のジッター特性や周波数精度の劣化を低減させることができる。
２．電子機器
図２０は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図２０の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
図２０は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図２０の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
発振器３１０は、例えば、不図示の制御回路と共振器を内蔵しており、制御回路が共振器（不図示）を共振させて発振信号を発生させる。この発振信号は発振器３１０からＣＰＵ３２０に出力される。
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種
制御を行う。
制御を行う。
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
発振器３１０として例えば上述した各構成例の発振器１や各変形例の発振器１を適用することにより、信頼性の高い電子機器を実現することができる。
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、デジタルＰＬＬ（Phase Locked Loop）、通信ネットワーク機器（例えば、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器）、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源、あるいは電圧可変型発振器（ＶＣＯ）等として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。本実施形態の電子機器３００は、発振器３１０として、例えば上述した各構成例の発振器１や各変形例の発振器１を適用することにより、発振器１が低ノイズ、低ジッターの発振信号を出力可能であるため、例えば通信基地局などに利用可能な、高性能、高信頼性を所望される伝送機器にも適用することができる。
３．移動体
図２１は、本実施形態の移動体の一例を示す図（上面図）である。図２１に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図２１の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
図２１は、本実施形態の移動体の一例を示す図（上面図）である。図２１に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図２１の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
発振器４１０は、例えば、不図示の制御回路と共振器とを備えており、制御回路が共振器を共振させて発振信号を発生させる。この発振信号は発振器４１０の外部端子からコントローラー４２０，４３０，４４０に出力され、例えばクロック信号として用いられる。
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。
発振器４１０として例えば上述した各構成例の発振器１や各変形例の発振器１を適用することにより、信頼性の高い移動体を実現することができる。
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
１ 発振器、２ デジタル回路、３ アナログ回路、４ 発振用回路、５ 雑音減衰回路、５ａ レギュレーター回路、５ｂ レギュレーター回路、５ｃ レギュレーター回路、６ 共振器、６ａ 水晶振動子、７ 温度センサー、８ Ａ／Ｄ変換器（ＡＤＣ）、２２
シリアルインターフェース回路、２４ デジタル演算回路、３２ Ｄ／Ａ変換器（ＤＡＣ）、３３ スイッチ制御回路、３４ 上位ＤＡＣ、３５ オペアンプ、３６ オペアンプ、３７ 下位ＤＡＣ、３８ オペアンプ、４２ 増幅回路、４４ 出力回路、３００ 電子機器、３１０ 発振器、３２０ ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０
ＲＡＭ、３６０ 通信部、３７０ 表示部、４００ 移動体、４１０ 発振器、４２０，４３０，４４０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー
シリアルインターフェース回路、２４ デジタル演算回路、３２ Ｄ／Ａ変換器（ＤＡＣ）、３３ スイッチ制御回路、３４ 上位ＤＡＣ、３５ オペアンプ、３６ オペアンプ、３７ 下位ＤＡＣ、３８ オペアンプ、４２ 増幅回路、４４ 出力回路、３００ 電子機器、３１０ 発振器、３２０ ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０
ＲＡＭ、３６０ 通信部、３７０ 表示部、４００ 移動体、４１０ 発振器、４２０，４３０，４４０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー
Claims (7)
- 第１の信号が入力され、デジタル信号を出力するデジタル回路と、
前記デジタル信号に基づく第２の信号が入力され、アナログ信号を出力するアナログ回路と、
共振器と、
前記アナログ信号に基づく第３の信号が入力され、前記共振器を共振させて発振信号を出力する発振用回路と、
複数の雑音減衰回路と、を含み、
前記デジタル回路の電源ノードと前記発振用回路の電源ノードとの間の信号経路上に、少なくとも１つの前記雑音減衰回路が配置され、
前記デジタル回路の電源ノードと前記アナログ回路の電源ノードとの間の信号経路上に、少なくとも１つの前記雑音減衰回路が配置され、
前記発振用回路の電源ノードと前記アナログ回路の電源ノードとの間の信号経路上に、少なくとも１つの前記雑音減衰回路が配置されている、発振器。 - 前記雑音減衰回路は、レギュレーター回路またはフィルター回路である、請求項１に記載の発振器。
- 前記第１の信号は、前記発振用回路を制御するための信号である、請求項１又は２に記載の発振器。
- 前記アナログ信号は、前記発振信号の周波数を調整するための信号である、請求項１乃至３のいずれか一項に記載の発振器。
- 感温素子を含み、
前記デジタル回路は、
前記感温素子から出力される信号に基づく前記第１の信号が入力され、前記発振信号の周波数を調整するための前記デジタル信号を出力する、請求項１乃至４のいずれか一項に記載の発振器。 - 請求項１乃至５のいずれか一項に記載の発振器を備えている、電子機器。
- 請求項１乃至６のいずれか一項に記載の発振器を備えている、移動体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015007930A JP2016134735A (ja) | 2015-01-19 | 2015-01-19 | 発振器、電子機器及び移動体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015007930A JP2016134735A (ja) | 2015-01-19 | 2015-01-19 | 発振器、電子機器及び移動体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2016134735A true JP2016134735A (ja) | 2016-07-25 |
Family
ID=56464439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015007930A Pending JP2016134735A (ja) | 2015-01-19 | 2015-01-19 | 発振器、電子機器及び移動体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2016134735A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019208141A (ja) * | 2018-05-29 | 2019-12-05 | ローム株式会社 | 半導体装置 |
| JP2020005259A (ja) * | 2019-07-18 | 2020-01-09 | 株式会社東芝 | 半導体装置 |
| CN111200399A (zh) * | 2018-11-19 | 2020-05-26 | 精工爱普生株式会社 | 电路装置、电源电路、振荡器、电子设备及移动体 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0729922U (ja) * | 1993-11-10 | 1995-06-02 | シチズン時計株式会社 | デジタル温度補償型水晶発振器 |
| JPH10290118A (ja) * | 1997-02-12 | 1998-10-27 | Meidensha Corp | ディジタル温度補償水晶発振装置 |
| JP2001339295A (ja) * | 2000-05-26 | 2001-12-07 | Kenwood Corp | 発振信号生成器 |
-
2015
- 2015-01-19 JP JP2015007930A patent/JP2016134735A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0729922U (ja) * | 1993-11-10 | 1995-06-02 | シチズン時計株式会社 | デジタル温度補償型水晶発振器 |
| JPH10290118A (ja) * | 1997-02-12 | 1998-10-27 | Meidensha Corp | ディジタル温度補償水晶発振装置 |
| JP2001339295A (ja) * | 2000-05-26 | 2001-12-07 | Kenwood Corp | 発振信号生成器 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019208141A (ja) * | 2018-05-29 | 2019-12-05 | ローム株式会社 | 半導体装置 |
| CN111200399A (zh) * | 2018-11-19 | 2020-05-26 | 精工爱普生株式会社 | 电路装置、电源电路、振荡器、电子设备及移动体 |
| JP2020086619A (ja) * | 2018-11-19 | 2020-06-04 | セイコーエプソン株式会社 | 回路装置、電源回路、発振器、電子機器及び移動体 |
| US11177736B2 (en) | 2018-11-19 | 2021-11-16 | Seiko Epson Corporation | Circuit device, power supply circuit, oscillator, electronic apparatus, and vehicle |
| JP7147498B2 (ja) | 2018-11-19 | 2022-10-05 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| CN111200399B (zh) * | 2018-11-19 | 2023-07-14 | 精工爱普生株式会社 | 电路装置、电源电路、振荡器、电子设备及移动体 |
| JP2020005259A (ja) * | 2019-07-18 | 2020-01-09 | 株式会社東芝 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6123983B2 (ja) | 発振回路、半導体集積回路装置、振動デバイス、電子機器、および移動体 | |
| US10084459B2 (en) | Oscillator, electronic apparatus, and moving object | |
| JP6241587B2 (ja) | 集積回路、振動デバイス、電子機器、移動体及び集積回路のモード切り替え方法 | |
| JP2013211654A (ja) | 発振器、電子機器及び発振器の温度補償方法 | |
| US10027331B2 (en) | Oscillator, electronic apparatus, and moving object | |
| JP6288411B2 (ja) | 発振回路、発振器、電子機器および移動体 | |
| JP2015128220A (ja) | 発振回路、発振器、電子機器、移動体及び発振器の周波数調整方法 | |
| CN105897165B (zh) | 振荡电路、振荡器、电子设备以及移动体 | |
| US20160226447A1 (en) | Oscillator, electronic apparatus, and moving object | |
| US9537448B2 (en) | Oscillator, electronic apparatus, and moving object | |
| JP2016134735A (ja) | 発振器、電子機器及び移動体 | |
| CN105471390B (zh) | 半导体电路、振荡器、电子设备以及移动体 | |
| JP6414382B2 (ja) | 発振回路、発振器、電子機器及び移動体 | |
| TW201414182A (zh) | 振盪電路、電子機器及移動體 | |
| US9344033B2 (en) | Variable capacitance circuit, oscillator circuit, vibratory device, electronic apparatus, moving object, and method of manufacturing vibratory device | |
| US9515664B2 (en) | Oscillator, electronic apparatus, and moving object | |
| US10680554B2 (en) | Circuit device, oscillator, electronic apparatus, and vehicle | |
| JP2016134736A (ja) | 発振器、電子機器及び移動体 | |
| JP2016144126A (ja) | Ｄ／ａ変換回路、発振器、電子機器及び移動体 | |
| JP2016187132A (ja) | 発振器、電子機器および移動体 | |
| JP2015070399A (ja) | 発振回路、発振器、電子機器及び移動体 | |
| JP2016144127A (ja) | 発振器、電子機器及び移動体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171221 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181024 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181031 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190522 |