JP2016134736A - 発振器、電子機器及び移動体 - Google Patents

Abstract

【課題】デジタル制御部で発生する雑音が発振用回路に回り込むことによる発振出力の特性の劣化を低減させることが可能な発振器を提供すること。【解決手段】発振器１は、水晶振動子４（共振器）と、水晶振動子４を共振させる発振用ＩＣ３（第１の集積回路）と、発振用ＩＣ３を制御するためのデジタル制御部を含む制御用ＩＣ２（第２の集積回路）と、を含む。【選択図】図２

Description

本発明は、発振器、電子機器及び移動体に関する。

特許文献１には、パッケージに、集積回路、圧電素子及びチップ容量等の電子部品が個々に搭載されている発振器が記載されている。

特開平８−２０４４５２号公報

特許文献１に記載の発振器は、集積回路の中に、圧電素子を共振させるための発振用回路と共振周波数を制御するための制御回路とが混在しており、制御回路が発生させる雑音が発振用回路に回り込んで、発振出力の雑音特性を劣化させる場合がある。特に、制御回路の少なくとも一部をデジタル回路で構成する場合には、デジタル回路で発生する雑音が大きいため、発振出力の雑音特性の劣化が顕著になる。

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、デジタル制御部で発生する雑音が発振用回路に回り込むことによる発振出力の特性の劣化を低減させることが可能な発振器を提供することができる。また、本発明のいくつかの態様によれば、当該発振器を用いた電子機器及び移動体を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る発振器は、共振器と、前記共振器を共振させる発振用回路を含む第１の集積回路と、前記第１の集積回路を制御するためのデジタル制御部を含む第２の集積回路と、を含む。

本適用例に係る発振器によれば、発振用回路とデジタル制御部とを２つの集積回路に分けて構成されているので、これらが１つの集積回路で構成されている発振器と比較して、デジタル制御部で発生し、信号ラインや電源ラインあるいは集積回路の基板を経由して発振用回路に到来する雑音を低減させることができる。従って、本適用例に係る発振器によれば、デジタル制御部で発生する雑音が発振用回路に回り込むことによる発振出力の特性の劣化を低減させることができる。

［適用例２］
上記適用例に係る発振器において、前記第１の集積回路は、前記第２の集積回路による制御に基づき、前記共振器の共振周波数を制御してもよい。

本適用例によれば、デジタル制御部で発生する雑音が発振用回路に回り込むことによる発振出力の特性の劣化を低減させることが可能なデジタル制御発振器（デジタル信号によ
り周波数を制御可能な発振器）を提供することができる。

［適用例３］
上記適用例に係る発振器において、前記第２の集積回路は、前記第１の集積回路を制御するための信号を生成するＤ／Ａ変換回路を含んでもよい。

［適用例４］
上記適用例に係る発振器は、前記共振器、前記第１の集積回路及び前記第２の集積回路が搭載されているパッケージを含んでもよい。

［適用例５］
上記適用例に係る発振器は、前記パッケージに設けられている電源端子から前記第１の集積回路への電源供給経路及び前記電源端子から前記第２の集積回路への電源供給経路の少なくとも一方に設けられている雑音低減手段と、を含んでもよい。

本適用例によれば、第１の集積回路に電源電圧を供給するための電源端子と、第２の集積回路に電源電圧を供給するための電源端子とを共通化することで端子数が減り、発振器を小型化することができる。また、雑音低減手段により、電源ラインを経由してデジタル制御部から発振用回路に到来する雑音が低減される。従って、本適用例によれば、デジタル制御部で発生する雑音が発振用回路に回り込むことによる発振出力の特性の劣化を低減させることが可能な小型の発振器を提供することができる。

［適用例６］
上記適用例に係る発振器において、前記雑音低減手段が、バイパスコンデンサー又はフィルター回路であってもよい。

［適用例７］
上記適用例に係る発振器において、前記パッケージに、前記第１の集積回路及び前記第２の集積回路の少なくとも一方の機能試験を行うための第１の端子が設けられていてもよい。

［適用例８］
上記適用例に係る発振器において、前記機能試験が、前記共振器の共振周波数を制御するための信号の測定であってもよい。

［適用例９］
上記適用例に係る発振器において、前記パッケージに、前記デジタル制御部にクロック信号を入力するための第２の端子が設けられ、前記第２の端子は、前記第１の集積回路よりも前記第２の集積回路に近い位置に設けられていてもよい。

本適用例に係る発振器によれば、クロック信号が入力される第２の端子と第２の集積回路の端子とを接続する配線を短くして当該配線と他の配線との間の寄生容量を低減させることができる。従って、大きな雑音を発生させやすいクロック信号から、寄生容量を介して他の配線を伝搬する信号に誘導される雑音を低減させ、発振出力の特性の劣化を低減させることができる。

［適用例１０］
上記適用例に係る発振器において、前記共振器は、前記第２の集積回路よりも前記第１の集積回路に近い位置に設けられていてもよい。

本適用例に係る発振器によれば、共振器の出力端子と第１の集積回路の端子とを接続する配線を短くして当該配線と他の配線との寄生容量を低減させることができる。従って、一般に微小信号である共振器の出力信号に、他の配線から寄生容量を介して誘導される雑音を低減させ、発振出力の特性の劣化を低減させることができる。

［適用例１１］
本適用例に係る電子機器は、上記のいずれかの発振器を備えている。

［適用例１２］
本適用例に係る移動体は、上記のいずれかの発振器を備えている。

これらの適用例によれば、発振出力の特性の劣化を低減させることが可能な発振器を用いるので、信頼性の高い電子機器及び移動体を実現することができる。

本実施形態の発振器の斜視図。 第１実施形態の発振器の構成を示す図。 制御電圧と発振信号の周波数との関係の一例を示す図。 第１実施形態の発振器の実装例を示す図。 誘導ノイズについて説明するための図。 誘導ノイズについて説明するための図。 第２実施形態の発振器の構成を示す図。 第２実施形態の発振器の実装例を示す図。 第３実施形態の発振器の構成を示す図。 第３実施形態の発振器の実装例を示す図。 第４実施形態の発振器における制御用ＩＣの構成を示す図。 第１変形例の発振器の実装例を示す図。 第３変形例の発振器の構成を示す図。 本実施形態の電子機器の構成の一例を示す機能ブロック図。 本実施形態の移動体の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．発振器
１−１．第１実施形態
図１は、本実施形態の発振器の斜視図である。また、図２は、第１実施形態の発振器の構成を示す図である。第１実施形態の発振器１は、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御発振器であり、図１及び図２に示すように、制御用集積回路（ＩＣ：Integrated Circuit）２、発振用集積回路（ＩＣ）３、水晶振動子４、並びに、制御用ＩＣ２、発振用ＩＣ３及び水晶振動子４が搭載されているパッケージ１０を含んで構成されている。

制御用ＩＣ２は、その電源端子に発振器１の電源端子ＶＤＤから電源電位ＶＤＤが供給され、そのグラウンド端子にグラウンド端子ＧＮＤから接地電位ＶＳＳが供給されて動作する。同様に、発振用ＩＣ３は、その電源端子に発振器１の電源端子ＶＤＤから電源電位ＶＤＤが供給され、そのグラウンド端子にグラウンド端子ＧＮＤから接地電位ＶＳＳが供給されて動作する。

制御用ＩＣ２（第２の集積回路の一例）は、図２に示すように、レギュレーター回路２１、レギュレーター回路２２、シリアルインターフェース回路２３、デジタル演算回路２４及びＤ／Ａ変換回路（ＤＡＣ：Digital to Analog Converter）２５を含んで構成されている。

レギュレーター回路２１は、電源電位ＶＤＤから一定の電圧を生成し、シリアルインターフェース回路２３及びデジタル演算回路２４に供給する電圧レギュレーターである。

レギュレーター回路２２は、電源電位ＶＤＤから一定の電圧を生成し、Ｄ／Ａ変換回路２５の電源ノードに供給する電圧レギュレーター、又は、電源電位ＶＤＤから一定の電流を生成し、Ｄ／Ａ変換回路２５の電源ノードに供給する電流レギュレーターである。

シリアルインターフェース回路２３は、発振器１の３つの外部端子ＣＳＸ，ＳＣＫ，ＤＩＮからそれぞれ入力されるチップセレクト信号、シリアルデータ信号及びクロック信号を制御用ＩＣ２の３つの端子を介して受け取り、チップセレクト信号がアクティブの時にクロック信号に同期してシリアルデータ信号を取得し、デジタル演算回路２４に出力する。シリアルインターフェース回路２３は、例えば、ＳＰＩ（Serial Peripheral Interface）バス対応のインターフェース回路であってもよい。なお、本実施形態では、シリアルインターフェース回路２３は、３線式のインターフェース回路であるが、これに限られず、例えば、Ｉ^２Ｃ（Inter-Integrated Circuit）バス対応の２線式のインターフェース回路であってもよい。

デジタル演算回路２４は、シリアルインターフェース回路２３が出力するシリアルデータ信号をＮビットのデータ信号に変換して出力する。

Ｄ／Ａ変換回路２５は、デジタル演算回路２４が出力するＮビットのデータ信号をアナログ信号に変換することにより、発振用ＩＣ３を制御するための制御信号を生成し、制御用ＩＣ２の端子から出力する。Ｄ／Ａ変換回路２５としては、よく知られている、抵抗分圧型（電圧分配型、抵抗ストリング型、あるいは電圧ポテンショメータ型とも呼ばれる）、抵抗ラダー型（Ｒ−２Ｒラダー型等）、容量アレイ型、デルタ・シグマ型などの種々のタイプのものを用いることができる。

発振用ＩＣ３（第１の集積回路の一例）は、水晶振動子４と接続されており、制御用ＩＣ２が出力する制御信号に応じた周波数で水晶振動子４を共振させ、発振信号を出力する。この発振信号は、発振器１の２つの外部端子ＯＵＴ，ＯＵＴＸを介して差動の発振信号として発振器１の外部に出力される。また、発振用ＩＣ３は、制御用ＩＣ２による制御に基づき、水晶振動子４の共振周波数を制御する。なお、水晶振動子４は、共振器の一例であり、水晶振動子４に代えて他の共振器を用いてもよい。共振器は、電気的な共振回路でもよいし、電気機械的な共振子等であってもよい。共振器は、例えば、振動子であってもよい。振動子は、例えば、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等であってもよい。また、振動子の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、共振器は、アルカリ金属等を内部に収容したガスセルとアルカリ金属等の原子と相互作用する光を用いた光共振器、マイクロ波領域で共振する空洞型共振器や誘電体共振器、ＬＣ共振器等であってもよい。

図２に示すように、発振用ＩＣ３は、レギュレーター回路３１、増幅回路３２及び出力
回路３３を含んで構成されている。

レギュレーター回路３１は、電源電位ＶＤＤから一定の電流を生成し、増幅回路３２の電源ノードに供給する電流レギュレーター、又は、電源電位ＶＤＤから一定の電圧を生成し、増幅回路３２の電源ノードに供給する電圧レギュレーターである。

増幅回路３２は、例えば、レギュレーター回路３１から供給される電流により動作するバイポーラ―トランジスターによって、水晶振動子４から出力される信号を増幅し、増幅した信号を水晶振動子４に帰還させることで水晶振動子４を共振させる。あるいは、増幅回路３２は、レギュレーター回路３１から供給される電圧により動作するＣＭＯＳインバーター素子によって水晶振動子４から出力される信号を増幅し、増幅した信号を水晶振動子４に帰還させることで水晶振動子４を共振させてもよい。

増幅回路３２は、水晶振動子４の負荷容量として機能する不図示の可変容量素子を有しており、この可変容量素子には、発振用ＩＣ３の端子を介して、制御用ＩＣ２が出力する制御信号の電圧（制御電圧）が印加され、その容量値は制御電圧によって制御される。そして、水晶振動子４の発振周波数は、可変容量素子の容量値に応じて変化する。

なお、増幅回路３２と水晶振動子４により、例えば、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々の発振回路が構成されてもよい。

出力回路３３は、例えば、増幅回路３２が増幅した信号（水晶振動子４の入力信号）をバッファリングあるいはレベルシフトして発振信号を生成し、出力する。出力回路３３は、例えば、ＬＶＰＥＣＬ（Low-Voltage Positive-referenced Emitter Coupled Logic）、ＬＶＤＳ（Low-Voltage Differential Signals）、ＨＣＳＬ（High-speed Current Steering Logic）等の規格のいずれかに対応した差動の発振信号を生成する。そして、出力回路３３は、外部端子ＯＥがＨ（ハイ）レベルの時は発振用ＩＣ３の２つの端子から発振信号を出力し、外部端子ＯＥがＬ（ロー）レベルの時は発振信号の出力を停止する。発振用ＩＣ３から出力された差動の発振信号は、発振器１の２つの外部端子ＯＵＴ，ＯＵＴＸから外部に出力される。なお、出力回路３３は、ＣＭＯＳレベルの発振信号などのシングルエンドの発振信号を生成し、外部端子ＯＵＴから外部に出力してもよい。この場合、外部端子ＯＵＴＸは不要である。

増幅回路３２、あるいは、増幅回路３２と出力回路３３は、水晶振動子４を共振させるための発振用回路として機能する。

発振用ＩＣ３と水晶振動子４によって構成される発振回路は、制御用ＩＣ２が出力する制御信号の電圧（制御電圧）に応じた周波数の発振信号を出力する電圧制御水晶発振回路として機能する。図３に、制御電圧と発振信号の周波数との関係の一例を示す。図３において、横軸は制御電圧（単位：Ｖ）であり、縦軸は発振信号の周波数偏差（単位：ｐｐｍ）である。図３から明らかなように、制御電圧に雑音が重畳すると、雑音のレベルに応じて発振信号の周波数が変動する。すなわち、制御用ＩＣ２から発振用ＩＣ３へ伝搬する制御信号に重畳する雑音は、周波数感度が高いため、発振器１の周波数精度を劣化させる大きな要因になるため、できるだけ除去することが望ましい。

次に、第１実施形態の発振器１の実装例について説明する。図４（Ａ）は、発振器１を上面から視た平面図（上面図）であり、図４（Ｂ）は、発振器１の底面を上面から視た透視図である。なお、図４（Ａ）は、蓋（リッド）が無いものとして図示されている。

図４（Ａ）に示すように、パッケージ１０の内部において、実装基板１１の表面に制御用ＩＣ２、発振用ＩＣ３及び水晶振動子４が配置されている。また、図４（Ｂ）に示すように、パッケージ１０の底面（裏面）において、図中の上辺にはＶＤＤ端子、ＯＵＴＸ端子、ＯＵＴ端子として機能する３つの電極１４が設けられ、下辺にはＤＩＮ端子、ＯＥ端子、ＧＮＤ端子として機能する３つの電極１４が設けられ、左辺にはＣＳＸ端子として機能する１つの電極１４が設けられ、右辺にはＳＣＫ端子として機能する１つの電極１４が設けられている。

制御用ＩＣ２の端子として機能する各パッド（不図示）は、それぞれ、ボンディングワイヤー１３により、実装基板１１の表面に設けられた電極１２と接続されている。同様に、発振用ＩＣ３の端子として機能する各パッド（不図示）は、それぞれ、ボンディングワイヤー１３により、実装基板１１の表面に設けられた電極１２と接続されている。また、水晶振動子４の裏面には、入力端子及び出力端子として機能する２つの電極（不図示）が設けられており、この２つの電極と、発振用ＩＣ３の２つの端子と接続される２つの電極１２とは、パッケージ１０あるいは実装基板１１に設けられた２本の配線（不図示）によってそれぞれ接続されている。

制御用ＩＣ２の制御信号の出力用パッドと接続される電極１２と、発振用ＩＣ３の制御信号の入力用パッドと接続される電極１２とは、パッケージ１０あるいは実装基板１１に設けられた配線（不図示）によって接続されている。また、制御用ＩＣ２のその他の各パッドは、ＶＤＤ端子、ＧＮＤ端子、ＣＳＸ端子、ＳＣＫ端子、ＤＩＮ端子として機能する各電極１４と、パッケージ１０あるいは実装基板１１に設けられた配線（不図示）によって接続されている。同様に、発振用ＩＣ３のその他の各パッドは、ＶＤＤ端子、ＧＮＤ端子、ＯＥ端子、ＯＵＴ端子、ＯＵＴＸ端子として機能する各電極１４と、パッケージ１０あるいは実装基板１１に設けられた配線（不図示）によって接続されている。

図４（Ｂ）に示すような電極１４の配置にしている理由の１つは、従来の差動出力の電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator）との互換性を持たせるためである。すなわち、従来の差動出力の電圧制御水晶発振器（ＶＣＸＯ）は、ＶＤＤ端子、ＧＮＤ端子、ＶＣ端子、ＯＥ端子、ＯＵＴ端子、ＯＵＴＸ端子の６端子を有しており、ＶＤＤ端子、ＧＮＤ端子、ＯＥ端子、ＯＵＴ端子、ＯＵＴＸ端子の５端子に対応する５つの電極の配置は、図４（Ｂ）と同様である。そして、発振器１では、従来のＶＣ端子の位置には、ＶＣ端子に機能が最も近いＤＩＮ端子に対応する電極１４が設けられ、ＣＳＸ端子とＳＣＫ端子に対応する２つの電極１４は、従来の差動出力の電圧制御水晶発振器（ＶＣＸＯ）では空いている位置（パッケージ１０の底面の図４（Ｂ）における左辺と右辺）に設けられている。

図４（Ｂ）に示すように、ＳＣＫ端子（第２の端子の一例）に対応する電極１４は、発振用ＩＣ３よりも制御用ＩＣ２に近い位置に設けられている。すなわち、ＳＣＫ端子に対応する電極１４は、パッケージ１０の底面において、図４（Ｂ）の左辺ではなく右辺に設けられている。また、図４（Ａ）に示すように、発振用ＩＣ３は、制御用ＩＣ２と水晶振動子４との間に配置されている。すなわち、水晶振動子４は、制御用ＩＣ２よりも発振用ＩＣ３に近い位置に設けられている。これらの理由は以下の通りである。

図５に示すように、ＣＳＸ端子、ＳＣＫ端子及びＤＩＮ端子から制御用ＩＣ２の３つの端子までそれぞれデジタル信号が伝搬する３本の配線と、水晶振動子４の電極から発振用ＩＣ３の端子まで信号が伝搬する配線との間の寄生容量Ｃ１，Ｃ２，Ｃ３によって、水晶振動子４から発振用ＩＣ３に入力される信号には、その容量値に応じた誘導ノイズが重畳する。ＣＳＸ端子、ＳＣＫ端子及びＤＩＮ端子から入力されるデジタル信号は、ＨレベルがＶＤＤ付近であるのに対して、水晶振動子４から発振用ＩＣ３に入力される信号は相対
的に微小な信号であるため、この誘導ノイズが重畳すると発振器１の周波数精度が劣化する。図６に示すように、ＳＣＫ端子から入力されるクロック信号は最も周波数が高く（変化点が多く）、クロック信号からの誘導ノイズによる影響が最も大きく、例えばＣ２が０．０１ｐＦ程度の場合、電源電位ＶＤＤの１／１００程度の電圧の誘導ノイズが発生し得る。従って、このクロック信号による誘導ノイズを低減するために、寄生容量Ｃ２を小さくすることが重要である。そこで、ＳＣＫ端子を制御用ＩＣ２に近い位置に設けることにより、ＳＣＫ端子と制御用ＩＣ２の端子とを接続する配線を短くし、水晶振動子４を発振用ＩＣ３に近い位置に設けることにより、水晶振動子４の端子と発振用ＩＣ３の端子とを接続する配線を短くしている。これにより、寄生容量Ｃ２を低減させている。水晶振動子４の端子と発振用ＩＣ３の端子とを接続する配線の長さを短くすることにより、誘導ノイズに限らず他の様々な雑音による影響も低減させることができる。

なお、ＣＳＸ端子に対応する電極１４は、水晶振動子４に近い位置（パッケージ１０の底面の図４（Ｂ）における左辺）に設けられているため、図５に示す寄生容量Ｃ１は寄生容量Ｃ２やＣ３よりも大きくなり得るが、図６に示すように、チップセレクト信号の周波数は低い（変化点が少ない）ため、チップセレクト信号による誘導ノイズの影響は小さい。

また、パッケージ設計において、寄生容量が小さくなる様に設計する必要が有る。例えば、ＣＳＸのパッケージ内配線と水晶振動子関係の配線の距離を離す事や、ＧＮＤ配線層のシールドを儲ける事などが有効である。

また、発振器１において、シリアルインターフェース回路２３、デジタル演算回路２４及びＤ／Ａ変換回路２５を有するデジタル制御回路（デジタル制御部）と、増幅回路３２及び出力回路３３を含む発振用回路とを、１チップの発振制御用ＩＣではなく、制御用ＩＣ２と発振用ＩＣ３の２チップに分けているのは、以下の理由による。

発振器１は、外部からのデジタルデータによって発振周波数が制御されるものであり、例えば、位相同期回路網やデジタル変調回路網に使用されることを想定すると、高速なデジタルデータが供給される場合もある。また、ＣＰＵなどの制御系の電源や制御信号の雑音は、一般にアナログ回路網の雑音よりも大きいことが想定される。従って、シリアルインターフェース回路２３を経由してＤ／Ａ変換回路２５に到来するデジタルデータにはある程度の雑音が含まれており、Ｄ／Ａ変換回路２５がデジタルデータを処理する過程でも雑音が発生すると考えられる。そのため、仮に、デジタル制御回路と発振用回路とを１チップの発振制御用ＩＣで構成すると、外部からのデジタルデータに重畳された雑音やデジタル制御回路で発生する雑音が、信号ラインや電源ラインあるいはＩＣ基板を経由して発振用回路に到来する可能性が高い。

発振用回路に到来する雑音の伝搬経路としては、例えば、外部からのデジタルデータに重畳された雑音やＤ／Ａ変換回路２５で発生した雑音が、Ｄ／Ａ変換回路２５の電源ラインから発振用回路の電源ラインに到来する伝搬経路が存在する。さらに、発振用回路で発生した雑音が、発振用回路の電源ラインからＤ／Ａ変換回路２５の電源ラインに到来し、Ｄ／Ａ変換回路２５が出力する制御信号に重畳して、再び発振用回路に入力される伝搬経路も存在する。前述のように、制御信号に重畳する雑音は、周波数感度が高いため、発振器１の周波数精度を劣化させる大きな要因になる。これらの伝搬経路により発振用回路に到来し得る雑音をできるだけ除去するためには、例えば、発振制御用ＩＣの内部でデジタル制御回路の電源と発振用回路の電源を分離し、電源間に静電気保護回路を設け、デジタル制御回路の配置領域と発振用回路の配置領域との距離を十分に離してガードリングを設ける等の対策が必要となる。そのため、本来の機能を実現するための回路の配置領域に加えて、静電気保護回路やガードリングの配置領域分が必要となる。

さらに、このようなレイアウト上の対策だけでは発振用回路に到来し得る雑音を十分に除去しきれない場合は、例えば、発振用回路を構成するトランジスターをトリプルウェル構造にする等の製造プロセス上も対策も必要になり、製造プロセスのコストが増加する。これらのことから、発振器１を１チップの発振制御用ＩＣで実現しても必ずしも十分に低コスト化できない場合や、そもそも十分に雑音を除去することができずに要求される周波数精度を満たすことが困難な場合も想定される。

これに対して、本実施形態の発振器１のように、制御用ＩＣ２と発振用ＩＣ３の２チップに分けて構成した場合、一般的には、１チップの発振制御用ＩＣで構成する場合よりも発振器１全体としてのコストが増加するが、ＩＣチップ内に静電気保護回路やガードリングを設ける必要がないため、コストの増加はある程度小さい。また、制御用ＩＣ２と発振用ＩＣ３の２チップに分けて構成した場合、信号ラインや電源ラインはこれら２つのＩＣを実装する基板内の配線で実現されることになり、これらの配線はＩＣ内部のアルミ配線などと比較して太さや間隔のディメンションが大きいため、一定のアイソレーション効果があり、ＩＣ基板を伝搬する雑音についても同様の効果が期待できる。従って、制御用ＩＣ２と発振用ＩＣ３の２チップに分けて構成した方が、１チップの発振制御用ＩＣで構成する場合と比較して、仮に発振器１の全体としてコストの面では劣るとしても、発振用回路に到来する雑音を大幅に低減させることができるので、高い周波数精度を実現することも可能である。

さらに、発振用回路の発振周波数や出力規格は用途によって様々であることが多いが、デジタル制御回路（シリアルインターフェース回路やＤ／Ａ変換回路）の仕様は、一般に発振周波数や出力規格とは関係しない。従って、汎用性の高いデジタル制御回路とカスタム性の高い発振用回路をそれぞれ制御用ＩＣ２と発振用ＩＣ３として構成した方が、発振器１の生産性や経済性も高い。また、一般に、動作周波数が高い発振用ＩＣ３をバイポーラプロセスで実現し、発振周波数よりもはるかに低い周波数で動作するデジタル制御回路をＣＭＯＳプロセスで実現するような選択肢も自在に選べるため、合理性も高い。

なお、発振器１の外部電源端子対（図２では、電源電位ＶＤＤが供給される電源端子ＶＤＤと接地電位ＶＳＳが供給されるグラウンド端子ＧＮＤの対）は、１つのみであってもよい。このようにすれば、発振器１を小型化することができるとともに、発振器１に１系統の電源電圧のみを供給すれば発振信号を出力させることができるので、この発振器１をシステムのクロック源として利用することができる。ただし、本実施形態の発振器１は、２系統以上の外部電源端子対（例えば、制御用ＩＣ２用の電源端子対と発振用ＩＣ３用の電源端子対）を備えていてもよい。

以上に説明したように、第１実施形態の発振器１によれば、制御用ＩＣ２の入力信号に重畳されている雑音や制御用ＩＣ２で発生する雑音が発振用ＩＣ３に回り込むことによる発振出力の特性（ジッター特性や周波数精度など）の劣化を低減させることができる。

１−２．第２実施形態
第２実施形態の発振器において、第１実施形態と同様の構成要素には同じ符号を付し、以下では、重複する説明については省略し、第１実施形態との相違点を中心に説明する。

図７（Ａ）は、第２実施形態の発振器の構成を示す図である。図７（Ａ）に示すように、第２実施形態の発振器１は、制御用ＩＣ２、発振用ＩＣ３、水晶振動子４、バイパスコンデンサー５ａ，５ｂ、抵抗６ａ，６ｂ、並びに、これらが搭載されているパッケージ１０を含んで構成されている。

抵抗６ａは、発振器１の電源端子ＶＤＤと制御用ＩＣ２の電源端子との間に接続されている。また、バイパスコンデンサー５ａは、抵抗６ａと制御用ＩＣ２の電源端子とを接続する配線と、グラウンドとの間に接続されている。すなわち、バイパスコンデンサー５ａは、発振器１の電源端子ＶＤＤから制御用ＩＣ２への電源供給経路に設けられており、電源ラインの雑音を低減させる雑音低減手段として機能する。

同様に、抵抗６ｂは、発振器１の電源端子ＶＤＤと発振用ＩＣ３の電源端子との間に接続されている。また、バイパスコンデンサー５ｂは、抵抗６ｂと発振用ＩＣ３の電源端子とを接続する配線と、グラウンドとの間に接続されている。すなわち、バイパスコンデンサー５ｂは、発振器１の電源端子ＶＤＤから発振用ＩＣ３への電源供給経路に設けられており、電源ラインの雑音を低減させる雑音低減手段として機能する。

また、図７（Ｂ）は、第２実施形態の発振器の他の構成を示す図である。図７（Ｂ）に示すように、第２実施形態の発振器１は、制御用ＩＣ２、発振用ＩＣ３、水晶振動子４、バイパスコンデンサー５ａ，５ｂ、フィルター回路７ａ，７ｂ、並びに、これらが搭載されているパッケージ１０を含んで構成されている。

フィルター回路７ａは、発振器１の電源端子ＶＤＤと制御用ＩＣ２の電源端子との間に接続されており、ローパスフィルターとして機能する。また、バイパスコンデンサー５ａは、フィルター回路７ａと制御用ＩＣ２の電源端子とを接続する配線と、グラウンドとの間に接続されている。すなわち、フィルター回路７ａとバイパスコンデンサー５ａは、発振器１の電源端子ＶＤＤから制御用ＩＣ２への電源供給経路に設けられており、電源ラインの雑音を低減させる雑音低減手段として機能する。

同様に、フィルター回路７ｂは、発振器１の電源端子ＶＤＤと発振用ＩＣ３の電源端子との間に接続されており、ローパスフィルターとして機能する。また、バイパスコンデンサー５ｂは、フィルター回路７ｂと発振用ＩＣ３の電源端子とを接続する配線と、グラウンドとの間に接続されている。すなわち、フィルター回路７ｂとバイパスコンデンサー５ｂは、発振器１の電源端子ＶＤＤから発振用ＩＣ３への電源供給経路に設けられており、電源ラインの雑音を低減させる雑音低減手段として機能する。

図８（Ａ）に、図７（Ａ）の発振器１を上面から視た平面図（上面図）を示す。また、図８（Ｂ）に、図７（Ｂ）の発振器１を上面から視た平面図（上面図）を示す。なお、図８（Ａ）及び図８（Ｂ）は、蓋（リッド）が無いものとして図示されている。図８（Ａ）及び図８（Ｂ）では、制御用ＩＣ２と発振用ＩＣ３は、実装基板１１の表面において、第１実施形態と同様の位置に設けられている。また、実装基板１１の表面において、水晶振動子４は、第１実施形態の位置からやや下方に移動した場所に配置されている。このような制御用ＩＣ２、発振用ＩＣ３及び水晶振動子４の配置により、第１実施形態と同様の雑音低減効果が発揮される。また、図８（Ａ）では、実装基板１１の表面において、水晶振動子４の上方の空きスペースに、バイパスコンデンサー５ａ，５ｂ及び抵抗６ａ，６ｂが配置されている。同様に、図８（Ｂ）では、実装基板１１の表面において、水晶振動子４の上方の空きスペースに、バイパスコンデンサー５ａ，５ｂ及びフィルター回路７ａ，７ｂが設けられている。

発振用ＩＣ３に到来する雑音の伝搬経路としては、例えば、外部からのデジタルデータに重畳された雑音やＤ／Ａ変換回路２５で発生した雑音が、制御用ＩＣ２の電源端子から発振用ＩＣ３の電源端子に到来する伝搬経路が存在する。さらに、発振用ＩＣ３で発生した雑音が、発振用ＩＣ３の電源端子から制御用ＩＣ２の電源端子に到来し、制御用ＩＣ２が出力する制御信号に重畳して、再び発振用ＩＣ３に入力される伝搬経路も存在する。これらの伝搬経路はいずれも電源ラインを経由するため、これらの伝搬経路を経由して発振
用ＩＣ３に到来する雑音は、バイパスコンデンサー５ａ，５ｂあるいはフィルター回路７ａ，７ｂによって大きく減衰される。従って、本実施形態によれば、発振器１の外部電源端子対が１つのみ（電源端子ＶＤＤとグラウンド端子ＧＮＤの対のみ）であっても、電源ラインを経由する雑音を低減させることができるので、発振器１の端子数を削減し、小型化することが可能である。

なお、図８（Ａ）において、水晶振動子４とバイパスコンデンサー５ａ，５ｂ及び抵抗６ａ，６ｂとの配置を入れ替えてもよい。同様に、図８（Ｂ）において、水晶振動子４とバイパスコンデンサー５ａ，５ｂ及びフィルター回路７ａ，７ｂとの配置を入れ替えてもよい。このようにすれば、水晶振動子４と制御用ＩＣ２を接続する配線がＤＩＮ端子から遠くなり、図５の寄生容量Ｃ３をより小さくすることができ、雑音低減効果が上がる。

第２施形態の発振器１によれば、第１実施形態の発振器１と同様に、発振出力の特性（ジッター特性や周波数精度など）の劣化を低減させることができる。

１−３．第３実施形態
第３実施形態の発振器において、第１実施形態と同様の構成要素には同じ符号を付し、以下では、重複する説明については省略し、第１実施形態との相違点を中心に説明する。

図９は、第３実施形態の発振器の構成を示す図である。また、図１０（Ａ）は発振器１の底面を上面から視た透視図であり、図１０（Ｂ）は発振器１を図（Ａ）の右側から見た側面図である。図９に示すように、第３実施形態の発振器１は、第１実施形態（図２）の発振器に対して、さらに、制御用ＩＣ２が出力する制御信号（Ｄ／Ａ変換回路２５の出力信号）を出力するための外部端子ＴＳＴ（第１の端子の一例）が設けられている。

図１０（Ｂ）に示すように、パッケージ１０の側面には、外部端子ＴＳＴとして機能する電極１５（サイドキャスタレーション端子）が設けられている。図示を省略するが、第１実施形態（図４（Ａ））と同様、制御用ＩＣ２のＴＳＴ端子として機能するパッドは、ボンディングワイヤー１３により、実装基板１１の表面に設けられた電極１２と接続され、当該電極１２と電極１５とは、パッケージ１０あるいは実装基板１１に設けられた配線によって接続されている。

例えば、発振器１にＣＳＸ端子、ＳＣＫ端子及びＤＩＮ端子から所望のデジタル信号を入力し、外部端子ＴＳＴから出力される信号（水晶振動子４の共振周波数を制御するための信号）を測定することで、Ｄ／Ａ変換回路２５の機能試験を行うことができる。また、例えば、図９の構成に、さらに、Ｄ／Ａ変換回路２５に入力されるＮビットのデータとして最大コード、中間コード、最小コードなどの所定の複数のコードを順番に発生させるテスト回路を設けてＤ／Ａ変換回路２５の機能試験に要する時間を短縮することもできる。

なお、外部端子ＴＳＴは、制御用ＩＣ２及び発振用ＩＣ３の少なくとも一方の機能試験を行うための端子であればよく、Ｄ／Ａ変換回路２５の機能試験を行うための端子でなくてもよい。

第３施形態の発振器１によれば、第１実施形態や第２実施形態の発振器１と同様に、発振出力の特性（ジッター特性や周波数精度など）の劣化を低減させることができる。

１−４．第４実施形態
第４実施形態の発振器は、制御用ＩＣ２の構成が第１実施形態から第３実施形態の発振器と異なる。第４実施形態の発振器において、第１実施形態と同様の構成要素には同じ符号を付し、以下では、重複する説明については省略し、第１実施形態との相違点を中心に
説明する。

図１１は、第４実施形態の発振器における制御用ＩＣ２の構成を示す図である。図１１に示すように、第４実施形態の発振器１において、制御用ＩＣ２は、レギュレーター回路２１、レギュレーター回路２２、シリアルインターフェース回路２３、デジタル演算回路２４、Ｄ／Ａ変換回路２５、温度センサー２６及びＡ／Ｄ変換回路（ＡＤＣ： Analog to
Digital Converter）２７を含んで構成されている。

温度センサー２６は、その周辺の温度に応じた信号（例えば、温度に応じた電圧）を出力する感温素子であり、例えば、その出力とグランドとの間に、１又は複数のダイオードが順方向に直列に接続された構成などで実現される。

Ａ／Ｄ変換回路２７は、温度センサー２６の出力信号をデジタル信号に変換して出力する。Ａ／Ｄ変換回路２７としては、よく知られている、並列比較型、逐次比較型、デルタ・シグマ型、二重積分型などの種々のタイプのものを用いることができる。

デジタル演算回路２４は、Ａ／Ｄ変換回路２７の出力信号を用いて水晶振動子４の周波数温度特性を補正するための温度補償電圧のデジタル値を計算し、シリアルインターフェース回路２３が出力するシリアルデータ信号をＮビットのデジタル値に変換し、当該デジタル値を温度補償電圧のデジタル値と加算してＮビットのデータ信号を生成し、出力する。

Ｄ／Ａ変換回路２５は、このＮビットのデータ信号をアナログ信号に変換することにより、発振用ＩＣ３を制御するための制御信号を生成し、制御用ＩＣ２の端子から出力する。

この第４実施形態の発振器１は、温度によらず発振周波数をほぼ一定に保持するとともに、外部端子から入力されるデジタル信号によって発振周波数が制御可能なデジタル制御温度補償型発振器である。

第４実施形態の発振器１によれば、第１実施形態〜第３実施形態の発振器１と同様に、発振出力の特性（ジッター特性や周波数精度など）の劣化を低減させることができる。

１−５．変形例
第１実施形態〜第４実施形態の発振器１は、種々の変形実施が可能であり、以下に変形例の一部を示す。

１−５−１．第１変形例
上記の各実施形態では、図４（Ａ）や図８（Ａ）に示したように、パッケージ１０の内部において、実装基板１１の表面に制御用ＩＣ２と発振用ＩＣ３を並べて配置しているが、制御用ＩＣ２及び発振用ＩＣ３のいずれか一方（例えばチップサイズの大きい方）を実装基板１１の表面に配置し、他方をその上に配置してもよい。図１２（Ａ）及び図１２（Ｂ）に、図２の構成の発振器１に第１変形例を適用した場合の実装例を示す。図１２（Ａ）は、第１変形例の発振器１を上面から視た平面図（上面図）であり、図１２（Ｂ）は、第１変形例の発振器１の底面を上面から視た透視図である。なお、図１２（Ａ）は、蓋（リッド）が無いものとして図示されている。図１２（Ａ）では、パッケージ１０の内部において、実装基板１１の表面に発振用ＩＣ３と水晶振動子４が配置され、水晶振動子４の上に制御用ＩＣ２が配置されている。あるいは、制御用ＩＣ２の上に発振用ＩＣ３を配置してもよい。第１変形例によれば、上記の各実施形態の発振器１をさらに小型化することができる。

１−５−２．第２変形例
上記の各実施形態の発振器１では、制御用ＩＣ２と発振用ＩＣ３の２チップのＩＣと水晶振動子４で構成しているが、３チップ以上のＩＣと水晶振動子４で構成してもよい。例えば、制御用ＩＣ２からシリアルインターフェース回路２３とデジタル演算回路２４を削除し、シリアルインターフェース回路２３とデジタル演算回路２４を他のＩＣとして構成することで、発振器１を３チップのＩＣと水晶振動子４で構成してもよい。

１−５−３．第３変形例
上述したように、上記の各実施形態の発振器１において、制御用ＩＣ２（Ｄ／Ａ変換回路２５）が出力する制御信号に重畳する雑音は、周波数感度が高いため、発振器１の周波数精度を劣化させる大きな要因になる。そこで、この制御信号に重畳する雑音を確実に減衰させるために、上記の各実施形態の発振器１に、制御用ＩＣ２から発振用ＩＣ３まで制御信号が伝搬する信号経路上にローパスフィルターを設けてもよい。図１３に、図２の構成の発振器１に第３変形例を適用した場合の発振器１の構成を示す。図１３では、制御用ＩＣ２の出力端子（制御信号が出力される端子）と発振用ＩＣ３の入力端子（制御信号が入力される端子）との間にローパスフィルター８が設けられている。

ローパスフィルター８としては、様々な構成の回路が考えられ、例えば、インダクターとバラクタ―ダイオード（可変容量素子）とを用いて構成されてもよい。制御信号に重畳される雑音は、制御用ＩＣ２の動作周波数や発振用ＩＣ３の発振周波数によって変わるため、バラクタ―ダイオードの容量値を変化させてローパスフィルター８のカットオフ周波数を変えることができる。

２．電子機器
図１４は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１４の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

発振器３１０は、共振器（不図示）と、共振器を共振させる発振用回路を含む第１の集積回路（不図示）と、第１の集積回路を制御するためのデジタル制御部を含む第２の集積回路（不図示）とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器３１０からＣＰＵ３２０に供給される。

ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出さ
れたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。

発振器３１０として例えば上述した各実施形態の発振器１や各変形例の発振器１を適用することにより、信頼性の高い電子機器を実現することができる。

このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、デジタルＰＬＬ（Phase Locked Loop）、通信ネットワーク機器（例えば、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器）、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源、あるいは電圧可変型発振器（ＶＣＯ）等として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。本実施形態の電子機器３００は、発振器３１０として、例えば上述した各実施形態の発振器１や各変形例の発振器１を適用することにより、発振器１が発振出力の特性の劣化を低減させることが可能であるため、例えば通信基地局などに利用可能な、高性能、高信頼性を所望される伝送機器にも適用することができる。

３．移動体
図１５は、本実施形態の移動体の一例を示す図（上面図）である。図１５に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１５の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

発振器４１０は、共振器（不図示）と、共振器を共振させる発振用回路を含む第１の集積回路（不図示）と、第１の集積回路を制御するためのデジタル制御部を含む第２の集積回路（不図示）とを内蔵しており、共振器の共振による発振信号を出力する。この発振信号は発振器４１０からコントローラー４２０，４３０，４４０に供給され、例えばクロック信号として用いられる。

バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。

発振器４１０として例えば上述した各実施形態の発振器１や各変形例の発振器１を適用することにより、信頼性の高い移動体を実現することができる。

このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１ 発振器、２ 制御用集積回路（ＩＣ）、３ 発振用集積回路（ＩＣ）、４ 水晶振動子、５ａ，５ｂ バイパスコンデンサー、６ａ，６ｂ 抵抗、７ａ，７ｂ フィルター回路、８ ローパスフィルター、１０ パッケージ、１１ 実装基板、１２ 電極、１３ ボンディングワイヤー、１４ 電極、１５ 電極、２１ レギュレーター回路、２２ レギュレーター回路、２３ シリアルインターフェース回路、２４ デジタル演算回路、２５ Ｄ／Ａ変換回路、２６ 温度センサー、２７ Ａ／Ｄ変換回路、３１ レギュレーター回路、３２ 増幅回路、３３ 出力回路、３００ 電子機器、３１０ 発振器、３２０
ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、３７０
表示部、４００ 移動体、４１０ 発振器、４２０，４３０，４４０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー

Claims (12)

1. 共振器と、
   前記共振器を共振させる発振用回路を含む第１の集積回路と、
   前記第１の集積回路を制御するためのデジタル制御部を含む第２の集積回路と、を含む、発振器。
2. 前記第１の集積回路は、前記第２の集積回路による制御に基づき、前記共振器の共振周波数を制御する、請求項１に記載の発振器。
3. 前記第２の集積回路は、前記第１の集積回路を制御するための信号を生成するＤ／Ａ変換回路を含む、請求項１又は２に記載の発振器。
4. 前記共振器、前記第１の集積回路及び前記第２の集積回路が搭載されているパッケージを含む、請求項１乃至３のいずれか一項に記載の発振器。
5. 前記パッケージに設けられている電源端子から前記第１の集積回路への電源供給経路及び前記電源端子から前記第２の集積回路への電源供給経路の少なくとも一方に設けられている雑音低減手段と、を含む、請求項４に記載の発振器。
6. 前記雑音低減手段が、バイパスコンデンサー又はフィルター回路である、請求項５に記載の発振器。
7. 前記パッケージに、前記第１の集積回路及び前記第２の集積回路の少なくとも一方の機能試験を行うための第１の端子が設けられている、請求項４乃至６のいずれか一項に記載の発振器。
8. 前記機能試験が、前記共振器の共振周波数を制御するための信号の測定である、請求項７に記載の発振器。
9. 前記パッケージに、前記デジタル制御部にクロック信号を入力するための第２の端子が設けられ、前記第２の端子は、前記第１の集積回路よりも前記第２の集積回路に近い位置に設けられている、請求項４乃至８のいずれか一項に記載の発振器。
10. 前記共振器は、前記第２の集積回路よりも前記第１の集積回路に近い位置に設けられている、請求項１乃至９のいずれか一項に記載の発振器。
11. 請求項１乃至１０のいずれか一項に記載の発振器を備えている、電子機器。
12. 請求項１乃至１０のいずれか一項に記載の発振器を備えている、移動体。