JP2020086619A - 回路装置、電源回路、発振器、電子機器及び移動体 - Google Patents

Abstract

【課題】高速起動の電源供給が要求される状況と低ノイズの電源供給が要求される状況の両方に対応できる回路装置等の提供。【解決手段】回路装置２０は、デジタル回路５０と、デジタル回路５０にデジタル電源電圧ＶＤＤＤを供給するデジタル電源回路３０と、アナログ回路６０と、アナログ回路６０にアナログ電源電圧ＶＤＤＡを供給するアナログ電源回路４０を含む。アナログ電源回路４０は、動作モードとして、第１のモードと第２のモードとを有し、第１のモードは、第２のモードよりも電源供給の起動が速いモードであり、第２のモードは、第１のモードよりも低ノイズで電源供給を行うモードである。【選択図】図１

Description

本発明は、回路装置、電源回路、発振器、電子機器及び移動体等に関する。

特許文献１には、デジタル回路とアナログ回路と発振回路を含む発振器が開示されている。この発振器では、デジタル回路の電源ノードと発振回路の電源ノードとの間の信号経路上、デジタル回路の電源ノードとアナログ回路の電源ノードとの間の信号経路上、及び、発振回路の電源ノードとアナログ回路の電源ノードとの間の信号経路上に、レギュレーター回路やフィルター回路により実現される雑音減衰回路が配置される。この発振器によれば、デジタル回路、アナログ回路及び発振回路のいずれかで発生したノイズが、雑音減衰回路により減衰するようになるため、発振信号に対するノイズの影響を低減できる。

特開２０１６−１３４７３５号公報

デジタル回路に供給されるデジタル回路用のデジタル電源には、高速に起動できて、急峻な負荷電流変動に対して電源変動が少ないことが求められる。一方、アナログ回路に供給されるアナログ回路用のアナログ電源には、低ノイズな電源出力であることが求められる。このため、特許文献１のような雑音減衰回路を設けて、アナログ電源の低ノイズ化が図られる。しかしながら、アナログ回路用のアナログ電源であっても、低ノイズであるだけでは不十分であり、電源供給の起動が遅れるのは望ましくない。

本発明の一態様は、デジタル回路と、前記デジタル回路にデジタル電源電圧を供給するデジタル電源回路と、アナログ回路と、前記アナログ回路にアナログ電源電圧を供給するアナログ電源回路と、を含み、前記アナログ電源回路は、動作モードとして、第１のモードと第２のモードとを有し、前記第１のモードは、前記第２のモードよりも電源供給の起動が速いモードであり、前記第２のモードは、前記第１のモードよりも低ノイズで電源供給を行うモードである回路装置に関係する。

また本発明の一態様は、電源電圧を供給する電源回路であって、第１の入力端子に基準電圧が入力されるアンプ回路と、第１の電源ノードと前記電源電圧の出力ノードとの間に設けられるトランジスターと、前記アンプ回路の出力端子のノードと前記トランジスターのゲートのノードとの間に設けられるローパスフィルターと、前記アンプ回路の前記出力端子のノードと前記トランジスターの前記ゲートのノードとの間において、前記ローパスフィルターに対して並列に設けられるスイッチと、前記電源電圧の前記出力ノードと第２の電源ノードとの間に設けられ、前記電源電圧を分圧した電圧を、前記アンプ回路の第２の入力端子へ出力する電圧分割回路と、を含む電源回路に関係する。

本実施形態の回路装置の構成例。 本実施形態の回路装置の詳細な第１の構成例。 本実施形態の第１の構成例の動作シーケンスを説明する信号波形図。 比較例の動作シーケンスを説明する信号波形図。 本実施形態の回路装置の詳細な第２の構成例。 本実施形態の第２の構成例の動作シーケンスを説明する信号波形図。 ＰＬＬ回路の周波数変更期間でのモード切り替えについての説明図。 アナログ電源回路の第１の構成例。 アナログ電源回路の第２の構成例。 アンプ回路の構成例。 デジタル電源回路の構成例。 アナログ電源回路の出力ノイズ特性の例。 発振器の構成例。 電子機器の構成例。 移動体の構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置
図１に本実施形態の回路装置２０の構成例を示す。回路装置２０は、デジタル電源回路３０と、アナログ電源回路４０と、デジタル回路５０と、アナログ回路６０を含む。回路装置２０は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置であり、デジタル及びアナログの混載ＩＣである。

デジタル電源回路３０は、デジタル回路用の電源回路であり、デジタル回路５０にデジタル電源電圧ＶＤＤＤを供給する。デジタル電源電圧ＶＤＤＤはデジタル回路用の電源電圧である。例えばデジタル電源回路３０は、レギュレーター回路などの電源回路を有し、電源電圧ＶＤＤＨに基づいてデジタル電源電圧ＶＤＤＤを生成して、デジタル回路５０に供給する。例えば電源電圧ＶＤＤＨをレギュレートした電圧をデジタル電源電圧ＶＤＤＤとして、デジタル回路５０に供給する。電源電圧ＶＤＤＨは、例えば回路装置２０の外部から入力される電源電圧である。なお電源電圧ＶＤＤＨを生成する電源回路を回路装置２０に内蔵してもよい。

アナログ電源回路４０は、アナログ回路用の電源回路であり、アナログ回路６０にアナログ電源電圧ＶＤＤＡを供給する。アナログ電源電圧ＶＤＤＡはアナログ回路用の電源電圧である。例えばアナログ電源回路４０は、レギュレーター回路などの電源回路を有し、電源電圧ＶＤＤＨに基づいてアナログ電源電圧ＶＤＤＡを生成して、アナログ回路６０に供給する。例えば電源電圧ＶＤＤＨをレギュレートした電圧をアナログ電源電圧ＶＤＤＡとして、アナログ回路６０に供給する。

デジタル回路５０は、例えばＮＡＮＤ、ＮＯＲ、インバーター又はフリップフロップなどの論理回路素子により構成され、例えばデジタル信号が入力されて、デジタル信号を出力する。デジタル回路５０は、例えばゲートアレイやスタンダードセル等の自動配置配線などにより実現できる。

アナログ回路６０は、例えば演算増幅器、抵抗又はキャパシターなどのアナログ回路素子により構成され、例えばアナログ信号が入力されて、アナログ信号を出力する。アナログ回路６０は、例えば複数のアナログ回路素子が配置されたマクロブロックなどにより実現できる。なおアナログ回路６０がその回路の一部として論理回路素子を含んでいてもよい。

そしてアナログ電源回路４０は、動作モードとして、第１のモードと第２のモードを有する。即ちアナログ電源回路４０は、動作モードが第１のモードに設定されると第１のモードで動作し、動作モードが第２のモードに設定されると第２のモードで動作する。なお３つ以上の動作モードがあってもよい。そして第１のモードは、第２のモードよりも電源供給の起動が速いモードである。一方、第２のモードは、第１のモードよりも低ノイズで電源供給を行うモードである。

例えばアナログ電源回路４０は、第１のモードに設定されると、第２のモードに設定された場合に比べて、高速に起動してアナログ回路６０へのアナログ電源電圧ＶＤＤＡの電源供給を開始する。例えば、電源電圧ＶＤＤＨが立ち上がってから、アナログ電源電圧ＶＤＤＡが目標電圧に達するまでの時間が、第１のモードでは第２のモードに比べて速くなる。一方、アナログ電源回路４０は、第２のモードに設定されると、第１のモードに設定された場合に比べて、低ノイズでアナログ回路６０にアナログ電源電圧ＶＤＤＡを供給する。例えば第２のモードに設定された場合には、第１のモードに設定された場合に比べて、アナログ電源回路４０が供給するアナログ電源電圧ＶＤＤＡのノイズレベルが低くなる。例えばアナログ電源回路４０は、第２のモードでは、ローパスフィルター処理などのフィルター処理が施されたアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給するが、第１のモードではこのようなフィルター処理が施されていないアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給する。

このように本実施形態では、アナログ電源回路４０が、高速に起動して電源供給を行う第１のモードと、低ノイズで電源供給を行う第２のモードの両方の動作が可能になっている。従って、低ノイズよりも高速起動の電源供給が要求される状況では、アナログ電源回路４０が第１のモードで動作することで、このような状況に対応できるようになる。一例としては、電源電圧ＶＤＤＨの供給が開始して、電源電圧ＶＤＤＨが立ち上がってから所与の期間の間は、アナログ電源回路４０が第１のモードに設定されることで、デジタル電源回路３０と同様に、アナログ電源回路４０の電源供給が高速に起動して、アナログ電源電圧ＶＤＤＡがアナログ回路６０に供給されるようになる。これにより、アナログ回路６０が所望のアナログ動作を行うまでの時間を短縮できる。一方、高速起動よりも低ノイズの電源供給が要求される状況では、アナログ電源回路４０が第２のモードで動作することで、このような状況に対応できるようになる。一例としては、アナログ回路６０が、例えば第１のモードの電源供給等により起動し、所望のアナログ動作が可能になった後に、アナログ電源回路４０が第２のモードで動作することで、低ノイズのアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給できるようになる。これによりアナログ回路６０は、低ノイズのアナログ電源電圧ＶＤＤＡに基づき動作するようになり、アナログ回路６０の低ノイズのアナログ動作を実現できるようになる。例えばアナログ回路６０は低ノイズのアナログ信号の出力等が可能になる。

例えばデジタル電源回路３０は、高速に起動することができ、急峻な負荷電流変動に対して電源変動が少ない。一方、アナログ電源回路４０は、低ノイズな電源出力が可能であり、例えば後述する発振回路等の低ノイズが要求される回路に使用される。そして低ノイズ特性を実現するために、大きな時定数を有するローパスフィルターなどを設けるなどして、アナログ電源回路４０の帯域を極端に下げるようにする。しかしながら、このように帯域を低くしてしまうと、電圧安定化までの起動時間が長いとう問題点がある。また帯域が低いため、電源が供給されるアナログ回路６０において、動作開始後に急激な負荷電流変化が起こると、電圧安定化までの時間が非常に長くなってしまうという問題点がある。

この点、本実施形態では、アナログ電源回路４０が、高速起動モードである第１のモードと、低ノイズモードである第２のモードを有する。第１のモードと第２のモードの切り替え処理は外部の制御回路により実行される。そしてアナログ電源回路４０は、第１のモードでは、例えば内蔵するローパスフィルターをオフにすることで、高速に起動するようになる。また帯域が高くなることで、アナログ回路６０において急激な負荷電流が生じた場合にも、電圧安定化までの時間を短縮できる。そしてアナログ電源回路４０は、第２のモードでは、例えば内蔵するローパスフィルターをオンにすることで、低ノイズでの電源供給が可能になる。これにより、発振回路等の低ノイズが要求される回路に対する適切な電源供給が可能になる。

また本実施形態ではアナログ電源回路４０は、第１のモードでアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給した後に、第２のモードでアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給する。一例としては、電源電圧ＶＤＤＨが投入されて立ち上がった後、アナログ電源回路４０は、第１のモードに設定されることで、高速に起動して、目標電圧となるアナログ電源電圧ＶＤＤＡを、より短い時間でアナログ回路６０に供給する。このとき例えばデジタル電源回路３０も高速に起動して、デジタル回路５０へのデジタル電源電圧ＶＤＤＤの供給を開始している。そしてアナログ電源回路４０は、第１のモードでアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給した後に、動作モードが第２のモードに切り替わり、第２のモードでアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給するようになる。即ち第１のモードに比べて低ノイズのアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給する。このようにすればアナログ電源回路４０は、第１のモードに設定されることで、アナログ電源電圧ＶＤＤＡを短い時間で供給開始できるようになり、アナログ電源電圧ＶＤＤＡの供給開始後に、アナログ電源回路４０は、第２のモードに設定されることで、低ノイズのアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給できるようになる。これによりアナログ回路６０の低ノイズのアナログ動作を実現できるようになる。

また本実施形態では、アナログ電源回路４０は、デジタル電源回路３０がデジタル電源電圧ＶＤＤＤをデジタル回路５０に供給した後に、動作モードが第１のモードから第２のモードに切り替わる。例えば電源電圧ＶＤＤＨが立ち上がった後に、デジタル電源回路３０がデジタル電源電圧ＶＤＤＤをデジタル回路５０に供給する。これによりデジタル回路５０が、アナログ回路６０の制御処理などの各種の制御処理を実行する。そして、その後に、アナログ電源回路４０の動作モードが第１のモードから第２のモードに切り替わり、アナログ電源回路４０によるアナログ回路６０への低ノイズのアナログ電源電圧ＶＤＤＡの供給が開始する。具体的には外部からの電源供給による電源電圧ＶＤＤＨが立ち上がった後に、デジタル電源回路３０によるデジタル回路５０へのデジタル電源電圧ＶＤＤＤの供給を開始すると共に、アナログ電源回路４０も第１のモードに設定されて高速に起動して、アナログ電源電圧ＶＤＤＡの供給を開始する。そして、その後にアナログ電源回路４０の動作モードが第１のモードから第２のモードに切り替わって、アナログ回路６０に対して低ノイズのアナログ電源電圧ＶＤＤＡが供給されるようになる。このようにすればデジタル回路５０にデジタル電源電圧ＶＤＤＤが供給されることで、デジタル回路５０による制御処理が可能になり、制御処理が可能になったデジタル回路５０が、アナログ電源回路４０の動作モードを第１のモードから第２のモードに切り替えるなどの制御処理を実行できるようになる。

２．詳細な構成例
次に本実施形態の回路装置２０の詳細例について説明する。図２に本実施形態の回路装置２０の詳細な第１の構成例を示す。図２では、アナログ回路６０として発振回路６２と出力回路８０が設けられている。また電源電圧ＶＤＤＨは電源端子ＴＶＤＤを介して外部から回路装置２０に供給されている。電源端子ＴＶＤＤは例えばＩＣのパッドなどにより実現される。また回路装置２０はタイミング制御回路５２を含み、タイミング制御回路５２がアナログ電源回路４０に対してモード設定信号ＳＭＯＤを出力する。このモード設定信号ＳＭＯＤに基づいてアナログ電源回路４０の第１、第２のモードの切り替えが行われる。またタイミング制御回路５２は、アナログ回路６０の出力回路８０に対して出力イネーブル信号ＯＵＴＥＮを出力する。なおタイミング制御回路５２は、説明の便宜上、図２ではデジタル回路５０と別のブロックとして示しているが、実際にはタイミング制御回路５２はデジタル回路５０に含まれる回路である。

このように図２では、アナログ回路６０は、発振により発振信号ＯＳＣＫを生成する発振回路６２を含む。発振信号ＯＳＣＫは発振回路６２の発振動作により生成されたクロック信号である。例えば後述の図１３に示すように発振回路６２は、共振子である振動子１０を用いた発振動作により発振信号ＯＳＣＫを生成する。出力回路８０は、この発振信号ＯＳＣＫに基づいて、クロック信号ＯＵＴＣＫを出力する。例えばＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）などの種々の信号形式でクロック信号ＯＵＴＣＫを外部に出力する。

そしてアナログ電源回路４０は、第１のモードでアナログ電源電圧ＶＤＤＡを発振回路６２に供給した後に、第２のモードでアナログ電源電圧ＶＤＤＡを発振回路６２に供給する。例えばアナログ電源回路４０は、電源電圧ＶＤＤＨの立ち上がり後に、第１のモードで高速に起動して、発振回路６２へのアナログ電源電圧ＶＤＤＡの供給を開始する。例えば第１のモードに設定されることで、第２のモードに比べて、ノイズレベルが大きくなるものの高速にアナログ電源電圧ＶＤＤＡの供給を開始する。このような高速起動の第１のモードを用いることで、発振回路６２の発振動作を高速に起動できるようになる。例えば電源電圧ＶＤＤＨが投入されて立ち上がった後、短い期間で、発振回路６２が発振動作を行うようになる。そして、その後にアナログ電源回路４０は、動作モードが第１のモードから第２のモードに切り替わって、第２のモードの場合に比べて低ノイズのアナログ電源電圧ＶＤＤＡを発振回路６２に供給する。例えばタイミング制御回路５２からのモード設定信号ＳＭＯＤに基づいて、アナログ電源回路４０の動作モードが第１のモードから第２のモードに切り替わる。これにより、発振回路６２からは低ノイズの発振信号ＯＳＣＫが出力されるようになり、この発振信号ＯＳＣＫに基づいて出力回路８０が出力するクロック信号ＯＵＴＣＫも低ノイズの信号になる。

なお図２に示すように出力回路８０も、アナログ電源回路４０からのアナログ電源電圧ＶＤＤＡが供給されて動作する。この場合に、アナログ電源回路４０に、発振回路用の電源回路と出力回路用の電源回路を設けて、発振回路用の電源回路からの第１のアナログ電源電圧を発振回路６２に供給し、出力回路用の電源回路からの第２のアナログ電源電圧を出力回路８０に供給するようにしてもよい。この場合に発振回路用の電源回路及び出力回路用の電源回路の各々は、例えばレギュレーター回路などにより実現できる。

図３は、図２の本実施形態の第１の構成例の動作シーケンスを説明する信号波形図である。まずタイミングＴ６０において外部からの電源電圧ＶＤＤＨの供給がオンになったことを起点にして、本実施形態の回路装置２０の動作が開始する。電源電圧ＶＤＤＨは例えば３．３Ｖ程度である。そしてタイミングＴ６１において、電源電圧ＶＤＤＨが所定電圧以上になったことを回路装置２０の不図示の検出回路が検出すると、デジタル電源回路３０及びアナログ電源回路４０の起動のトリガーがかけられる。これによりデジタル電源回路３０が高速に起動し、例えばデジタル電源電圧ＶＤＤＤ＝１．８Ｖをデジタル回路５０に供給する。このとき、タイミング制御回路５２は、Ｌレベルのモード設定信号ＳＭＯＤをアナログ電源回路４０に出力し、これによりアナログ電源回路４０が、第１のモードに設定されて、高速に起動する。第１のモードは高速起動モードであるため、電源ノイズは大きくなる。なお前述したように、タイミング制御回路５２は実際にはデジタル回路５０に含まれる回路である。

タイミングＴ６１でアナログ電源回路４０が起動して、アナログ電源電圧ＶＤＤＡがアナログ回路６０である発振回路６２に供給されると、発振回路６２の発振動作が開始して、所定の発振周波数の発振信号ＯＳＣＫを発生する。この場合に発振信号ＯＳＣＫのノイズは大きいままである。ここで時間Ｔ６１−Ｔ６０は１００μｓｅｃ程度以下である。

タイミングＴ６２において、タイミング制御回路５２は、あらかじめ予測された発振動作の安定時間を待って、モード設定信号ＳＭＯＤをＬレベルからＨレベルに変化させる。Ｌレベルは例えば０Ｖであり、Ｈレベルは例えば１．８Ｖである。これによりアナログ電源回路４０は、アナログ電源電圧ＶＤＤＡ＝１．８Ｖを維持したまま、第１のモードから、低ノイズモードである第２のモードにスムーズに切り替わる。そして発振回路６２が生成する発振信号ＯＳＣＫも低ノイズの信号特性に切り替わる。ここで時間Ｔ６２−Ｔ６１は１ｍｓｅｃ程度以下である。

タイミングＴ６３において、タイミング制御回路５２は、発振信号ＯＳＣＫが低ノイズの信号特性に変化する予測時間を待って、出力イネーブル信号ＯＵＴＥＮをＬレベルからＨレベルに変化させる。これにより出力回路８０は、発振信号ＯＳＣＫに基づくクロック信号ＯＵＴＣＫを外部に出力する。この結果、回路装置２０の出力端子を介して、低ノイズのクロック信号ＯＵＴＣＫが外部に出力されるようになる。ここで時間Ｔ６３−Ｔ６２は１０μｓｅｃ程度以下である。

以上のように図３の本実施形態によれば、電源電圧ＶＤＤＨの供給がオンになってから、低ノイズのクロック信号ＯＵＴＣＫが回路装置２０から出力されるまでの時間は、１．１１ｍｓｅｃ程度以下になる。

このように本実施形態ではアナログ電源回路４０は、図３のタイミングＴ６１〜Ｔ６２において第１のモードでアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給する。具体的にはアナログ回路６０である発振回路６２にアナログ電源電圧ＶＤＤＡを供給する。そして、その後、タイミングＴ６２以降は、アナログ電源回路４０は、第２のモードでアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給する。即ちタイミングＴ６２において、タイミング制御回路５２がモード設定信号ＳＭＯＤを、第１の電圧レベルであるＬレベルから、第２の電圧レベルであるＨレベルに変化させることで、アナログ電源回路４０の動作モードが第１のモードから第２のモードに切り替わる。これにより低ノイズモードである第２のモードで、アナログ電源電圧ＶＤＤＡがアナログ回路６０である発振回路６２に供給されるようになる。このようにすれば、アナログ電源回路４０を第１のモードに設定することで、アナログ電源電圧ＶＤＤＡを短い時間で供給開始できるようになり、その後にアナログ電源回路４０を第２のモードに設定することで、低ノイズのアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給できるようになる。

また本実施形態ではアナログ電源回路４０は、図３のタイミングＴ６１でデジタル電源回路３０がデジタル電源電圧ＶＤＤＤをデジタル回路５０に供給した後に、動作モードが第１のモードから第２のモードに切り替わる。即ち、タイミングＴ６１でデジタル電源電圧ＶＤＤＤがデジタル回路５０に供給されることで、デジタル回路５０が、アナログ回路６０の制御処理などの各種の制御処理を実行できるようになる。そして、その後に、タイミングＴ６２でアナログ電源回路４０の動作モードが第１のモードから第２のモードに切り替わり、アナログ電源回路４０によるアナログ回路６０への低ノイズのアナログ電源電圧ＶＤＤＡの供給が開始する。これにより、デジタル回路５０、アナログ回路６０を適切なシーケンスで起動しながら、低ノイズのアナログ電源電圧ＶＤＤＡをアナログ回路６０に供給して、低ノイズ電源でのアナログ回路６０の適正な動作を実現できるようになる。

また本実施形態では、アナログ回路６０は、発振により発振信号ＯＳＣＫを生成する発振回路６２を含む。そしてアナログ電源回路４０は、図３のタイミングＴ６０での電源電圧ＶＤＤＨの立ち上がり後に、タイミングＴ６１において第１のモードでアナログ電源電圧ＶＤＤＡを発振回路６２に供給する。そして、その後に、タイミングＴ６２において、アナログ電源回路４０は、第２のモードでアナログ電源電圧ＶＤＤＡを発振回路６２に供給する。これにより、電源電圧ＶＤＤＨの立ち上がり後に、速い起動時間でアナログ電源回路４０を起動して、低ノイズのアナログ電源電圧ＶＤＤＡを発振回路６２に供給し、低ノイズ電源での発振回路６２の適正な発振動作を実現できるようになる。

また本実施形態では回路装置２０は、アナログ電源回路４０の動作モードを第１のモード又は第２のモードに設定するタイミング制御回路５２を含む。例えば図３のタイミングＴ６２に示すように、タイミング制御回路５２がモード設定信号ＳＭＯＤをＬレベルからＨレベルに変化させることで、アナログ電源回路４０の動作モードが第１のモードから第２のモードに切り替わる。一方、タイミング制御回路５２がモード設定信号ＳＭＯＤをＨレベルからＬレベルに変化させると、アナログ電源回路４０の動作モードが第２のモードから第１のモードに切り替わる。このようにすればタイミング制御回路５２の制御の下で、アナログ電源回路４０の動作モードを第１のモードに設定して、高速起動を可能にしたり、アナログ電源回路４０の動作モードを第２のモードに設定して、低ノイズの電源供給が可能にしたりすることができる。そしてタイミング制御回路５２は、デジタル電源回路３０からのデジタル電源電圧ＶＤＤＤに基づき動作するため、デジタル電源電圧ＶＤＤＤが立ち上がった後に、タイミング制御回路５２が動作して、タイミング制御回路５２がアナログ電源回路４０の動作モードを、高速起動の第１のモードから低ノイズ電源供給の第２のモードに切り替えることが可能になる。

また本実施形態の回路装置２０は、アナログ回路６０は、アナログ電源回路４０からアナログ電源電圧ＶＤＤＡが供給されて、出力信号を出力する出力回路８０を含む。図２、図３に示すように出力回路８０は、出力信号としてクロック信号ＯＵＴＣＫを出力する。そして出力回路８０は、アナログ電源回路４０が第１のモードから第２モードに切り替わった後に、出力信号であるクロック信号ＣＬＫＯＵＴを出力する。例えば出力回路８０は、アナログ電源回路４０が第１のモードから第２モードに切り替わった後に、出力イネーブル状態になって、クロック信号ＣＬＫＯＵＴを出力する。具体的には図３のタイミングＴ６２において、タイミング制御回路５２がモード設定信号ＳＭＯＤをＬレベルからＨレベルに変化させることで、アナログ電源回路４０の動作モードが第１のモードから第２のモードに切り替わる。そして、このように第１のモードから第２のモードに切り替わった後に、タイミングＴ６３においてタイミング制御回路５２が出力イネーブル信号ＯＵＴＥＮをＬレベルからＨレベルに変化させる。これにより出力回路８０が出力イネーブル状態になって、クロック信号ＣＬＫＯＵＴを出力するようになる。このようにすれば、アナログ電源回路４０が第１のモードから第２のモードに切り替わって、低ノイズのアナログ電源電圧ＶＤＤＡを供給し、これにより出力回路８０が、低ノイズのクロック信号ＯＵＴＣＫの出力が可能になった後に、出力回路８０を出力イネーブル状態に設定できるようになる。そして、低ノイズのクロック信号ＯＵＴＣＫを出力回路８０により外部に出力できるようになる。

図４は、アナログ電源回路４０が第１、第２のモードを有しない比較例の動作シーケンスを説明する信号波形図である。まずタイミングＴ７０において外部からの電源電圧ＶＤＤＨの供給がオンになったことを起点にして回路装置２０の動作が開始する。そしてタイミングＴ７１において、電源電圧ＶＤＤＨが所定電圧以上になったことを検出することで、デジタル電源回路３０及びアナログ電源回路４０の起動のトリガーがかけられる。これによりデジタル電源回路３０が高速に起動する。一方、比較例ではアナログ電源回路４０は第１、第２のモードを有さず、低ノイズの電源供給の専用の電源回路になっているため、図３に比べて起動時間が長くなる。アナログ電源電圧ＶＤＤＡが発振回路６２に供給されると、発振回路６２の発振動作が開始して、発振信号ＯＳＣＫを発生するが、アナログ電源回路４０の起動が遅いため、発振信号ＯＳＣＫの発生も遅くなる。ここで時間Ｔ７１−Ｔ７０は１００μｓｅｃ程度以下である。

タイミングＴ７２は、あらかじめ予測されたアナログ電源回路４０の起動時間を待ったタイミングである。アナログ電源回路４０は、最初から低ノイズモードであるが 出力されるアナログ電源電圧ＶＤＤＡの値が正常ではないため、発振信号ＯＳＣＫとしてクロックパルスが出力されていても、これを利用することはできない。アナログ電源回路４０の電源供給を低ノイズにするためには、後述するローパスフィルターの時定数を大きくする必要があるが、時定数を大きくすると起動時間が非常に長くなる。例えばローパスフィルターのカットオフ周波数を１０ｋＨｚに設定すると、起動時間は５ｍｓｅｃ程度になる。このように時間Ｔ７２−７１は５ｍｓｅｃ程度以上になる。

タイミングＴ７３において、タイミング制御回路５２は、あらかじめ予測されたアナログ電源回路４０の起動時間を待って、出力イネーブル信号ＯＵＴＥＮをＬレベルからＨレベルに変化させる。これにより出力回路８０は、発振信号ＯＳＣＫに基づく低ノイズのクロック信号ＯＵＴＣＫを外部に出力する。ここで時間Ｔ７３−Ｔ７２は１０μｓｅｃ程度以下である。

以上のように図４の比較例では、電源電圧ＶＤＤＨの供給がオンになってから、低ノイズのクロック信号ＯＵＴＣＫが回路装置２０から出力されるまでの時間は５ｍｓｅｃ程度以上になる。これに対して図３の本実施形態では、クロック信号ＯＵＴＣＫが出力されるまでの時間は、上述のように１．１１ｍｓｅｃ程度以下になり、低ノイズのクロック信号ＯＵＴＣＫを、より速い起動時間で出力することが可能になる。

図５に本実施形態の回路装置２０の詳細な第２の構成例を示す。図５では、アナログ回路６０として発振回路６２とＰＬＬ回路６４と出力回路８０が設けられている。ＰＬＬ回路６４は、発振回路６２からの発振信号ＯＳＣＫを逓倍したクロック信号ＰＬＣＫを生成する。出力回路８０は、ＰＬＬ回路６４からのクロック信号ＰＬＣＫに基づいて、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ、又は差動のＣＭＯＳなどの種々の信号形式でクロック信号ＯＵＴＣＫを外部に出力する。

このように図５では、アナログ回路６０は、クロック信号ＰＬＣＫを生成するＰＬＬ回路６４を含む。クロック信号ＰＬＣＫは発振信号ＯＳＣＫの発振周波数を逓倍した周波数のクロック信号である。例えば後述の図１３に示すようにＰＬＬ回路６４は、発振信号ＯＳＣＫに位相同期し、且つ、発振周波数の逓倍となる周波数のクロック信号ＰＬＣＫを生成する。

そしてアナログ電源回路４０は、第１のモードでアナログ電源電圧ＶＤＤＡをＰＬＬ回路６４に供給した後に、第２のモードでアナログ電源電圧ＶＤＤＡをＰＬＬ回路６４に供給する。例えばアナログ電源回路４０は、電源電圧ＶＤＤＨの立ち上がり後に、第１のモードで高速に起動して、ＰＬＬ回路６４へのアナログ電源電圧ＶＤＤＡの供給を開始する。なお、このときにアナログ電源回路４０は発振回路６２に対してもアナログ電源電圧ＶＤＤＡを供給する。この場合に発振回路６２、ＰＬＬ回路６４の各々に対応したレギュレーター回路などの電源回路を別個に設けて、アナログ電源電圧ＶＤＤＡを供給するようにしてもよい。

例えばアナログ電源回路４０は、第１のモードで高速に起動して、ＰＬＬ回路６４へのアナログ電源電圧ＶＤＤＡの供給を開始する。例えば第１のモードに設定されることで、第２のモードに比べて、ノイズレベルが大きくなるものの高速にアナログ電源電圧ＶＤＤＡの供給を開始する。このような高速起動の第１のモードを用いることで、ＰＬＬ回路６４のＰＬＬ動作を高速に起動できるようになる。例えば電源電圧ＶＤＤＨが投入されて立ち上がった後、短い期間で、ＰＬＬ回路６４がＰＬＬ動作を行うようになる。そして、その後にアナログ電源回路４０は、動作モードが第１のモードから第２のモードに切り替わって、第２のモードの場合に比べて低ノイズのアナログ電源電圧ＶＤＤＡをＰＬＬ回路６４に供給する。これにより、ＰＬＬ回路６４からは低ノイズのクロック信号ＰＬＣＫが出力されるようになり、このクロック信号ＰＬＣＫに基づいて出力回路８０が出力するクロック信号ＯＵＴＣＫも低ノイズの信号になる。

図６は、図５の本実施形態の第２の構成例の動作シーケンスを説明する信号波形図である。まずタイミングＴ９０において電源電圧ＶＤＤＨの供給がオンになったことを起点にして、回路装置２０の動作が開始する。タイミングＴ９１において、電源電圧ＶＤＤＨが所定電圧以上になったことを検出することで、デジタル電源回路３０及びアナログ電源回路４０の起動のトリガーがかけられる。これによりデジタル電源回路３０が高速に起動し、デジタル電源電圧ＶＤＤＤをデジタル回路５０に供給する。このとき、タイミング制御回路５２は、Ｌレベルのモード設定信号ＳＭＯＤをアナログ電源回路４０に出力し、これによりアナログ電源回路４０が、第１のモードに設定されて、高速に起動する。

タイミングＴ９１においてアナログ電源回路４０が起動して、アナログ電源電圧ＶＤＤＡが発振回路６２に供給されると、発振回路６２の発振動作が開始して、所定の発振周波数の発振信号ＯＳＣＫを発生する。この場合に、発振信号ＯＳＣＫのノイズは大きいままである。同時に、アナログ電源電圧ＶＤＤＡがＰＬＬ回路６４に供給されることで、ＰＬＬ回路６４が起動し、発振信号ＯＳＣＫを基準クロック信号としてＰＬＬ動作を開始する。起動の直後は、ＰＬＬ回路６４のクロック出力は不安定な状態である。ここで時間Ｔ９１−Ｔ９０は１００μｓｅｃ程度以下である。

タイミングＴ９２において、タイミング制御回路５２は、あらかじめ予測された、発振動作の安定時間＋ＰＬＬ動作の安定時間を待って、モード設定信号ＳＭＯＤをＬレベルからＨレベルに変化させる。これによりアナログ電源回路４０は、アナログ電源電圧ＶＤＤＡ＝１．８Ｖを維持したまま、低ノイズモードである第２のモードにスムーズに切り替わる。これにより発振回路６２が生成する発振信号ＯＳＣＫも低ノイズの信号特性に切り替わり、その後、ＰＬＬ回路６４が生成するクロック信号ＰＬＣＫも低ノイズの信号特性に切り替わる。ここで時間Ｔ９２−Ｔ９１は１ｍｓｅｃ程度以下である。

タイミングＴ９３において、タイミング制御回路５２は、クロック信号ＰＬＣＫが低ノイズの信号特性に変化する予測時間を待って、出力イネーブル信号ＯＵＴＥＮをＬレベルからＨレベルに変化させる。これにより出力回路８０は、ＰＬＬ回路６４からのクロック信号ＰＬＣＫに基づくクロック信号ＯＵＴＣＫを外部に出力する。この結果、回路装置２０の出力端子を介して、低ノイズのクロック信号ＯＵＴＣＫが外部に出力されるようになる。ここで時間Ｔ９３−Ｔ９２は１０μｓｅｃ程度以下である。

以上のように図４の本実施形態によれば、電源電圧ＶＤＤＨの供給がオンになってから、低ノイズのクロック信号ＯＵＴＣＫが回路装置２０から出力されるまでの時間は、１．１１ｍｓｅｃ程度以下になる。

また本実施形態ではＰＬＬ回路６４の周波数変更期間において、アナログ電源回路４０は、第２のモードから第１のモードに切り替わる。そして周波数変更期間の終了後にアナログ電源回路４０は、第１のモードから第２のモードに切り替わる。周波数変更期間は、ＰＬＬ回路６４がロックするクロック周波数を変更する期間であり、例えば後述の図１３において処理回路９０が周波数コードを変更することで、クロック周波数の変更が行われる。

具体的には図７では、ＰＬＬ回路６４のクロック信号ＰＬＣＫのクロック周波数は、周波数ｆ１にロックしている。この状態で、周波数コードによりクロック周波数がｆ１からｆ２に変更されると、ＰＬＬ回路６４のクロック周波数は周波数ｆ２にロックするようになる。そして図７に示すように、ＰＬＬ回路６４のクロック周波数がｆ１にロックしている状態においては、アナログ電源回路４０は第２のモードに設定されており、低ノイズのアナログ電源電圧ＶＤＤＡがＰＬＬ回路６４に供給されている。これによりＰＬＬ回路６４は低ノイズのクロック信号ＰＬＣＫを生成できる。そして周波数変更期間ＴＦＣにおいて、アナログ電源回路４０は、低ノイズモードである第２のモードから、高速起動モードである第１のモードに切り替わる。そして周波数変更期間ＴＦＣにおいて、周波数ｆ１から周波数ｆ２への周波数変更が行われた後に、アナログ電源回路４０は、高速起動モードである第１のモードから低ノイズモードである第２のモードに切り替わる。これによりＰＬＬ回路６４は、低ノイズのアナログ電源電圧ＶＤＤＡが供給されて、周波数ｆ２にロックされた低ノイズのクロック信号ＰＬＣＫを出力できるようになる。

具体的には、周波数変更期間ＴＦＣにおいては、例えばＰＬＬ回路６４の動作を停止し、動作停止後に、図１３の処理回路９０が周波数コードを変更して、分周回路７０の分周比を変更する。そしてＰＬＬ回路６４が再起動する際に、アナログ電源回路４０の動作モードを、第２のモードから、高速起動モードである第１のモードに切り替える。これにより、ＰＬＬ回路６４での急峻な負荷電流変動に対しても、電圧変動が安定したアナログ電源電圧ＶＤＤＡを、ＰＬＬ回路６４に供給できるようになり、ＰＬＬ回路６４を高速に再起動させることが可能になる。そしてＰＬＬ回路６４のクロック周波数が周波数ｆ２にロックすると、アナログ電源回路４０の動作モードを、第１のモードから、低ノイズモードである第２のモードに切り替える。これによりＰＬＬ回路６４は、周波数ｆ２にロックされた低ノイズのクロック信号ＰＬＣＫを出力できるようになる。このように、図７に示すようなアナログ電源回路４０の動作モードの切り替えを行うことで、ＰＬＬ回路６４の周波数変更を短い時間で行って、変更後の周波数ｆ２にロックされた低ノイズのクロック信号ＰＬＣＫを、ＰＬＬ回路６４から出力できるようになる。

３．電源回路の構成
次に電源回路であるアナログ電源回路４０の詳細な構成例につい説明する。図８に、電源電圧であるアナログ電源電圧を生成するアナログ電源回路４０の第１の構成例を示す。本実施形態ではアナログ電源回路４０は、ノイズ低減用のローパスフィルター４４を含む。ローパスフィルター４４は例えば抵抗やキャパシターなどの受動素子で構成されるパッシブフィルターである。そして第１のモードは、ローパスフィルター４４を信号が通過しないモードである。例えば第１のモードはローパスフィルター４４を信号がスルーするモードである。例えば第１のモードでは、当該信号は、ローパスフィルター４４の信号経路を通過せずにスイッチＳＷを介したバイパス経路を通過する。一方、第２のモードは、ローパスフィルター４４を信号が通過するモードである。例えば第２のモードでは、当該信号がローパスフィルターの信号経路を通過することで、当該信号に対するローパスフィルター処理が行われる。そしてアナログ電源回路４０は、当該信号に基づいてアナログ電源電圧ＶＤＤＡを生成する。ここで当該信号は、アナログ電源回路４０の内部信号である。具体的には図８では、アナログ電源回路４０はアナログ電源電圧ＶＤＤＡを生成するためのアンプ回路４２を含み、当該信号はアンプ回路４２の出力信号である。

例えば第２のモードは、ローパスフィルター４４が動作して、アナログ電源回路４０から供給されるアナログ電源電圧ＶＤＤＡが第１のモードに比べて低ノイズになるモードである。一方、第１のモードは、ローパスフィルター４４の信号経路がバイパスされることで、アナログ電源回路４０による電源供給の起動が第２のモードに比べて速くなるモードである。例えば第１のモードは、アナログ回路６０での負荷電流変動に対して、アナログ電源回路４０が追従して、アナログ電源電圧ＶＤＤＡを安定して供給できるモードである。このようにローパスフィルター４４を信号が通過しない第１のモードを設けることで、アナログ回路６０での負荷電流変動に対してアナログ電源回路４０が追従するようになるため、アナログ電源回路４０の電源供給の高速起動が可能になる。またローパスフィルター４４を信号が通過する第２のモードを設けることで、ローパスフィルター処理が施されたアナログ電源電圧ＶＤＤＡが出力されるようになり、低ノイズの電源供給が可能になる。

具体的には図４に示すように、アナログ電源回路４０は、アンプ回路４２と、駆動用のトランジスターＴＡ１と、ローパスフィルター４４と、スイッチＳＷと、電圧分割回路４６を含む。

アンプ回路４２は、エラーアンプであり、例えば演算増幅器により実現される。具体的にはアンプ回路４２は、第１の入力端子に基準電圧ＶＢＧＲが入力される。図８では第１の入力端子はアンプ回路４２の非反転入力端子になっている。また基準電圧ＶＢＧＲは、例えばバンドギャップリファレンス回路などの基準電圧生成回路により生成される定電圧である。例えば基準電圧ＶＢＧＲは１．２Ｖ程度である。

トランジスターＴＡ１は、例えば第１導電型であるＮ型のトランジスターである。トランジスターＴＡ１は、第１の電源ノードであるＶＤＤＨのノードと、アナログ電源電圧ＶＤＤＡの出力ノードＮＡ３との間に設けられる。例えばトランジスターＴＡ１のドレインがＶＤＤＨのノードに接続され、ソースが出力ノードＮＡ３に接続される。電源電圧ＶＤＤＨは例えば３．３Ｖであり、アナログ電源電圧ＶＤＤＡは例えば１．８Ｖである。

ローパスフィルター４４は、アンプ回路４２の出力端子のノードＮＡ１と、トランジスターＴＡ１のゲートのノードＮＡ２との間に設けられる。例えばアンプ回路４２の出力信号は、ローパスフィルター４４を介してトランジスターＴＡ１のゲートに入力される。図８では、ローパスフィルター４４は、抵抗ＲＢ１とキャパシターＣＢ１により構成される１次のＲＣフィルターである。例えば抵抗ＲＢ１は、一端がアンプ回路４２のノードＮＡ１に接続され、他端がトランジスターＴＡ１のゲートのノードＮＡ２に接続される。キャパシターＣＢ１は、一端がノードＮＡ２に接続され、他端が低電位側電源電圧であるＶＳＳのノードに接続される。抵抗ＲＢ１の抵抗値は例えば２０ＭΩ程度であり、キャパシターＣＢ１の容量値は例えば１００ｐＦ程度である。なおローパスフィルター４４は図８の構成に限定されず、２次や３次のローパスフィルターであってもよい。

スイッチＳＷは、ローパスフィルター４４に対して並列に設けられる。即ちスイッチＳＷは、アンプ回路４２の出力端子のノードＮＡ１と、トランジスターＴＡ１のゲートのノードＮＡ２との間において、ローパスフィルター４４に対して並列に設けられる。例えばスイッチＳＷは、ローパスフィルター４４の信号経路をバイパスする信号経路に設けられる。具体的にはスイッチＳＷの一端は、アンプ回路４２の出力端子のノードＮＡ１に接続され、他端は、トランジスターＴＡ１のゲートのノードＮＡ２に接続される。スイッチＳＷは例えばトランジスターやトランスファーゲートにより実現される。

電圧分割回路４６は、アナログ電源電圧ＶＤＤＡの出力ノードＮＡ３と、第２の電源ノードであるＶＳＳのノードとの間に設けられる。そしてアナログ電源電圧ＶＤＤＡを分圧した電圧を、アンプ回路４２の第２の入力端子へ出力する。図８ではアンプ回路４２の第２の入力端子は反転入力端子となっている。具体的には電圧分割回路４６は抵抗分割回路であり、アナログ電源電圧ＶＤＤＡの出力ノードＮＡ３とＶＳＳのノードとの間に直列に設けられる抵抗ＲＡ１、ＲＡ２を含む。そして抵抗ＲＡ１と抵抗ＲＡ２の接続ノードであるノードＮＡ４が、アンプ回路４２の第２の入力端子に接続される。ノードＮＡ４は電圧分割ノードである。なお本実施形態における接続は、電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることである。電気的な接続は、電気信号による情報の伝達が可能となる接続であり、信号線や能動素子等を介した接続であってもよい。

図８のアナログ電源回路４０は、レギュレーター回路として動作する。例えば抵抗ＲＡ１、ＲＡ２の抵抗値をＲ１、Ｒ２とすると、アナログ電源回路４０は、ＶＤＤＡ＝{（Ｒ１＋Ｒ２）／Ｒ２}×ＶＢＧＲとなる定電圧のアナログ電源電圧ＶＤＤＡを生成する。

そして本実施形態ではスイッチＳＷは、第１モードにおいてオンになり、第２モードにおいてオフになる。

具体的にはタイミング制御回路５２からのモード設定信号ＳＭＯＤが、論理レベル「０」に対応するＬレベルになると、スイッチＳＷがオンになる。これにより、アンプ回路４２の出力信号は、ローパスフィルター４４をスルーするようになり、オンになったスイッチＳＷのバイパス経路を介して、トランジスターＴＡ１のゲートに入力されるようになる。これによりローパスフィルター４４の機能がオフになり、アナログ電源回路４０は、ローパスフィルター４４を有しない通常のレギュレーター回路として動作する。即ちアナログ電源回路４０は、後述の図１１のデジタル電源回路３０と同様の回路構成となり、電源供給の起動が速く、負荷電流変動に対して安定したアナログ電源電圧ＶＤＤＡを供給可能な電源回路として動作する。

一方、タイミング制御回路５２からのモード設定信号ＳＭＯＤが、論理レベル「１」に対応するＨレベルになると、スイッチＳＷがオフになる。これにより、アンプ回路４２の出力信号は、ローパスフィルター４４を通過するようになり、ローパスフィルター処理後の出力信号が、トランジスターＴＡ１のゲートに入力されるようになる。これによりローパスフィルター４４の機能がオンになり、アナログ電源回路４０は、低ノイズのアナログ電源電圧ＶＤＤＡを生成できるようになる。即ち、アンプ回路４２が発生するノイズを、ローパスフィルター４４により十分に減衰できるようになり、これにより、低ノイズのアナログ電源電圧ＶＤＤＡを生成できるようになる。このように図８の構成のアナログ電源回路４０によれば、スイッチＳＷをオン、オフすることで、低ノイズモードである第１のモードと高速起動モードである第２のモードとを簡素に切り替えることが可能になる。

図９にアナログ電源回路４０の第２の構成例を示す。図９の構成が図８と異なるのは、駆動用トランジスターが、図８ではＮ型のトランジスターＴＡ１であるのに対して、図９ではＰ型のトランジスターＴＡ２になっている点である。ここでＮ型は第１導電型であり、Ｐ型は第２導電型である。また図８では、基準電圧ＶＢＧＲが入力されるアンプ回路４２の第１の入力端子が非反転入力端子になり、ノードＮＡ４が接続されるアンプ回路４２の第２の入力端子が反転入力端子になっている。これに対して、図９では、基準電圧ＶＢＧＲが入力されるアンプ回路４２の第１の入力端子が反転入力端子になり、ノードＮＡ４が接続されるアンプ回路４２の第２の入力端子が非反転入力端子になっている。

図９のように、駆動用トランジスターをＰ型のトランジスターＴＡ２にすることで、より高速なアナログ電源回路４０の起動が可能になる。一方、駆動用トランジスターがＰ型のトランジスターＴＡ２であると、電源電圧ＶＤＤＨのノイズが、アナログ電源電圧ＶＤＤＡに伝達され易いという欠点があり、この点においては図８の構成の方が有利である。

図１０にアンプ回路４２の構成例を示す。図１０のアンプ回路４２は、カレントミラー回路を構成するＰ型のトランジスターＴＣ１、ＴＣ２と、差動対トランジスターであるＮ型のトランジスターＴＣ３、ＴＣ４と、バイアス電流源となるＮ型のトランジスターＴＣ５を含む。トランジスターＴＣ１、ＴＣ２は、ＶＤＤＨのノードとノードＮＣ１、ＮＣ２の間に設けられ、ゲートにノードＮＣ１が接続される。トランジスターＴＣ３、ＴＣ４は、ノードＮＣ１、ＮＣ２とノードＮＣ３の間に設けられ、トランジスターＴＣ３のゲートが例えば非反転入力端子になり、トランジスターＴＣ４のゲートが例えば反転入力端子になる。トランジスターＴＣ５はノードＮＣ３とＶＳＳのノードとの間に設けられ、ゲートにバイアス電圧ＶＢＳが入力される。なおエラーアンプであるアンプ回路４２の構成は図１０の構成に限定されず、種々の変形実施が可能である。

図１１にデジタル電源回路３０の構成例を示す。デジタル電源回路３０は、図８のアナログ電源回路４０の構成のうち、ローパスフィルター４４とスイッチＳＷを省略した構成になる。具体的にはデジタル電源回路３０は、第１の入力端子である非反転入力端子に基準電圧ＶＢＧＲが入力されるアンプ回路３２と、第１の電源ノードであるＶＤＤＨのノードと、デジタル電源電圧ＶＤＤＤの出力ノードＮＤ３との間に設けられるトランジスターＴＤ１を含む。トランジスターＴＤ１は例えばＮ型のトランジスターである。またデジタル電源回路３０は、デジタル電源電圧ＶＤＤＤの出力ノードＮＤ３と第２の電源ノードであるＶＳＳのノードとの間に設けられ、デジタル電源電圧ＶＤＤＤを分圧した電圧を、アンプ回路３２の第２の入力端子である反転入力端子へ出力する電圧分割回路３６を含む。このような構成のデジタル電源回路３０によれば、電源電圧ＶＤＤＨの立ち上がり時に、高速に起動してデジタル電源電圧ＶＤＤＤをデジタル回路５０に供給できるようになる。

なお図１１ではトランジスターＴＤ１がＮ型のトランジスターになっているが、図９と同様にトランジスターＴＤ１はＰ型のトランジスターであってもよい。この場合には、基準電圧ＶＢＧＲが入力されるアンプ回路３２の第１の入力端子は反転入力端子になり、ノードＮＤ４が接続されるアンプ回路３２の第２の入力端子は非反転入力端子になる。

図１２にアナログ電源回路４０の出力ノイズ特性の例を示す。モード設定信号ＳＭＯＤをＨレベルにして、アナログ電源回路４０を第２のモードに設定し、ローパスフィルター４４の機能をオンにすると、例えば１０ｋＨｚ〜１０ＭＨｚの帯域において第１のモードに比べて低ノイズになる。このアナログ電源回路４０からの低ノイズのアナログ電源電圧ＶＤＤＡによりアナログ回路６０を動作させれば、アナログ回路６０自体についても、１０ｋＨｚ〜１０ＭＨｚの帯域においてノイズを低減できるようになり、アナログ回路６０の回路特性を向上でき、例えばアナログ回路６０の出力信号の低ノイズ化等を図れるようになる。例えばアナログ回路６０によりクロック信号を生成する場合には、クロック信号の位相ノイズ等を低減できるようになる。

４．発振器
図１３に本実施形態の発振器４の構成例を示す。発振器４は、本実施形態の回路装置２０と振動子１０を含む。振動子１０は回路装置２０に電気的に接続されている。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０は電気的に接続されている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。例えば振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の振動子であってもよい。或いは振動子１０は、恒温槽を備える恒温槽型発振器（ＯＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備えない温度補償型発振器（ＴＣＸＯ）に内蔵されている振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

回路装置２０は、発振回路６２、ＰＬＬ回路６４、出力回路８０、処理回路９０、インターフェース回路９２を含む。発振回路６２は振動子１０を振動させて発振信号である基準クロック信号ＲＦＣＫを生成する。例えば回路装置２０は、第１、第２の振動子用端子を含み、回路装置２０の外付け部品である振動子１０の一端が第１の振動子用端子に接続され、振動子１０の他端が第２の振動子用端子に接続される。発振回路６２は、第１の振動子用端子と第２の振動子用端子の間に設けられた発振用のバッファー回路などを含む。

ＰＬＬ回路６４は、発振回路６２からの基準クロック信号ＲＦＣＫが入力され、基準クロック信号ＲＦＣＫの周波数を逓倍した周波数のクロック信号ＰＬＣＫを生成する。図１３のＰＬＬ回路６４は、フラクショナル−Ｎ型のＰＬＬ（Phase Locked Loop）の回路例である。具体的にはＰＬＬ回路６４は、比較回路６５、チャージポンプ回路６６、ローパスフィルター６７、発振回路６８、バッファー回路６９、分周回路７０、デルタシグマ変調回路７１を含む。

比較回路６５は、基準クロック信号ＲＦＣＫと、クロック信号ＤＶＣＫとを比較する。具体的には比較回路６５は、基準クロック信号ＲＦＣＫと、発振回路６８からのフィードバック信号であるクロック信号ＤＶＣＫとの位相や周波数の比較を行う。チャージポンプ回路６６は、比較回路６５の比較結果に基づいてチャージポンプ動作を行う。例えば比較回路６５は、基準クロック信号ＲＦＣＫとクロック信号ＤＶＣＫの位相比較等を行って、比較結果であるアップ信号とダウン信号を出力信号として出力する。チャージポンプ回路６６は、比較回路６５の出力信号を出力電流に変換する。即ち、矩形の電圧パルスであるアップ信号とダウン信号を、矩形の電流パルスである出力電流に変換する。ローパスフィルター６７は、チャージポンプ回路６６の出力信号の平滑化を行って、ＶＣＯである発振回路６８の発振周波数を制御する制御電圧ＶＣを生成して発振回路６８に出力する。具体的にはローパスフィルター６７は、チャージポンプ回路６６の出力電流を電流電圧変換すると共にフィルター処理を行う。ローパスフィルター６７の出力電圧である制御電圧ＶＣは、アップ信号が出力された場合には上昇し、ダウン信号が出力された場合には下降する。

ローパスフィルター６７からの制御電圧ＶＣが発振回路６８に入力されることで、可変容量素子であるバラクターの容量が変化して、発振回路６８の発振周波数が制御される。そして制御電圧ＶＣにより設定される発振周波数の差動の発振信号がバッファー回路６９に出力される。バッファー回路６９は、差動の発振信号に基づいて、クロック信号ＰＬＣＫを出力回路８０に出力すると共にフィードバック用のクロック信号ＦＤＣＫを分周回路７０に出力する。本実施形態では分周回路７０とデルタシグマ変調回路７１とによりフラクショナル分周器が構成される。フラクショナル分周器は、ＰＬＬ回路６４の逓倍率の逆数を分周比としてフィードバック用のクロック信号ＦＤＣＫを分周し、分周後のクロック信号ＤＶＣＫを比較回路６５に出力する。デルタシグマ変調回路７１は、分周比の小数部の値をデルタシグマ変調して、整数である変調値を生成する。そして分周比の整数部の値と変調値の加算値が、分周比の設定値として分周回路７０に設定される。これによりフラクショナル−Ｎ型のＰＬＬ回路が実現される。

出力回路８０は、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ又は差動のＣＭＯＳなどの信号波形で、クロック信号を回路装置２０の外部に出力する。例えば出力回路８０は、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ及びＣＭＯＳの全ての信号波形のクロック信号が出力可能な回路であってもよい。この場合には出力回路８０は、処理回路９０により設定された信号波形のクロック信号を出力することになる。

処理回路９０は、回路装置２０の種々の制御処理や設定処理を行う。例えば処理回路９０は、回路装置２０の各回路ブロックの制御処理を行う。また処理回路９０が、温度補償処理、エージング補正処理、或いはデジタルフィルター処理などのデジタル信号処理を行ってもよい。温度補償処理を行う場合には、例えば温度センサーを設け、処理回路９０が、温度センサーからの温度検出情報に基づいて、発振周波数の温度特性を補償する温度補償処理を行い、発振周波数を制御するための周波数制御データを出力する。処理回路９０は、ゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。或いは処理回路９０を、ＤＳＰ（Digital Signal Processor）、ＣＰＵ（Central Processing Unit）などのプロセッサーにより実現してもよい。

インターフェース回路９２は、Ｉ２Ｃ（Inter Integrated Circuit）、ＳＰＩ（Serial Peripheral Interface）などのインターフェースを実現する回路である。即ちインターフェース回路９２は、発振器４の外部装置との間のインターフェース処理を行う。

５．電子機器、移動体
図１４に、本実施形態の回路装置２０を含む電子機器５００の構成例を示す。電子機器５００は、振動子１０、回路装置２０、処理装置５２０を含む。また電子機器５００は、アンテナＡＮＴ、通信インターフェース５１０、操作インターフェース５３０、表示部５４０、メモリー５５０を含むことができる。振動子１０と回路装置２０により発振器４が構成される。なお電子機器５００は図１４の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００は、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器、或いは車載機器などである。生体情報測定機器は例えば超音波測定装置、脈波計又は血圧測定装置等である。車載機器は自動運転用の機器等である。また電子機器５００は、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。

通信インターフェース５１０は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

図１５に、本実施形態の回路装置２０を含む移動体の例を示す。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１５は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置２０を有する不図示の発振器が組み込まれる。制御装置２０８は、発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置２０が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられるメーターパネル機器やナビゲーション機器などの種々の車載機器に組み込むことが可能である。

以上に説明したように本実施形態の回路装置は、デジタル回路と、デジタル回路にデジタル電源電圧を供給するデジタル電源回路と、アナログ回路と、アナログ回路にアナログ電源電圧を供給するアナログ電源回路を含む。アナログ電源回路は、動作モードとして、第１のモードと第２のモードとを有し、第１のモードは、第２のモードよりも電源供給の起動が速いモードであり、第２のモードは、第１のモードよりも低ノイズで電源供給を行うモードである。

本実施形態によれば、デジタル回路は、デジタル電源回路から供給されるデジタル電源電圧により動作し、アナログ回路は、アナログ電源回路から供給されるアナログ電源電圧により動作する。そしてアナログ電源回路は、動作モードが第１のモードに設定されると、第２のモードに比べて高速に起動して、アナログ電源電圧をアナログ回路に供給するようになる。一方、アナログ電源回路は、動作モードが第２のモードに設定されると、第１のモードに比べて低ノイズで、アナログ電源電圧をアナログ回路に供給するようになる。このようにすれば、低ノイズよりも高速起動の電源供給が要求される状況では、アナログ電源回路が第１のモードで動作することで、このような状況に対応できるようになる。一方、高速起動よりも低ノイズの電源供給が要求される状況では、アナログ電源回路が第２のモードで動作することで、このような状況に対応できるようになる。従って、高速起動の電源供給が要求される状況と低ノイズの電源供給が要求される状況の両方に対応できる回路装置の提供が可能になる。

また本実施形態では、アナログ電源回路は、ノイズ低減用のローパスフィルターを含み、第１のモードは、ローパスフィルターを信号が通過しないモードであり、第２のモードは、ローパスフィルターを信号が通過するモードであり、アナログ電源回路は、信号に基づいてアナログ電源電圧を生成してもよい。

このようにローパスフィルターを信号が通過しない第１のモードを設けることで、アナログ回路での負荷電流変動に対してアナログ電源回路が追従するようになり、アナログ電源回路の高速起動が可能になる。またローパスフィルターを信号が通過する第２のモードを設けることで、ローパスフィルター処理が施されたアナログ電源電圧が出力されるようになり、低ノイズの電源供給が可能になる。

また本実施形態の回路装置は、デジタル回路と、デジタル回路にデジタル電源電圧を供給するデジタル電源回路と、アナログ回路と、アナログ回路にアナログ電源電圧を供給するアナログ電源回路を含む。そしてアナログ電源回路は、第１の入力端子に基準電圧が入力されるアンプ回路と、第１の電源ノードとアナログ電源電圧の出力ノードとの間に設けられるトランジスターと、アンプ回路の出力端子のノードとトランジスターのゲートのノードとの間に設けられるローパスフィルターを含む。またアナログ電源回路は、アンプ回路の出力端子のノードとトランジスターのゲートのノードとの間において、ローパスフィルターに対して並列に設けられるスイッチと、アナログ電源電圧の出力ノードと第２の電源ノードとの間に設けられ、アナログ電源電圧を分圧した電圧を、アンプ回路の第２の入力端子へ出力する電圧分割回路を含む。そしてスイッチは、第１モードにおいてオンになり、第２モードにおいてオフになる。

本実施形態によれば、デジタル回路は、デジタル電源回路から供給されるデジタル電源電圧により動作し、アナログ回路は、アナログ電源回路から供給されるアナログ電源電圧により動作する。またアナログ電源回路のアンプ回路の出力端子のノードとトランジスターのゲートのノードとの間に、ローパスフィルターとスイッチとが並列に設けられる。そして第１のモードではスイッチがオンになることで、アンプ回路の出力信号は、オンになったスイッチを介して、トランジスターのゲートに入力されるようになり、アナログ電源回路の高速起動が可能になる。一方、第２のモードではスイッチがオフになることで、アンプ回路の出力信号はローパスフィルターを通過するようになり、ローパスフィルター処理後の出力信号が、トランジスターのゲートに入力されるようになる。これによりアナログ電源回路は、低ノイズの電源電圧を生成できるようになる。このようにすれば、低ノイズよりも高速起動の電源供給が要求される状況では、アナログ電源回路が第１のモードで動作することで、このような状況に対応できるようになる。一方、高速起動よりも低ノイズの電源供給が要求される状況では、アナログ電源回路が第２のモードで動作することで、このような状況に対応できるようになる。従って、高速起動の電源供給が要求される状況と低ノイズの電源供給が要求される状況の両方に対応できる回路装置の提供が可能になる。

また本実施形態では、アナログ電源回路は、第１のモードでアナログ電源電圧をアナログ回路に供給した後に、第２のモードでアナログ電源電圧をアナログ回路に供給してもよい。

このようにすればアナログ電源回路は、第１のモードに設定されることで、アナログ電源電圧を短い時間で供給開始できるようになる。そしてアナログ電源電圧の供給開始後に、第２のモードに設定されることで、低ノイズのアナログ電源電圧をアナログ回路に供給できるようになる。

また本実施形態では、アナログ電源回路は、デジタル電源回路がデジタル電源電圧をデジタル回路に供給した後に、動作モードが第１のモードから第２のモードに切り替わってもよい。

このようにすればデジタル回路にデジタル電源電圧が供給されて、デジタル回路による制御処理が可能になった後に、アナログ電源回路の動作モードが第１のモードから第２のモードに切り替わるようになり、デジタル回路による適正な制御処理を実現できるようになる。

また本実施形態では、アナログ回路は、発振により発振信号を生成する発振回路を含み、アナログ電源回路は、第１のモードでアナログ電源電圧を発振回路に供給した後に、第２のモードでアナログ電源電圧を発振回路に供給してもよい。

このようにすれば、第１のモードによる速い起動時間でアナログ電源回路による電源供給を開始し、その後に第２のモードによる低ノイズのアナログ電源電圧を発振回路に供給して、発振回路の適正な発振動作を実現できるようになる。

また本実施形態では、アナログ回路は、クロック信号を生成するＰＬＬ回路を含み、アナログ電源回路は、第１のモードでアナログ電源電圧をＰＬＬ回路に供給した後に、第２のモードでアナログ電源電圧をＰＬＬ回路に供給してもよい。

このように第１のモードでアナログ電源電圧をＰＬＬ回路に供給することで、ＰＬＬ回路のＰＬＬ動作を高速に起動できるようになる。そして、その後にアナログ電源回路が第２のモードでアナログ電源電圧をＰＬＬ回路に供給することで、ＰＬＬ回路から低ノイズのクロック信号を出力できるようになる。

また本実施形態では、ＰＬＬ回路の周波数変更期間において、アナログ電源回路は、第２のモードから第１のモードに切り替わり、周波数変更期間の終了後に、アナログ電源回路は、第１のモードから第２のモードに切り替わってもよい。

このようにすれば、ＰＬＬ回路の周波数変更を短い時間で行って、変更後の周波数にロックされた低ノイズのクロック信号を、ＰＬＬ回路から出力できるようになる。

また本実施形態では、アナログ回路は、アナログ電源回路からアナログ電源電圧が供給されて出力信号を出力する出力回路を含み、出力回路は、アナログ電源回路が第１のモードから第２モードに切り替わった後に、出力信号を出力してもよい。

このようにすれば、アナログ電源回路が第１のモードから第２のモードに切り替わって、低ノイズのアナログ電源電圧を供給し、これにより出力回路が、低ノイズの出力信号を出力可能になった後に、出力回路が当該出力信号を出力するようになる。

また本実施形態では、アナログ電源回路の動作モードを第１のモード又は第２のモードに設定するタイミング制御回路を含んでもよい。

このようにすればタイミング制御回路の制御の下で、アナログ電源回路の動作モードを、第１のモードに設定して、高速起動を可能にしたり、動作モードを第２のモードに設定して、低ノイズの電源供給を可能にしたりすることができる。

また本実施形態では、デジタル電源回路は、第１の入力端子に基準電圧が入力されるアンプ回路と、第１の電源ノードと、デジタル電源電圧の出力ノードとの間に設けられるトランジスターと、デジタル電源電圧の出力ノードと第２の電源ノードとの間に設けられ、デジタル電源電圧を分圧した電圧を、アンプ回路の第２の入力端子へ出力する電圧分割回路を含んでもよい。

このような構成のデジタル電源回路によれば、電源電圧の立ち上がり時に、高速に起動してデジタル電源電圧をデジタル回路に供給できるようになる。

また本実施形態は、電源電圧を供給する電源回路であって、第１の入力端子に基準電圧が入力されるアンプ回路と、第１の電源ノードと電源電圧の出力ノードとの間に設けられるトランジスターと、アンプ回路の出力端子のノードとトランジスターのゲートのノードとの間に設けられるローパスフィルターを含む。また電源回路は、アンプ回路の出力端子のノードとトランジスターのゲートのノードとの間において、ローパスフィルターに対して並列に設けられるスイッチと、電源電圧の出力ノードと第２の電源ノードとの間に設けられ、電源電圧を分圧した電圧を、アンプ回路の第２の入力端子へ出力する電圧分割回路を含む。

本実施形態によれば、アンプ回路の出力端子のノードとトランジスターのゲートのノードとの間に、ローパスフィルターとスイッチとが並列に設けられる。そして第１のモードでは例えば当該スイッチを介して、アンプ回路の出力信号を、トランジスターのゲートに入力できるようになり、電源回路の高速起動が可能になる。一方、第２のモードでは、アンプ回路の出力信号がローパスフィルターを通過することで、ローパスフィルター処理後の出力信号が、トランジスターのゲートに入力されるようになる。これにより電源回路は、低ノイズの電源電圧を生成できるようになる。

また本実施形態は、振動子と、上記に記載の回路装置であって、振動子を発振させる発振回路を含む回路装置とを含む発振器に関係する。

また本実施形態は、上記に記載の回路装置を含む電子機器に関係する。

また本実施形態は、上記に記載の回路装置を含む移動体に関係する。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、電源回路、発振器、電子機器、移動体の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＶＤＤＨ…電源電圧、ＶＤＤＤ…デジタル電源電圧、ＶＤＤＡ…アナログ電源電圧、
ＳＭＯＤ…モード設定信号、ＯＳＣＫ…発振信号、ＯＵＴＣＫ…クロック信号、
ＰＬＣＫ…クロック信号、ＯＵＴＥＮ…出力イネーブル信号、
ＴＦＣ…周波数変更期間、ＳＷ…スイッチ、
ＲＡ１、ＲＡ２、ＲＢ１、ＲＤ１、ＲＤ２…抵抗、ＣＢ１…キャパシター、
ＴＡ１、ＴＡ２、ＴＣ１〜ＴＣ５、ＴＤ１…トランジスター、
４…発振器、１０…振動子、２０…回路装置、３０…デジタル電源回路、
３２…アンプ回路、３６…電圧分割回路、４０…アナログ電源回路、
４２…アンプ回路、４４…ローパスフィルター、４６…電圧分割回路、
５０…デジタル回路、５２…タイミング制御回路、６０…アナログ回路、
６２…発振回路、６４…ＰＬＬ回路、６５…比較回路、６６…チャージポンプ回路、
６７…ローパスフィルター、６８…発振回路、６９…バッファー回路、
７０…分周回路、７１…デルタシグマ変調回路、８０…出力回路、
９０…処理回路、９２…インターフェース回路、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
５００…電子機器、５１０…通信インターフェース、５２０…処理装置、
５３０…操作インターフェース、５４０…表示部、５５０…メモリー

Claims (15)

1. デジタル回路と、
   前記デジタル回路にデジタル電源電圧を供給するデジタル電源回路と、
   アナログ回路と、
   前記アナログ回路にアナログ電源電圧を供給するアナログ電源回路と、
   を含み、
   前記アナログ電源回路は、
   動作モードとして、第１のモードと第２のモードとを有し、
   前記第１のモードは、前記第２のモードよりも電源供給の起動が速いモードであり、
   前記第２のモードは、前記第１のモードよりも低ノイズで電源供給を行うモードであることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記アナログ電源回路は、ノイズ低減用のローパスフィルターを含み、
   前記第１のモードは、前記ローパスフィルターを信号が通過しないモードであり、前記第２のモードは、前記ローパスフィルターを前記信号が通過するモードであり、前記アナログ電源回路は、前記信号に基づいて前記アナログ電源電圧を生成することを特徴とする回路装置。
3. デジタル回路と、
   前記デジタル回路にデジタル電源電圧を供給するデジタル電源回路と、
   アナログ回路と、
   前記アナログ回路にアナログ電源電圧を供給するアナログ電源回路と、
   を含み、
   前記アナログ電源回路は、
   第１の入力端子に基準電圧が入力されるアンプ回路と、
   第１の電源ノードと前記アナログ電源電圧の出力ノードとの間に設けられるトランジスターと、
   前記アンプ回路の出力端子のノードと前記トランジスターのゲートのノードとの間に設けられるローパスフィルターと、
   前記アンプ回路の前記出力端子のノードと前記トランジスターの前記ゲートのノードとの間において、前記ローパスフィルターに対して並列に設けられるスイッチと、
   前記アナログ電源電圧の前記出力ノードと第２の電源ノードとの間に設けられ、前記アナログ電源電圧を分圧した電圧を、前記アンプ回路の第２の入力端子へ出力する電圧分割回路と、
   を含み、
   前記スイッチは、
   前記第１モードにおいてオンになり、前記第２モードにおいてオフになることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記アナログ電源回路は、
   前記第１のモードで前記アナログ電源電圧を前記アナログ回路に供給した後に、前記第２のモードで前記アナログ電源電圧を前記アナログ回路に供給することを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記アナログ電源回路は、
   前記デジタル電源回路が前記デジタル電源電圧を前記デジタル回路に供給した後に、動作モードが前記第１のモードから前記第２のモードに切り替わることを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記アナログ回路は、発振により発振信号を生成する発振回路を含み、
   前記アナログ電源回路は、
   前記第１のモードで前記アナログ電源電圧を前記発振回路に供給した後に、前記第２のモードで前記アナログ電源電圧を前記発振回路に供給することを特徴とする回路装置。
7. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記アナログ回路は、クロック信号を生成するＰＬＬ回路を含み、
   前記アナログ電源回路は、
   前記第１のモードで前記アナログ電源電圧を前記ＰＬＬ回路に供給した後に、前記第２のモードで前記アナログ電源電圧を前記ＰＬＬ回路に供給することを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記ＰＬＬ回路の周波数変更期間において、前記アナログ電源回路は、前記第２のモードから前記第１のモードに切り替わり、
   前記周波数変更期間の終了後に、前記アナログ電源回路は、前記第１のモードから前記第２のモードに切り替わることを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   前記アナログ回路は、前記アナログ電源回路から前記アナログ電源電圧が供給されて出力信号を出力する出力回路を含み、
   前記出力回路は、
   前記アナログ電源回路が前記第１のモードから前記第２モードに切り替わった後に、前記出力信号を出力することを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記アナログ電源回路の前記動作モードを前記第１のモード又は前記第２のモードに設定するタイミング制御回路を含むことを特徴とする回路装置。
11. 請求項１乃至１０のいずれか一項に記載の回路装置において、
    前記デジタル電源回路は、
    第１の入力端子に基準電圧が入力されるアンプ回路と、
    第１の電源ノードと、前記デジタル電源電圧の出力ノードとの間に設けられるトランジスターと、
    前記デジタル電源電圧の前記出力ノードと第２の電源ノードとの間に設けられ、前記デジタル電源電圧を分圧した電圧を、前記アンプ回路の第２の入力端子へ出力する電圧分割回路と、
    を含むことを特徴とする回路装置。
12. 電源電圧を供給する電源回路であって、
    第１の入力端子に基準電圧が入力されるアンプ回路と、
    第１の電源ノードと前記電源電圧の出力ノードとの間に設けられるトランジスターと、
    前記アンプ回路の出力端子のノードと前記トランジスターのゲートのノードとの間に設けられるローパスフィルターと、
    前記アンプ回路の前記出力端子のノードと前記トランジスターの前記ゲートのノードとの間において、前記ローパスフィルターに対して並列に設けられるスイッチと、
    前記電源電圧の前記出力ノードと第２の電源ノードとの間に設けられ、前記電源電圧を分圧した電圧を、前記アンプ回路の第２の入力端子へ出力する電圧分割回路と、
    を含むことを特徴とする電源回路。
13. 振動子と、
    請求項１乃至１１のいずれか一項に記載の回路装置であって、前記振動子を発振させる発振回路を含む回路装置と、
    を含むことを特徴とする発振器。
14. 請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
15. 請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする移動体。