JP2021022853A - 回路装置、発振器、電子機器、及び移動体 - Google Patents

Abstract

【課題】発振回路を備えた回路装置の起動が遅くなるおそれを低減することが可能な回路装置を提供すること。【解決手段】発振器１において、集積回路素子１０は、振動子２を発振させることで第１発振信号を生成する第１発振回路２０と、第２発振信号を生成する第２発振回路３０と、デジタル回路５０と、を備える。第１発振回路２０が動作を開始してから安定動作を開始するまでの起動期間の少なくとも一部において、デジタル回路５０は、第２発振信号に基づいて動作し、且つ、第２発振信号の周波数は、変化するように制御される。【選択図】図１

Description

本発明は、回路装置、発振器、電子機器、及び移動体に関する。

水晶振動子等の振動子を発振させて所望の周波数の信号を出力する発振器は、電子機器やシステム等の広い分野で使用されている。このような発振器は、振動子と、振動子を発振させるための発振回路、及び発振回路の動作を制御するための周辺回路とを一体とした集積回路素子（ＩＣ：Integrated Circuit）とを備える。例えば、特許文献１には、温度補償機能を有する発振器として、振動子と、振動子を発振させる発振回路と、ｎ次の温度補償関数に基づいて第１補償信号を生成するとともに、１つ以上の２次の温度補償関数に基づいて、第１補償信号により補償されずに残る温度特性をさらに補償する第２補償信号を生成する温度補償回路を含む周辺回路と、を備えた発振器が開示されている。

特開２０１８−１３７５１２号公報

しかしながら、特許文献１に記載の発振器では、周辺回路の動作に用いられるクロック信号がノイズ源となり、振動子を発振する発振回路の起動が阻害されてしまう懸念があった。このような懸念に対して、例えば、まず振動子を発振させる発振回路を起動させた後、周辺回路を起動するような構成とすることも考えられる。しかしながら、そのような構成とした場合、発振器全体としての起動が遅くなってしまうという課題があった。

本発明に係る回路装置の一態様は、
振動子を発振させることで第１発振信号を生成する第１発振回路と、
第２発振信号を生成する第２発振回路と、
デジタル回路と、
を備え、
前記第１発振回路が動作を開始してから安定動作を開始するまでの起動期間の少なくとも一部において、前記デジタル回路は、前記第２発振信号に基づいて動作し、且つ、前記第２発振信号の周波数は、変化するように制御される。

前記回路装置の一態様において、
前記起動期間において、前記第２発振回路の周波数は、ランダムに変化するように制御されてもよい。

前記回路装置の一態様において、
前記起動期間が経過した後、前記デジタル回路は、前記第１発振信号に基づいて動作してもよい。

前記回路装置の一態様において、
前記起動期間が経過した後、前記第２発振回路は、前記第２発振信号の出力を停止してもよい。

前記回路装置の一態様において、
前記第２発振回路は、ＣＲオシレーター又はリングオシレーターを含んでもよい。

前記回路装置の一態様において、
前記第２発振回路は、
前記第１発振信号の位相と前記第２発振信号の位相とを比較する位相比較回路と、
前記位相比較回路の出力信号に基づく第３発振信号を出力する電圧制御発振回路と、
前記第３発振信号を分周し、前記第２発振信号として出力する分周回路と、
を含んでもよい。

前記回路装置の一態様において、
前記第３発振信号の周波数が制御されることで、前記第２発振信号の周波数が、変化するように制御されてもよい。

前記回路装置の一態様において、
前記分周回路の分周比が制御されることで、前記第２発振信号の周波数が、変化するように制御されてもよい。

前記回路装置の一態様において、
前記第１発振回路の動作を制御するための動作設定情報を記憶する記憶部を備え、
前記デジタル回路は、前記動作設定情報に基づいて、前記第１発振回路の動作を制御するプログラマブルロジックコントローラーを含んでもよい。

本発明に係る発振器の一態様は、前記回路装置の一態様と、
前記振動子と、を備える。

本発明に係る電子機器の一態様は、前記回路装置の一態様を備える。

本発明に係る移動体の一態様は、前記回路装置の一態様を備える。

発振器の機能ブロック図。 リングオシレーターの構成を示す図。 発振器が動作を開始してから安定動作に移行するまでの動作を説明するためのタイミングチャート。 第１実施形態の変形例における発振器が動作を開始してから安定動作に移行するための動作を説明するためのタイミングチャート。 第２本実施形態の発振器の機能ブロック図。 第３本実施形態の発振器の機能ブロック図。 電圧制御発振器の構成の一例を示す図。 電子機器の構成の一例を示す機能ブロック図。 電子機器の一例であるスマートフォンの外観の一例を示す図。 移動体の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．発振器
１．１ 第１実施形態
［発振器の機能構成］
図１は本実施形態の発振器１の機能ブロック図である。図１に示すように、発振器１は、集積回路素子１０と振動子２とを含む。

振動子２としては、例えば、水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振素子、その他の圧電振動素子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。なお、本実施形態において振動子２は、水晶振動子であるとして説明を行う。

集積回路素子１０は、第１発振回路２０、第２発振回路３０、電圧振幅検出回路４０、制御回路５０、出力回路６０、電圧レギュレーター７０、及び記憶回路８０を含む。なお、集積回路素子１０は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。この集積回路素子１０が回路装置の一例である。

電圧レギュレーター７０は、ＶＤＤ端子を介して供給される電源電圧に基づいて、ＶＳＳ端子を介して供給されるグラウンド電圧を基準とする所定の電圧Ｖｄｄを生成する。電圧レギュレーター７０が生成した電圧Ｖｄｄは、集積回路素子１０の各回路ブロックの電源電圧として用いられる。

第１発振回路２０は、ＸＧ端子を介して振動子２の一端と接続され、ＸＤ端子を介して振動子２の他端と接続されている。そして、第１発振回路２０に電圧Ｖｄｄが供給されることで、第１発振回路２０は、ＸＧ端子を介して入力される振動子２の出力信号を増幅し、また、増幅した信号を、ＸＤ端子を介して振動子２にフィードバックすることで、振動子２を発振させる。そして、第１発振回路２０は、発振する振動子２が出力する信号を増幅した発振信号Ｓｃｒｙを生成し、制御回路５０、及び出力回路６０のそれぞれに出力する。すなわち、第１発振回路２０は、振動子２を発振させることで発振信号Ｓｃｒｙを生成し出力する。この発振信号Ｓｃｒｙが第１発振信号の一例である。

ここで、振動子２と第１発振回路２０により構成される発振回路は、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路等の種々のタイプの発振回路が用いられる。また、第１発振回路２０は、振動子２の出力信号に対して温度補償、温度制御をせずに、当該出力信号の周波数安定度のそのままの信号を発振信号Ｓｃｒｙとして出力してもよく、周波数の安定度を高めるための温度補償回路を備え、振動子２の出力信号に対して周辺温度を加味した温度補償を施した信号を発振信号Ｓｃｒｙとして出力してもよい。さらには、非常に高い周波数安定度を実現するために、振動子２の温度を一定に保つための恒温槽を備えた構成であってもよい。すなわち、振動子２と第１発振回路２０とを備える発振器１は、パッケージ水晶発振器（ＳＰＸＯ：Simple Packaged Crystal Oscillator）であってもよく、温度補償型水晶発振器（ＴＣＸＯ：Temperature Compensated Crystal Oscillator）であってもよく、また、高精度水晶発振器（ＯＣＸＯ：Oven Controlled Crystal Oscillator）であってもよい。

出力回路６０には、第１発振回路２０から出力される発振信号Ｓｃｒｙと、後述する制御回路５０から出力される制御信号ＯＵＴｃｔｒｌとが入力される。そして、出力回路６０は、発振信号Ｓｃｒｙを、制御信号ＯＵＴｃｔｒｌに基づいて選択された出力形式の信号に変換して出力する。

出力回路６０は、出力分周回路６１、及び出力バッファー６２を含む。出力分周回路６１は、第１発振回路２０から出力される発振信号Ｓｃｒｙを、制御信号ＯＵＴｃｔｒｌに
よって設定された分周比で分周した信号を出力バッファー６２に出力する。出力バッファー６２は、ＶＤＤＯ端子を介して供給される電源電圧に基づいて、出力分周回路６１から出力される信号を、制御信号ＯＵＴｃｔｒｌによって選択された出力形式の信号に変換し、ＯＵＴ端子及びＯＵＴＢ端子の少なくとも一方を介して集積回路素子１０の外部に出力する。例えば、制御信号ＯＵＴｃｔｒｌによってＰＥＣＬ（Positive Emitter Coupled Logic）出力、ＬＶＤＳ（Low Voltage Differential Signaling）出力、ＨＣＳＬ（High-Speed Current Steering Logic）出力等の差動信号の出力形式が選択された場合、出力バッファー６２は、ＯＵＴ端子及びＯＵＴＢ端子を介して当該差動信号の形式に変換された信号を出力する。また、制御信号ＯＵＴｃｔｒｌによって出力形式としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）出力等のシングルエンド信号の出力形式が選択された場合、出力バッファー６２は、ＯＵＴ端子又はＯＵＴＢ端子を介してシングルエンド信号に変換された信号を出力する。なお、出力バッファー６２は、制御信号ＯＵＴｃｔｒｌに応じて、信号の出力を実行するのか、又は停止するかを制御してもよい。

電圧振幅検出回路４０は、第１発振回路２０が出力する発振信号Ｓｃｒｙの電圧振幅を検出し、検出した電圧振幅に応じた検出信号Ｓｄｅｔを出力する。なお、本実施形態における電圧振幅検出回路４０は、発振信号Ｓｃｒｙの電圧振幅が所定の値以上である場合、ハイレベルの検出信号Ｓｄｅｔを出力し、発振信号Ｓｃｒｙの電圧振幅が所定の値未満である場合、ローレベルの検出信号Ｓｄｅｔを出力するとして説明を行う。ここで、発振信号Ｓｃｒｙの電圧振幅と、検出信号Ｓｄｅｔの論理レベルとの関係は上述の関係に限るものではなく、例えば、電圧振幅検出回路４０は、発振信号Ｓｃｒｙの電圧振幅が所定の値以上である場合、ローレベルの検出信号Ｓｄｅｔを出力し、発振信号Ｓｃｒｙの電圧振幅が所定の値未満である場合、ハイレベルの検出信号Ｓｄｅｔを出力してもよく、また、検出信号Ｓｄｅｔが、発振信号Ｓｃｒｙの電圧振幅の大きさに基づく情報を含む信号を出力してもよい。

第２発振回路３０は、電圧Ｖｄｄが供給されることで動作を開始し、発振信号Ｓｏｓｃを出力する。具体的には、第２発振回路３０には、制御回路５０から周波数制御信号Ｓｆｃが入力される。第２発振回路３０は、入力される周波数制御信号Ｓｆｃに基づく周波数の発振信号Ｓｏｓｃを生成し制御回路５０に出力する。すなわち、第２発振回路３０は、周波数制御信号Ｓｆｃによって、周波数が変化するように制御された発振信号Ｓｏｓｃを出力する。この発振信号Ｓｏｓｃが第２発振信号の一例である。ここで、本実施形態における第２発振回路３０は、リングオシレーター又はＣＲオシレーターを含んで構成されている。なお、第２発振回路３０の具体的な構成例については後述する。

制御回路５０は、マルチプレクサー５１、及びＰＬＣ（プログラマブルロジックコントローラー：Programmable Logic Controller）５２を含む。

マルチプレクサー５１には、発振信号Ｓｃｒｙと発振信号Ｓｏｓｃとが入力される。そして、マルチプレクサー５１は、発振信号Ｓｃｒｙと発振信号Ｓｏｓｃとのいずれかを選択し、発振信号ＳｃｌｋとしてＰＬＣ５２に出力する。ここで、本実施形態におけるマルチプレクサー５１は、電圧振幅検出回路４０が出力する検出信号Ｓｄｅｔがハイレベルの場合、発振信号Ｓｃｒｙを発振信号Ｓｃｌｋとして選択し、検出信号Ｓｄｅｔがローレベルの場合、発振信号Ｓｏｓｃを発振信号Ｓｃｌｋとして選択する。なお、図１では図示を省略するが、発振信号Ｓｃｌｋは、ＰＬＣ５２を含む制御回路５０に供給される。換言すれば、制御回路５０は発振信号Ｓｃｌｋに基づいて動作する。

ＰＬＣ５２は、発振信号Ｓｃｌｋに基づいて記憶回路８０に記憶されている動作設定情報を順次読み出し、読み出した動作設定情報に基づいて、第１発振回路２０、第２発振回路３０を含む集積回路素子１０に含まれる各回路ブロックを順次制御する。すなわち、記
憶回路８０は、第１発振回路２０、及び第２発振回路３０の動作を制御するための動作設定情報を記憶し、ＰＬＣ５２は、動作設定情報に基づいて、第１発振回路２０、及び第２発振回路３０の動作を制御する。ここで、制御回路５０がデジタル回路の一例であり、記憶回路８０が記憶部の一例であり、制御回路５０に含まれるＰＬＣ５２がプログラマブルロジックコントローラーの一例である。

具体的には、ＰＬＣ５２は、発振信号Ｓｃｌｋに基づいて動作し、記憶回路８０に記憶されている発振信号Ｓｃｒｙの周波数を補正するための補正情報を読み出す。そして、制御回路５０は、ＰＬＣ５２が読み出した補正情報に基づく発振制御信号Ｓａｄｊを生成し、第１発振回路２０に出力する。また、ＰＬＣ５２は、発振信号Ｓｃｌｋに基づいて動作し、記憶回路８０に記憶されている第２発振回路３０の周波数を制御するための周波数情報を読み出す。そして、制御回路５０は、ＰＬＣ５２が読み出した周波数情報に基づく周波数制御信号Ｓｆｃを生成し、第２発振回路３０に出力する。また、ＰＬＣ５２は、発振信号Ｓｃｌｋに基づいて動作し、記憶回路８０に記憶されている出力分周回路６１の分周比を規定するための分周情報を読み出す。そして、制御回路５０は、ＰＬＣ５２が読み出した分周情報に基づく制御信号ＯＵＴｃｔｒｌを生成し、出力回路６０に出力する。

なお、記憶回路８０には、動作設定情報として、前述した発振信号Ｓｃｒｙの周波数を補正するための補正情報、第２発振回路３０の周波数を制御するための周波数情報、出力分周回路６１の分周比を規定するための分周情報の他に、集積回路素子１０の外部に出力する信号の形式を規定するための出力信号情報、電圧振幅検出回路４０における判定閾値を規定する判定閾値情報等の集積回路素子１０の動作を制御するための複数の動作設定情報が記憶されていてもよい。

［第２発振回路の具体例］
ここで、周波数制御信号Ｓｆｃに基づいて発振信号Ｓｏｓｃの周波数を変化させるための第２発振回路３０の構成の一例について説明する。なお、以下の説明において周波数制御信号Ｓｆｃは、３ビットの周波数制御データＳｆｃ−１，Ｓｆｃ−２，Ｓｆｃ−３を含む信号であるとして説明を行う。

図２は、第２発振回路３０の一例のリングオシレーター３０ａの構成を示す図である。リングオシレーター３０ａは、遅延回路３１０，３２０，３３０と、インバーター３４０とを含む。遅延回路３１０の出力端は、遅延回路３２０の入力端と電気的に接続されている。遅延回路３２０の出力端は、遅延回路３３０の入力端と電気的に接続されている。遅延回路３３０の出力端は、遅延回路３１０の入力端と電気的に接続されている。すなわち、遅延回路３１０、遅延回路３２０、及び遅延回路３２０は、縦続、且つリング状に電気的に接続されている。また、遅延回路３３０の出力端は、インバーター３４０の入力端とも電気的に接続している。そして、インバーター３４０の出力端から発振信号Ｓｏｓｃが出力される。

遅延回路３１０は、インバーター３１１と、インバーター３１１よりも信号の伝搬に要する時間が大きなインバーター３１２と、切替スイッチ３１３とを含む。インバーター３１１の出力端は、切替スイッチ３１３の第１切替端子と電気的に接続している。インバーター３１２の出力端は、切替スイッチ３１３の第２切替端子と電気的に接続している。また、インバーター３１１の入力端とインバーター３１２の入力端とは、接続点Ｎ１で互いに電気的に接続している。以上のように構成された遅延回路３１０では、切替スイッチ３１３の共通端子が、前述した遅延回路３１０の出力端に相当し、接続点Ｎ１が、遅延回路３１０の入力端に相当する。

また、切替スイッチ３１３の制御端には、周波数制御データＳｆｃ−１が入力される。
切替スイッチ３１３は、周波数制御データＳｆｃ−１に従い、共通端子と第１切替端子とを電気的に接続するのか、又は共通端子と第２切替端子とを電気的に接続するのかを切り替える。すなわち、切替スイッチ３１３は、周波数制御データＳｆｃ−１に従い、インバーター３１１の出力端から出力された信号を共通端子に入力するのか、又はインバーター３１２の出力端から出力された信号を共通端子に入力するのかを切り替える。これにより、遅延回路３１０の入力端に入力された信号が、インバーター３１１を介して遅延回路３１０の出力端に伝搬されるのか、又はインバーター３１１よりも信号の伝搬に要する時間の大きなインバーター３１２を介して遅延回路３１０の出力端に伝搬されるのかが切り替えられる。すなわち、遅延回路３１０における信号の伝搬に要する時間は、周波数制御データＳｆｃ−１により制御される。

遅延回路３２０は、インバーター３２１と、インバーター３２１よりも信号の伝搬に要する時間が大きなインバーター３２２と、切替スイッチ３２３とを含む。インバーター３２１の出力端は、切替スイッチ３２３の第１切替端子と電気的に接続している。インバーター３２２の出力端は、切替スイッチ３２３の第２切替端子と電気的に接続している。また、インバーター３２１の入力端とインバーター３２２の入力端とは、接続点Ｎ２で互いに電気的に接続している。以上のように構成された遅延回路３２０では、切替スイッチ３２３の共通端子が、前述した遅延回路３２０の出力端に相当し、接続点Ｎ２が、遅延回路３２０の入力端に相当する。

また、切替スイッチ３２３の制御端には、周波数制御データＳｆｃ−２が入力される。切替スイッチ３２３は、周波数制御データＳｆｃ−２に従い、共通端子と第１切替端子とを電気的に接続するのか、又は共通端子と第２切替端子とを電気的に接続するのかを切り替える。すなわち、切替スイッチ３２３は、周波数制御データＳｆｃ−２に従い、インバーター３２１の出力端から出力された信号を共通端子に入力するのか、又はインバーター３２２の出力端から出力された信号を共通端子に入力するのかを切り替える。これにより、遅延回路３２０の入力端に入力された信号が、インバーター３２１を介して遅延回路３２０の出力端に伝搬されるのか、又はインバーター３２１よりも信号の伝搬に要する時間の大きなインバーター３２２を介して遅延回路３２０の出力端に伝搬されるのかが切り替えられる。すなわち、遅延回路３２０における信号の伝搬に要する時間は、周波数制御データＳｆｃ−２により制御される。

遅延回路３３０は、インバーター３３１と、インバーター３３１よりも信号の伝搬に要する時間が大きなインバーター３３２と、切替スイッチ３３３とを含む。インバーター３３１の出力端は、切替スイッチ３３３の第１切替端子と電気的に接続している。インバーター３３２の出力端は、切替スイッチ３３３の第２切替端子と電気的に接続している。また、インバーター３３１の入力端とインバーター３３２の入力端とは、接続点Ｎ３で互いに電気的に接続している。以上のように構成された遅延回路３３０では、切替スイッチ３３３の共通端子が、前述した遅延回路３３０の出力端に相当し、接続点Ｎ３が、遅延回路３３０の入力端に相当する。

また、切替スイッチ３３３の制御端には、周波数制御データＳｆｃ−３が入力される。切替スイッチ３３３は、周波数制御データＳｆｃ−３に従い、共通端子と第１切替端子とを電気的に接続するのか、又は共通端子と第２切替端子とを電気的に接続するのかを切り替える。すなわち、切替スイッチ３３３は、周波数制御データＳｆｃ−３に従い、インバーター３３１の出力端から出力された信号を共通端子に入力するのか、又はインバーター３３２の出力端から出力された信号を共通端子に入力するのかを切り替える。これにより、遅延回路３３０の入力端に入力された信号が、インバーター３３１を介して遅延回路３３０の出力端に伝搬されるのか、又はインバーター３３１よりも信号の伝搬に要する時間の大きなインバーター３３２を介して遅延回路３３０の出力端に伝搬されるのかが切り替
えられる。すなわち、遅延回路３３０における信号の伝搬に要する時間は、周波数制御データＳｆｃ−３により制御される。

以上のように構成されたリングオシレーター３０ａでは、遅延回路３１０の入力端にハイレベルの信号が入力された場合、遅延回路３２０の入力端にはローレベルの信号が入力され、遅延回路３３０の入力端にはハイレベルの信号が入力される。そして、遅延回路３３０は、出力端からローレベルの信号を出力する。遅延回路３３０から出力されたローレベルの信号は、遅延回路３１０の入力端に入力されると共に、インバーター３４０の入力端に入力される。すなわち、リングオシレーター３０ａでは、遅延回路３１０で信号が伝搬する時間と、遅延回路３２０で信号が伝搬する時間と、遅延回路３３０で信号が伝搬する時間との合計時間毎に、論理レベルが反転する信号が、インバーター３４０の入力端に入力される。したがって、インバーター３４０の出力端から出力される発振信号Ｓｏｓｃの周波数は、遅延回路３１０で信号が伝搬する時間と、遅延回路３２０で信号が伝搬する時間と、遅延回路３３０で信号が伝搬する時間との合計時間により規定される。すなわち、周波数制御データＳｆｃ−１，Ｓｆｃ−２，Ｓｆｃ−３のそれぞれを用いて、遅延回路３１０，３２０，３３０のそれぞれで信号が伝搬する時間を制御することで、リングオシレーター３０ａから出力される発振信号Ｓｏｓｃの周波数は、変化するように制御される。

なお、以上の説明では、第２発振回路３０の一例としてリングオシレーター３０ａを用いて説明を行ったが、第２発振回路３０は、周波数制御信号Ｓｆｃに基づいて発振信号Ｓｏｓｃの周波数を変化することが可能な構成であればよく、例えば、ＣＲオシレーターであってもよい。換言すれば、第２発振回路３０は、ＣＲオシレーター又はリングオシレーターを含んで構成されてもよい。

ここで、第２発振回路３０がＣＲオシレーターで構成されている場合、当該ＣＲオシレーターに含まれる抵抗回路の抵抗値、及びコンデンサー回路の容量値の少なくとも一方の値を周波数制御信号Ｓｆｃに基づいて変化させることで、発振信号Ｓｏｓｃの周波数を変化させることが可能となる。具体的には、ＣＲオシレーターに含まれる抵抗回路が、直列に接続された複数の抵抗素子を含み、周波数制御信号Ｓｆｃに基づいて、直列に接続される複数の抵抗素子の数を切り替えることで、当該抵抗回路の抵抗値を変化させることが可能となる。また、ＣＲオシレーターに含まれるコンデンサー回路が、バリキャップ等の可変容量素子を含み、当該可変容量素子に印加される電圧値を制御することにより、コンデンサー回路の容量値を変化させることが可能となる。これにより、周波数制御信号Ｓｆｃに基づいて発振信号Ｓｏｓｃの周波数が変化するように制御可能なＣＲオシレーターが実現できる。

［発振器の動作］
以上のように構成された発振器１の起動時の動作について、図３を用いて説明する。図３は、発振器１が動作を開始してから安定動作に移行するまでの動作を説明するためのタイミングチャートである。図３には、発振信号Ｓｃｒｙの信号波形の一例を波形Ｗｃｒｙとして模式的に示し、発振信号Ｓｃｒｙの発振周波数の一例を周波数Ｆｃｒｙとして模式的に示し、発振信号Ｓｃｒｙの電圧振幅の一例を振幅Ｖｃｒｙとして模式的に示している。同様に図３には、発振信号Ｓｏｓｃの信号波形の一例を波形Ｗｏｓｃとして模式的に示し、発振信号Ｓｏｓｃの発振周波数の一例を周波数Ｆｏｓｃとして模式的に示し、発振信号Ｓｏｓｃの電圧振幅の一例を振幅Ｖｏｓｃとして模式的に示している。

図３に示すように、時刻ｔ０において、集積回路素子１０のＶＤＤ端子を介して電源電圧が供給され、ＶＳＳ端子を介してグラウンド電圧が供給されることで、電圧レギュレーター７０は、電圧Ｖｄｄを生成し、集積回路素子１０の各回路ブロックに出力する。そし
て、第１発振回路２０、及び第２発振回路３０に電圧Ｖｄｄが供給されることで、第１発振回路２０、及び第２発振回路３０は、動作を開始する。このとき、第１発振回路２０が出力する発振信号Ｓｃｒｙの振幅Ｖｃｒｙは閾値Ｖｔｈより小さい。そのため、電圧振幅検出回路４０は、ローレベルの検出信号Ｓｄｅｔを制御回路５０に出力する。これにより、制御回路５０に含まれるマルチプレクサー５１は、第２発振回路３０が出力する発振信号Ｓｏｓｃを発振信号Ｓｃｌｋとして選択する。したがって、制御回路５０は、発振信号Ｓｏｓｃに基づいて動作を開始する。

時刻ｔ１において、発振信号Ｓｃｒｙの振幅Ｖｃｒｙが、閾値Ｖｔｈ以上となる。これにより、電圧振幅検出回路４０が出力する検出信号Ｓｄｅｔの論理レベルがハイレベルとなる。そして、検出信号Ｓｄｅｔの論理レベルがハイレベルとなった後、所定の期間経過した時刻ｔ２において、制御回路５０に含まれるマルチプレクサー５１は、発振信号Ｓｃｒｙを発振信号Ｓｃｌｋとして選択する。これにより、制御回路５０、及び制御回路５０に含まれるＰＬＣ５２は、発振信号Ｓｃｌｋとしての発振信号Ｓｃｒｙにより動作を開始する。

より具体的な動作を説明する。時刻ｔ０において、電圧Ｖｄｄが第１発振回路２０に供給される。これにより、第１発振回路２０は動作を開始する。そして、第１発振回路２０が動作を開始することで、振動子２が発振を開始する。これにより、第１発振回路２０が出力する発振信号Ｓｃｒｙの振幅Ｖｃｒｙが徐々に大きくなる。

また、時刻ｔ０において、電圧Ｖｄｄは、第２発振回路３０にも供給される。これにより、第２発振回路３０は動作を開始する。そして、第２発振回路３０が動作を開始することで、第２発振回路３０は、発振信号Ｓｏｓｃの出力を開始する。このとき、発振信号Ｓｃｒｙの振幅Ｖｃｒｙが、閾値Ｖｔｈ未満であるため、電圧振幅検出回路４０は、ローレベルの検出信号Ｓｄｅｔを制御回路５０に出力する。したがって、制御回路５０が有するマルチプレクサー５１は、発振信号Ｓｏｓｃを発振信号Ｓｃｌｋとして選択し、ＰＬＣ５２を含む制御回路５０に出力する。

制御回路５０、及び制御回路５０に含まれるＰＬＣ５２は、発振信号Ｓｃｌｋに基づいてシーケンス制御を開始する。制御回路５０、及び制御回路５０に含まれるＰＬＣ５２のシーケンス制御が開始されることで、記憶回路８０に記憶されている周波数制御信号Ｓｆｃの基となる周波数情報が読み出される。そして、制御回路５０は、当該周波数情報に基づく周波数制御信号Ｓｆｃを出力する。これにより、第２発振回路３０が出力する発振信号Ｓｏｓｃの周波数が変化するように制御される。

時刻ｔ１において、第１発振回路２０が出力する発振信号Ｓｃｒｙの振幅Ｖｃｒｙが、所定の閾値Ｖｔｈ以上となる。これにより、電圧振幅検出回路４０は、ハイレベルの検出信号Ｓｄｅｔを生成し、制御回路５０に出力する。そして、制御回路５０は、時刻ｔ２において、マルチプレクサー５１を制御し、発振信号Ｓｏｓｃを発振信号ＳｃｌｋとしてＰＬＣ５２を含む制御回路５０に出力する。

すなわち、第１発振回路２０が出力する発振信号Ｓｃｒｙの振幅Ｖｃｒｙが、所定の閾値Ｖｔｈ以上となる時刻ｔ１、又は制御回路５０が、発振信号Ｓｏｓｃを発振信号ＳｃｌｋとしてＰＬＣ５２を含む制御回路５０に対して出力を開始する時刻ｔ２が、第１発振回路２０が安定動作を開始するタイミングの一例であり、第１発振回路２０が動作を開始する時刻ｔ０から時刻ｔ１までの期間Δｔ１、又は第１発振回路２０が動作を開始する時刻ｔ０から時刻ｔ２までの期間Δｔ２が、第１発振回路の起動期間に相当する。

以上のように、集積回路素子１０が備える制御回路５０は、第１発振回路２０が動作を
開始してから安定動作を開始するまでの期間Δｔ１又は期間Δｔ２の少なくとも一部において、発振信号Ｓｏｓｃに基づいて動作する。この場合において、第２発振回路が出力する発振信号Ｓｏｓｃの周波数は、周波数制御信号Ｓｆｃにより変化するように制御されている。

そして、期間Δｔ２において、制御回路５０は、発振信号Ｓｃｒｙを発振信号ＳｃｌｋとしてＰＬＣ５２を含む制御回路５０に対して出力する。すなわち、期間Δｔ２が経過した後、制御回路５０は、発振信号Ｓｃｒｙに基づいて動作する。

なお、電圧振幅検出回路４０は、電圧Ｖｄｄが供給された所定の期間経過した場合に、検出信号Ｓｄｅｔの論理レベルを変更する構成であってもよい。ここで、電圧振幅検出回路４０に電圧Ｖｄｄが供給された後、検出信号Ｓｄｅｔの論理レベルを変更するまでの期間が、起動期間の他の一例である。なお、電圧振幅検出回路４０に電圧Ｖｄｄが供給された後、検出信号Ｓｄｅｔの論理レベルを変更するまでの期間は、例えば、発振器１の製造時において、第１発振回路２０の起動時間を測定し、測定結果に基づく起動期間情報を記憶回路８０に記憶していてもよい。

［作用効果］
以上のように、本実施形態における発振器１では、集積回路素子１０において、振動子２を発振させることで発振信号Ｓｃｒｙを出力する第１発振回路が時刻ｔ０で動作を開始してから安定動作を開始するまでの起動期間の少なくとも一部において、制御回路５０は、周波数が変化するように制御されている発振信号Ｓｏｓｃにより動作する。すなわち、第１発振回路２０の起動期間において、第１発振回路２０が出力する発振信号Ｓｃｒｙの周波数と、制御回路５０が動作するための発振信号Ｓｏｓｃの周波数とが、継続して同等の値の周波数となるおそれが低減される。したがって、第１発振回路２０が出力する発振信号Ｓｃｒｙの周波数に対して、制御回路５０が動作するための発振信号Ｓｏｓｃの周波数が逆相になるおそれも低減される。その結果、第１発振回路２０の起動に対して、制御回路５０が動作するための発振信号Ｓｏｓｃが阻害するおそれが低減される。そして、第１発振回路２０の起動を阻害するおそれを低減しつつ、並行して制御回路５０の動作を開始できることで、集積回路素子１０、及び発振器１の起動が遅くなるおそれが低減される。

さらに、制御回路５０が、第１発振回路２０の起動期間の少なくとも一部において、発振信号Ｓｏｓｃに基づき動作することで、第１発振回路２０が安定動作に遷移した後に、制御回路５０を起動する場合と比較して、集積回路素子１０、及び発振器１の起動時間を短くすることが可能となる。

［変形例］
以上に説明した第１実施形態の発振器１において、制御回路５０は、疑似乱数信号を生成する疑似乱数生成回路を備えてもよい。そして、制御回路５０は、当該疑似乱数生成回路により生成された疑似乱数信号と、ＰＬＣ５２が読み出した周波数情報とに基づいて、第２発振回路３０から出力される発振信号Ｓｏｓｃの周波数を制御するための周波数制御信号Ｓｆｃを生成してもよい。すなわち、第１発振回路２０が動作を開始してから安定動作を開始するまでの期間Δｔ１又は期間Δｔ２の少なくとも一部において、第２発振回路３０が出力する発振信号Ｓｏｓｃの周波数は、ランダムに変化するように制御されてもよい。

以上のように構成された発振器１、及び集積回路素子１０では、第２発振回路３０が出力する発振信号Ｓｏｓｃの周波数がランダムに変化するように制御されるため、第１発振回路２０が出力する発振信号Ｓｃｒｙの周波数と、発振信号Ｓｏｓｃの周波数とが継続し
て同等の値の周波数となるおそれがさらに低減される。したがって、第１発振回路２０が出力する発振信号Ｓｃｒｙの周波数に対して、制御回路５０が動作するための発振信号Ｓｏｓｃの周波数が逆相になるおそれがさらに低減される。その結果、第１発振回路２０の起動に対して、制御回路５０が動作するための発振信号Ｓｏｓｃが阻害するおそれがさらに低減される。よって、集積回路素子１０、及び発振器１の起動が遅くなるおそれがさらに低減される。

また、第１実施形態の発振器１において、第２発振回路３０は、第１発振回路２０が安定動作を開始した後、発振信号Ｓｏｓｃの出力を停止してもよい。換言すれば、第１発振回路２０が動作を開始してから安定動作を開始するまでの期間Δｔ１又は期間Δｔ２を経過した後、第２発振回路３０は、発振信号Ｓｏｓｃの出力を停止してもよい。

図４は、第１実施形態の変形例における発振器１が安定動作に移行するための動作を説明するためのタイミングチャートである。図４に示すように、時刻ｔ０において、集積回路素子１０のＶＤＤ端子に電圧Ｖｄｄが供給されると、第１発振回路２０、及び第２発振回路３０が動作を開始する。このとき、制御回路５０に含まれるマルチプレクサー５１は、発振信号Ｓｏｓｃを発振信号Ｓｃｌｋとして選択する。したがって、制御回路５０は、発振信号Ｓｏｓｃに基づいて動作を開始する。

時刻ｔ１において、発振信号Ｓｃｒｙの振幅Ｖｃｒｙが、閾値Ｖｔｈ以上となることで、電圧振幅検出回路４０が出力する検出信号Ｓｄｅｔの論理レベルがハイレベルとなる。そして、検出信号Ｓｄｅｔの論理レベルがハイレベルとなった後、所定の期間経過した時刻ｔ２において、制御回路５０に含まれるマルチプレクサー５１は、発振信号Ｓｃｒｙを発振信号Ｓｃｌｋとして選択する。これにより、制御回路５０、及び制御回路５０に含まれるＰＬＣ５２は、発振信号Ｓｃｌｋとしての発振信号Ｓｃｒｙにより動作を開始する。

そして、制御回路５０は、マルチプレクサー５１に発振信号Ｓｃｒｙを発振信号Ｓｃｌｋとして選択させたのち、第２発振回路３０の動作を停止させるための不図示の停止信号を出力する。第２発振回路３０は、当該停止信号が入力されることにより、発振信号Ｓｏｓｃの出力を停止する。

以上のように構成された発振器１では、制御回路５０、及び制御回路５０に含まれるＰＬＣ５２が、発振信号Ｓｃｌｋとしての発振信号Ｓｃｒｙにより動作を開始した後、第２発振回路３０が発振信号Ｓｏｓｃの出力を停止することで、第１発振回路２０が安定動作状態となった後における発振器１、及び集積回路素子１０の消費電力を低減することが可能となる。

なお、図４に示す例では、制御回路５０に含まれるマルチプレクサー５１が、発振信号Ｓｃｒｙを発振信号Ｓｃｌｋとして選択する時刻ｔ２において、第２発振回路３０が発振信号Ｓｏｓｃの出力を停止しているが、第２発振回路３０は、時刻ｔ２の後、一定期間経過してから発振信号Ｓｏｓｃの出力を停止してもよい。これにより、マルチプレクサー５１の信号切替タイミングにおいて、発振信号Ｓｃｌｋが停止するおそれを低減することが可能となる。

１．２ 第２実施形態
第２実施形態における発振器１の構成、及び動作について図５を用いて説明する。第２実施形態における発振器１では、集積回路素子１０がＰＬＬ回路１００を備える点で第１実施形態における発振器１、及び集積回路素子１０と異なる。なお、第２実施形態における発振器１の構成、及び動作を説明するにあたり、第１実施形態の発振器１と同様の構成については同じ符号を付し、その説明を簡略、若しくは省略する場合がある。

図５は、第２本実施形態の発振器１の機能ブロック図である。図５に示すように、発振器１は、集積回路素子１０と振動子２とを含む。振動子２としては、第１実施形態と同様に、水晶振動子、ＳＡＷ共振素子、その他の圧電振動素子やＭＥＭＳ振動子などを用いることができる。

集積回路素子１０は、第１発振回路２０、第２発振回路３０、電圧振幅検出回路４０、制御回路５０、出力回路６０、電圧レギュレーター７０、記憶回路８０、及びＰＬＬ回路１００を含む。なお、集積回路素子１０は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

第１発振回路２０は、第１実施形態と同様に、ＸＧ端子を介して振動子２の一端と接続され、ＸＤ端子を介して振動子２の他端と接続されている。そして、第１発振回路２０に電圧Ｖｄｄが供給されることで、第１発振回路２０はＸＧ端子を介して入力される振動子２の出力信号を増幅し、また、増幅した信号を、ＸＤ端子を介して振動子２にフィードバックすることで、振動子２を発振させる。そして、第１発振回路２０は、発振する振動子２が出力する信号を増幅した発振信号Ｓｃｒｙを生成し、制御回路５０、及びＰＬＬ回路１００のそれぞれに出力する。

ＰＬＬ回路１００は、第１発振回路２０から出力される発振信号Ｓｃｒｙに位相同期され、発振信号Ｓｃｒｙの周波数を逓倍して分周した発振信号を生成して出力する。なお、ＰＬＬ回路１００の逓倍数や分周比は、制御回路５０から出力される制御信号ＰＬＬｃｔｒｌによって設定される。

ＰＬＬ回路１００は、位相比較器１１０、チャージポンプ１２０、ローパスフィルター１３０、電圧制御発振器１４０、第１分周回路１５０、及び第２分周回路１６０を含む。

位相比較器１１０は、発振信号Ｓｃｒｙの位相と第２分周回路１６０が出力する発振信号の位相とを比較し、比較結果をパルス電圧として出力する。チャージポンプ１２０は、位相比較器１１０が出力するパルス電圧を電流に変換する。ローパスフィルター１３０は、チャージポンプ１２０が出力する電流を平滑化して電圧に変換する。電圧制御発振器１４０は、ローパスフィルター１３０の出力電圧に応じて周波数が変化する発振信号を出力する。第１分周回路１５０は、制御信号ＰＬＬｃｔｒｌによって設定された分周比で電圧制御発振器１４０が出力する発振信号を整数分周した発振信号を出力する。第２分周回路１６０は、制御信号ＰＬＬｃｔｒｌによって設定された分周比で、電圧制御発振器１４０が出力する発振信号を整数分周した発振信号を出力する。

ここで第１分周回路１５０、及び第２分周回路１６０のそれぞれの分周比を設定する制御信号ＰＬＬｃｔｒｌは、制御回路５０から出力される。制御回路５０が有するＰＬＣ５２は、発振信号Ｓｃｌｋに基づいて動作し、記憶回路８０に記憶されている第１分周回路１５０、及び第２分周回路１６０のそれぞれの分周比を規定するためのＰＬＬ分周情報を読み出す。そして、制御回路５０は、ＰＬＣ５２が読み出したＰＬＬ分周情報に基づく制御信号ＰＬＬｃｔｒｌを生成し、ＰＬＬ回路１００に出力する。

出力回路６０には、第１発振回路２０から出力される発振信号Ｓｃｒｙと、ＰＬＬ回路１００の第１分周回路１５０から出力される発振信号と、制御信号ＯＵＴｃｔｒｌとが入力される。そして、出力回路６０は、制御信号ＯＵＴｃｔｒｌに基づいて、入力された２種類の発振信号の内の１つの発振信号を選択し、制御信号ＯＵＴｃｔｒｌで設定された分周比で、当該発振信号を分周した発振信号を生成する。その後、出力回路６０は、生成した発振信号を、制御信号ＯＵＴｃｔｒｌにより選択された出力形式の信号で出力する。

以上のように、発振器１が有する集積回路素子１０がＰＬＬ回路１００を備え、第１発振回路２０が振動子２を発振させることにより生成された発振信号Ｓｃｒｙの周波数を、ＰＬＬ回路１００において、逓倍して分周した発振信号に変換し、出力する発振器１であっても、第１実施形態と同様に、第１発振回路２０が動作を開始してから安定動作を開始するまでの期間Δｔ１、又は期間Δｔ２において、制御回路５０が、第２発振回路から出力され、且つ周波数が変化する発振信号Ｓｏｓｃにより動作することで、第１実施形態における発振器１と同様の作用効果が得られる。

１．３ 第３実施形態
第３実施形態における発振器１の構成及び動作について、図６及び図７を用いて説明する。第３実施形態における発振器１では、集積回路素子１０が備えるＰＬＬ回路１００が、第１実施形態、及び第２実施形態における第２発振回路３０と同様の機能を備える点で、第１実施形態及び第２実施形態における発振器１と異なる。なお、第３実施形態における発振器１の構成及び動作を説明するにあたり、第１実施形態及び第２実施形態の発振器１と同様の構成については、同じ符号を付し、その説明を簡略、若しくは省略する場合がある。

図６は、第３本実施形態の発振器１の機能ブロック図である。図６に示すように、発振器１は、集積回路素子１０と振動子２とを含む。振動子２としては、第１実施形態、及び第２実施形態と同様に、水晶振動子、ＳＡＷ共振素子、その他の圧電振動素子やＭＥＭＳ振動子などを用いることができる。

集積回路素子１０は、第１発振回路２０、電圧振幅検出回路４０、制御回路５０、出力回路６０、電圧レギュレーター７０、記憶回路８０、及びＰＬＬ回路１００を含む。なお、集積回路素子１０は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

ＰＬＬ回路１００は、第２実施形態と同様に、第１発振回路２０から出力される発振信号Ｓｃｒｙに位相同期され、発振信号Ｓｃｒｙの周波数を逓倍して分周した発振信号を生成して出力する。なお、ＰＬＬ回路１００の逓倍数や分周比は、制御回路５０から出力される制御信号ＰＬＬｃｔｒｌによって設定される。

ＰＬＬ回路１００は、第２実施形態と同様に、位相比較器１１０、チャージポンプ１２０、ローパスフィルター１３０、電圧制御発振器１４０、第１分周回路１５０、及び第２分周回路１６０を含む。

位相比較器１１０は、発振信号Ｓｃｒｙの位相と第２分周回路１６０が出力する発振信号の位相とを比較し、比較結果をパルス電圧として出力する。チャージポンプ１２０は、位相比較器１１０が出力するパルス電圧を電流に変換する。ローパスフィルター１３０は、チャージポンプ１２０が出力する電流を平滑化して電圧に変換する。電圧制御発振器１４０は、ローパスフィルター１３０の出力電圧に応じた周波数の発振信号Ｓｖｃｏを出力する。換言すれば、電圧制御発振器１４０は、位相比較器１１０の出力信号に基づく発振信号Ｓｖｃｏを出力する。第１分周回路１５０は、制御信号ＰＬＬｃｔｒｌによって設定された分周比で発振信号Ｓｖｃｏを整数分周した発振信号を出力する。第２分周回路１６０は、制御信号ＰＬＬｃｔｒｌによって設定された分周比で、発振信号Ｓｖｃｏを整数分周した発振信号を出力する。そして、第２分周回路１６０が出力する発振信号は、位相比較器１１０に入力されると共に、発振信号Ｓｏｓｃ２として、制御回路５０が有するマルチプレクサー５１に入力される。

ここで、位相比較器１１０が位相比較回路の一例であり、電圧制御発振器１４０が電圧制御発振回路の一例であり、第２分周回路１６０が分周回路の一例である。そして、位相比較器１１０、電圧制御発振器１４０、及び第２分周回路１６０を含むＰＬＬ回路１００が、第３実施形態における第２発振回路の一例である。また、電圧制御発振器が出力する発振信号Ｓｖｃｏが第３発振信号の一例であり、ＰＬＬ回路１００から制御回路５０に出力される発振信号Ｓｏｓｃ２が、第３実施形態における第２発振信号の一例である。

ここで、図７を用いて、電圧制御発振器１４０の構成の一例について説明する。図７は、電圧制御発振器１４０の構成の一例を示す図である。図７に示すように、電圧制御発振器１４０は、電流源１４１、インダクター１４２，１４３、可変容量素子である可変容量ダイオード１４４，１４５、及びＮチャネル型ＭＯＳトランジスターであるトランジスター１４６，１４７を含む。そして、電圧制御発振器１４０は、トランジスター１４６，１４７によって構成される発振段により生成される発振信号Ｓｖｃｏを、例えば差動信号ＯＵＴ＋，ＯＵＴ−として出力する。

ここで、電圧制御発振器１４０において、発振信号Ｓｖｃｏの周波数は、インダクター１４２，１４３のインダクタンス値と可変容量ダイオード１４４，１４５の容量値とによって決定される。すなわち、図７に示す電圧制御発振器１４０では、可変容量ダイオード１４４のアノードと可変容量ダイオード１４５のアノードとが電気的に接続されている接続点Ｎ４に、ローパスフィルター１３０の出力電圧が印加されることで、印加される電圧の値に応じて可変容量ダイオード１４４，１４５の容量値が変化する。これにより、電圧制御発振器１４０が出力する発振信号Ｓｖｃｏの周波数が制御される。

図６に戻り、制御回路５０は、第１実施形態、及び第２実施形態と同様に、マルチプレクサー５１、及びＰＬＣ５２を含む。

マルチプレクサー５１には、発振信号Ｓｃｒｙと、ＰＬＬ回路１００から出力された発振信号Ｓｏｓｃ２とが入力される。マルチプレクサー５１は、検出信号Ｓｄｅｔの論理レベルに基づいて、発振信号Ｓｃｒｙと発振信号Ｓｏｓｃ２とのいずれかを選択し、発振信号ＳｃｌｋとしてＰＬＣ５２に出力する。なお、マルチプレクサー５１は、第１実施形態、及び第２実施形態と同様に、電圧振幅検出回路４０が出力する検出信号Ｓｄｅｔがハイレベルの場合、発振信号Ｓｃｒｙを発振信号Ｓｃｌｋとして選択し、検出信号Ｓｄｅｔがローレベルの場合、発振信号Ｓｏｓｃ２を発振信号Ｓｃｌｋとして選択する。

ＰＬＣ５２は、発振信号Ｓｃｌｋに基づいて記憶回路８０に記憶されている動作設定情報を順次読み出し、読み出した当該動作設定情報に基づいて、第１発振回路２０、第２発振回路３０、ＰＬＬ回路１００を含む集積回路素子１０に含まれる各回路ブロックを順次制御する。具体的には、ＰＬＣ５２は、発振信号Ｓｃｌｋに基づいて、記憶回路８０に記憶されているＰＬＬ回路１００に含まれる電圧制御発振器１４０の周波数を制御するための周波数情報を読み出す。そして、制御回路５０は、ＰＬＣ５２が読み出した周波数情報に基づく周波数制御信号Ｓｆｃ２を生成し、電圧制御発振器１４０に出力する。なお、ＰＬＣ回路５２は上記動作に加え、第１実施形態、及び第２実施形態で説明した各種処理も実行する。

ここで、制御回路５０が出力する周波数制御信号Ｓｆｃ２は、電圧制御発振器１４０の接続点Ｎ４に印加される電圧値を制御する信号であって、例えば、接続点Ｎ４に供給される電圧値のアナログの信号であってもよく、また、電圧制御発振器１４０の接続点Ｎ４に印加される電圧値を生成する不図示の電源回路の出力を制御するためのデジタルの信号であってもよい。

以上のように構成された第３実施形態における発振器１において、第１発振回路２０が動作を開始してから安定動作を開始するまでの起動期間の少なくとも一部において、制御回路５０は、電圧制御発振器１４０から出力される発振信号Ｓｖｃｏの周波数が変化するような周波数制御信号Ｓｆｃ２を生成し出力する。したがって、第２分周回路１６０から出力される発振信号Ｓｏｓｃ２の周波数も変化する。このとき、制御回路５０は、検出信号Ｓｄｅｔに基づいて、発振信号Ｓｃｌｋとして発振信号Ｓｏｓｃ２を選択する。すなわち、制御回路５０は、発振信号Ｓｏｓｃ２に基づいて動作する。換言すれば、第１発振回路２０が動作を開始してから安定動作を開始するまでの起動期間の少なくとも一部において、発振信号Ｓｖｃｏの周波数が制御されることで、発振信号Ｓｏｓｃ２の周波数が、変化するように制御される。

そして、検出信号Ｓｄｅｔに基づいて、第１発振回路２０の動作が安定動作を開始したと判断された場合、制御回路５０は、マルチプレクサー５１が発振信号Ｓｃｌｋとして発振信号Ｓｃｒｙを選択する。これにより、制御回路５０は、発振信号Ｓｃｒｙに基づいて動作する。この場合において、制御回路５０は、周波数制御信号Ｓｆｃ２の出力を停止、若しくは所定の固定値とする。これにより、電圧制御発振器１４０から出力される発振信号Ｓｖｃｏの周波数は、ローパスフィルター１３０の出力電圧に応じて制御される。したがって、ＰＬＬ回路１００は、第１発振回路２０から出力される発振信号Ｓｃｒｙに位相同期され、発振信号Ｓｃｒｙの周波数を逓倍して分周した発振信号を生成して出力する動作を開始する。換言すれば、第１発振回路２０の動作が安定動作を開始したのち、ＰＬＬ回路１００は動作を開始する。

以上のように構成された第３実施形態にける発振器１であっても、第１発振回路２０が動作を開始してから安定動作を開始するまでの起動期間の少なくとも一部において、制御回路５０が、周波数が変化するように制御された発振信号Ｓｏｓｃ２により動作することで、第１実施形態、及び第２実施形態に示す発振器１と同様の作用効果を奏することができる。

ここで、上述した第３実施形態の発振器１では、制御回路５０が出力する周波数制御信号Ｓｆｃ２により、発振信号Ｓｖｃｏの周波数を制御することで、発振信号Ｓｏｓｃ２の周波数が変化するように制御しているが、第１発振回路２０が動作を開始してから安定動作を開始するまでの起動期間の少なくとも一部において、制御回路５０が出力するＰＬＬｃｔｒｌによって、第２分周回路１６０における分周比を制御することで、発振信号Ｓｏｓｃ２の周波数が変化するように制御してもよい。第２分周回路１６０における分周比を制御した場合であっても、第１発振回路２０が動作を開始してから安定動作を開始するまでの起動期間の少なくとも一部において、制御回路５０が、周波数が変化するように制御された発振信号Ｓｏｓｃ２により動作することが可能となり、第１実施形態、及び第２実施形態に示す発振器１と同様の作用効果を奏することができる。なお、第２分周回路１６０とは異なる第３分周回路をさらに備え、制御回路５０が出力するＰＬＬｃｔｒｌによって第３分周回路における分周比を制御することで、発振信号Ｓｏｓｃ２の周波数が変化するように制御する構成であってもよい。

２．電子機器
図８は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。また、図９は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。

本実施形態の電子機器５００は、発振器５１０、ＣＰＵ（Central Processing Unit）５２０、操作部５３０、ＲＯＭ（Read Only Memory）５４０、ＲＡＭ（Random Access Memory）５５０、通信部５６０、表示部５７０を含んで構成されている。なお、本実施形態の電子機器は、図８の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付
加した構成としてもよい。

発振器５１０は、集積回路素子５１２と振動子５１３とを備えている。集積回路素子５１２は、振動子５１３を発振させて発振信号を発生させる。この発振信号は発振器５１０の外部端子からＣＰＵ５２０に出力される。

ＣＰＵ５２０は、ＲＯＭ５４０等に記憶されているプログラムに従い、発振器５１０から入力される発振信号をクロック信号として各種の計算処理や制御処理を行う処理部である。具体的には、ＣＰＵ５２０は、操作部５３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部５６０を制御する処理、表示部５７０に各種の情報を表示させるための表示信号を送信する処理等を行う。

操作部５３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ５２０に出力する。

ＲＯＭ５４０は、ＣＰＵ５２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶する記憶部である。

ＲＡＭ５５０は、ＣＰＵ５２０の作業領域として用いられ、ＲＯＭ５４０から読み出されたプログラムやデータ、操作部５３０から入力されたデータ、ＣＰＵ５２０が各種プログラムに従って実行した演算結果等を一時的に記憶する記憶部である。

通信部５６０は、ＣＰＵ５２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部５７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ５２０から入力される表示信号に基づいて各種の情報を表示する。表示部５７０には操作部５３０として機能するタッチパネルが設けられていてもよい。

発振器５１０として上述した各実施形態の発振器１を適用することにより、集積回路素子５１２、及び発振器５１０の起動が遅くなるおそれが低減することが可能となり、信頼性の高い電子機器を実現することができる。

このような電子機器５００としては種々の電子機器が考えられ、例えば、モバイル型、ラップトップ型、タブレット型などのパーソナルコンピューター、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェットプリンターなどのインクジェット式吐出装置、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡等の医療機器、魚群探知機、各種測定機器、車両、航空機、船舶等の計器類、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、歩行者自立航法（ＰＤＲ：Pedestrian Dead Reckoning）装置等が
挙げられる。

本実施形態の電子機器５００の一例として、上述した発振器５１０を基準信号源として用いて、例えば、端末と有線又は無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。発振器５１０として、例えば上述した各実施形態の発振器１を適用
することにより、例えば通信基地局などに利用可能な、周波数精度の高い、高性能、高信頼性を所望される電子機器５００を実現することも可能である。

また、本実施形態の電子機器５００の他の一例として、通信部５６０が外部クロック信号を受信し、ＣＰＵ５２０が、当該外部クロック信号と発振器５１０の出力信号とに基づいて、発振器５１０の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。この通信装置は、例えば、ストレータム３などの基幹系ネットワーク機器やフェムトセルに使用される通信機器であってもよい。

３．移動体
図１０は、本実施形態の移動体の一例を示す図である。図１０に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１０の構成要素の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

発振器４１０は、不図示の集積回路素子と振動子とを備えており、集積回路素子は振動子を発振させて発振信号を発生させる。この発振信号は発振器４１０の外部端子からコントローラー４２０，４３０，４４０に出力され、例えばクロック信号として用いられる。

バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。

発振器４１０として例えば上述した各実施形態の発振器１を適用することにより、発振器４１０の起動が遅くなるおそれが低減することが可能となり、信頼性の高い移動体を実現することができる。

このような移動体４００としては種々の移動体が考えられ、例えば、電気自動車等の自動車、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

以上、実施形態及び変形例について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１…発振器、２…振動子、１０…集積回路素子、２０…第１発振回路、３０…第２発振回路、３０ａ…リングオシレーター、４０…電圧振幅検出回路、５０…制御回路、５１…マルチプレクサー、５２…ＰＬＣ回路、６０…出力回路、６１…出力分周回路、６２…出力バッファー、７０…電圧レギュレーター、８０…記憶回路、１００…ＰＬＬ回路、１１０…位相比較器、１２０…チャージポンプ、１３０…ローパスフィルター、１４０…電圧
制御発振器、１４１…電流源、１４２，１４３…インダクター、１４４，１４５…可変容量ダイオード、１４６，１４７…トランジスター、１５０…第１分周回路、１６０…第２分周回路、３１０…遅延回路、３１１，３１２…インバーター、３１３…切替スイッチ、３２０…遅延回路、３２１，３２２…インバーター、３２３…切替スイッチ、３３０…遅延回路、３３１，３３２…インバーター、３３３…切替スイッチ、３４０…インバーター、４００…移動体、４１０…発振器、４２０，４３０，４４０…コントローラー、４５０…バッテリー、４６０…バックアップ用バッテリー、５００…電子機器、５１０…発振器、５１２…集積回路素子、５１３…振動子、５２０…ＣＰＵ、５３０…操作部、５４０…ＲＯＭ、５５０…ＲＡＭ、５６０…通信部、５７０…表示部

Claims (12)

1. 振動子を発振させることで第１発振信号を生成する第１発振回路と、
   第２発振信号を生成する第２発振回路と、
   デジタル回路と、
   を備え、
   前記第１発振回路が動作を開始してから安定動作を開始するまでの起動期間の少なくとも一部において、前記デジタル回路は、前記第２発振信号に基づいて動作し、且つ、前記第２発振信号の周波数は、変化するように制御される、回路装置。
2. 前記起動期間において、前記第２発振回路の周波数は、ランダムに変化するように制御される、請求項１に記載の回路装置。
3. 前記起動期間が経過した後、前記デジタル回路は、前記第１発振信号に基づいて動作する、請求項１又は２に記載の回路装置。
4. 前記起動期間が経過した後、前記第２発振回路は、前記第２発振信号の出力を停止する、請求項３に記載の回路装置。
5. 前記第２発振回路は、ＣＲオシレーター又はリングオシレーターを含む、請求項１乃至４のいずれか１項に記載の回路装置。
6. 前記第２発振回路は、
   前記第１発振信号の位相と前記第２発振信号の位相とを比較する位相比較回路と、
   前記位相比較回路の出力信号に基づく第３発振信号を出力する電圧制御発振回路と、
   前記第３発振信号を分周し、前記第２発振信号として出力する分周回路と、
   を含む、請求項１乃至３のいずれか１項に記載の回路装置。
7. 前記第３発振信号の周波数が制御されることで、前記第２発振信号の周波数が、変化するように制御される、請求項６に記載の回路装置。
8. 前記分周回路の分周比が制御されることで、前記第２発振信号の周波数が、変化するように制御される、請求項６に記載の回路装置。
9. 前記第１発振回路の動作を制御するための動作設定情報を記憶する記憶部を備え、
   前記デジタル回路は、前記動作設定情報に基づいて、前記第１発振回路の動作を制御するプログラマブルロジックコントローラーを含む、請求項１乃至７のいずれか１項に記載の回路装置。
10. 請求項１乃至９のいずれか１項に記載の回路装置と、
    前記振動子と、を備える発振器。
11. 請求項１乃至９のいずれか１項に記載の回路装置を備える、電子機器。
12. 請求項１乃至９のいずれか１項に記載の回路装置を備える、移動体。
    

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