CN105429639B - 分数n分频pll电路、振荡器、电子设备以及移动体 - Google Patents

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Abstract

本发明提供分数N分频PLL电路、振荡器、电子设备以及移动体。为了在不过度地提高进行Δ‑Σ调制的频率的情况下适当地设定电压控制振荡电路的工作频域，分数N分频PLL电路包含：能够设定多个输出频率范围的电压控制振荡电路、选择1个输出频率范围的频率选择电路、分频电路、以及设定分频电路的分频比的分频设定电路。当频率选择电路正在进行电压控制振荡电路的多个输出频率范围的搜索时，分频设定电路在与频率选择电路结束搜索之后相比更低的频率下进行Δ‑Σ调制。

Description

分数N分频PLL电路、振荡器、电子设备以及移动体
技术领域
本发明涉及分数N分频PLL(Fractional-N PLL)电路、振荡器、电子设备以及移动体。
背景技术
已知有一种振荡器，在该振荡器中，将分数N分频PLL电路连接在振荡电路的后级，并从外部端子改变分数N分频PLL电路的分频比的设定，由此，可输出多个频率。PLL(PhaseLocked Loop：锁相环)电路是这样的电路：通过将与相位差对应的电压反馈给电压控制振荡电路(VCO：Voltage Controlled Oscillator)，来获得基准频率的Q倍的输出频率，其中，该相位差是基准信号与对VCO的输出信号进行Q分频而得到的反馈信号之间的相位差。分数N分频PLL电路例如通过使用Δ-Σ (Delta-Sigma)调制后的信号来切换多个整数分频比，其平均值成为分频比Q，因此，不仅能够将分频比Q设定为整数，还能够将分频比Q设定为分数。另外，还已知有一种方法，在该方法中，为了确保较宽的分数N分频PLL电路的输出频率范围，采用了具有频域(range)切换功能的VCO。这样的VCO能够选择输出频率范围不同的多个频域，由此，能够确保较宽的频率可变范围并且能够减小各频域中的频率转换增益。频率转换增益较小时，由于频率对外围电路的电压噪声的依赖性变低，所以除了具有对VCO的输出信号的相位噪声特性进行抑制的效果以外，还能提高对控制电压的频率响应的分辨率。例如，专利文献1中记载了具备具有频域切换功能的VCO 并利用Δ-Σ调制来切换多个分频比的分数N分频PLL电路。
专利文献1：日本特开2012－28835号公报
如专利文献1所记载那样的、使用了具有频域切换功能的VCO和Δ-Σ调制电路的现有的分数N分频PLL电路中，启动时或者对分频比的设定进行了变更时，一边切换VCO的频域一边搜索最优的频域，因此，例如在进行对半搜索法(binary search method)等高速搜索的情况下，VCO的输出频率可能成为无法在稳定状态(通常工作时)下得到的高频率。Δ-Σ调制电路需要跟踪反馈信号进行工作，因此，同样在 VCO频域的搜索中也需要利用无法在稳定状态下得到的高频率进行工作。因此，在现有的分数N分频PLL电路中存在如下这样的问题：为了使Δ-Σ调制电路在VCO 频域的搜索中也不进行误动作，必须采用过度规格，从而使电路规模和消耗电流增大。
发明内容
本发明正是鉴于如以上这样的问题点而完成的，根据本发明的一些方式，能够提供分数N分频PLL电路，该分数N分频PLL电路能够在不过度地提高进行Δ-Σ调制的频率的情况下适当地设定电压控制振荡电路的工作频域。另外，根据本发明的一些方式，能够提供采用了该分数N分频PLL电路的振荡器、电子设备以及移动体。
本发明正是为了解决上述课题的至少一部分而完成的，能够作为以下的方式或应用例来实现。
本应用例的分数N分频PLL电路包含：电压控制振荡电路，其能够针对控制电压范围设定多个输出频率范围；频率选择电路，其搜索所述电压控制振荡电路的所述多个输出频率范围，并选择1个所述输出频率范围；分频电路，其设置在从所述电压控制振荡电路的输出端至所述电压控制振荡电路的输入端的信号路径上；以及分频设定电路，其进行Δ-Σ调制，设定所述分频电路的分频比，当所述频率选择电路正在进行所述多个输出频率范围的搜索时，所述分频设定电路在与所述频率选择电路结束搜索之后相比更低的频率下进行所述Δ-Σ调制。
根据本应用例的分数N分频PLL电路，当频率选择电路正在进行电压控制振荡电路的多个输出频率范围(工作频域)的搜索时，分频设定电路在与结束搜索之后相比更低的频率下进行Δ-Σ调制，因此，即使在搜索中电压控制振荡电路的输出频率成为无法在稳定状态(通常工作时)下得到的高频率，也能够正常地设定分频电路的分频比。因此，根据本应用例的分数N分频PLL电路，能够在不过度地提高进行Δ-Σ调制的频率的情况下适当地设定电压控制振荡电路的工作频域。
在上述应用例的分数N分频PLL电路中，也可以是，当所述频率选择电路正在进行所述多个输出频率范围的搜索时，所述分频设定电路在所述分频电路的输出频率的1/N1(N1为2以上的整数)频率下进行所述Δ-Σ调制。
根据本应用例的分数N分频PLL电路，在电压控制振荡电路的工作频域的搜索中，能够与分频电路的输出信号同步地更新其分频比，因此，能够确保分频电路的输出频率的近似精度。因此，根据本应用例的分数N分频PLL电路，能够适当地设定电压控制振荡电路的工作频域。
在上述应用例的分数N分频PLL电路中，也可以是，在所述频率选择电路结束所述多个输出频率范围的搜索之后，所述分频设定电路在所述分频电路的输出频率的 1/N2(N2为比N1小的1以上的整数)频率下进行所述Δ-Σ调制。
根据本应用例的分数N分频PLL电路，在结束电压控制振荡电路的工作频域的搜索之后，也能够与分频电路的输出信号同步地更新其分频比，因此，能够确保分频电路的输出频率的近似精度。因此，根据本应用例的分数N分频PLL电路，能够在稳定状态下实现所期望的输出频率精度。
在上述应用例的分数N分频PLL电路中，也可以是，该分数N分频PLL电路包含时钟生成电路，当所述频率选择电路正在进行所述多个输出频率范围的搜索时，所述时钟生成电路使用所述分频电路的输出信号生成频率与所述频率选择电路结束搜索之后相比更低的时钟信号，所述分频设定电路与所述时钟信号同步地进行所述Δ-Σ调制。
根据本应用例的分数N分频PLL电路，在电压控制振荡电路的工作频域的搜索的前后对时钟信号的频率进行切换，由此，能够在搜索的前后兼用1个Δ-Σ调制电路。因此，根据本应用例的分数N分频PLL电路，能够抑制面积成本的过度的增加。
在上述应用例的分数N分频PLL电路中，也可以是，所述频率选择电路使用所述时钟信号，来搜索所述多个输出频率范围。
根据本应用例的分数N分频PLL电路，使用频率比分频电路的输出频率低的时钟信号，来进行电压控制振荡电路的工作频域的搜索，因此，与使用分频电路的输出信号来进行电压控制振荡电路的工作频域的搜索的情况相比，能够减少耗电。
在上述应用例的分数N分频PLL电路中，也可以是，所述分频设定电路包含：第1Δ-Σ调制电路；第2Δ-Σ调制电路；以及切换电路，其在所述频率选择电路正在进行所述多个输出频率范围的搜索时，选择所述第1Δ-Σ调制电路的输出信号，在所述频率选择电路结束搜索之后，选择所述第2Δ-Σ调制电路的输出信号，所述第 1Δ-Σ调制电路在比所述第2Δ-Σ调制电路低的频率下进行工作。
根据本应用例的分数N分频PLL电路，将第1Δ-Σ调制电路构成为即使在电压控制振荡电路的工作频域的搜索中所需要的最高工作频率下也不进行误动作，由此，能够适当地设定电压控制振荡电路的工作频域。另外，根据本应用例的分数N分频 PLL电路，第2Δ-Σ调制电路只要在电压控制振荡电路的工作频域的搜索结束后的稳定状态下所需要的最高工作频率(比工作频域的搜索中的最高工作频率低的频率) 下不进行误动作即可，因此，不需要过度地提高第2Δ-Σ调制电路的工作频率。
在上述应用例的分数N分频PLL电路中，也可以是，该分数N分频PLL电路包含时钟生成电路，所述时钟生成电路使用所述分频电路的输出信号，生成第1时钟信号和第2时钟信号，所述第1时钟信号的频率比所述第2时钟信号的频率低，在所述频率选择电路中，所述第1Δ-Σ调制电路与所述第1时钟信号同步地进行工作，所述第2Δ-Σ调制电路与所述第2时钟信号同步地进行工作。
根据本应用例的分数N分频PLL电路，在电压控制振荡电路的工作频域的搜索中，能够利用与分频电路的输出信号同步的第1时钟信号使第1Δ-Σ调制电路进行工作来更新分频电路的分频比，因此，能够确保分频电路的输出频率的近似精度，能够适当地设定电压控制振荡电路的工作频域。
另外，根据本应用例的分数N分频PLL电路，在结束电压控制振荡电路的工作频域的搜索之后，能够利用与分频电路的输出信号同步的第2时钟信号使第2Δ-Σ调制电路进行工作来更新分频电路的分频比，因此，能够确保分频电路的输出频率的近似精度，能够在稳定状态下实现所期望的输出频率精度。
本应用例的振荡器包含上述的任意分数N分频PLL电路。
本应用例的电子设备包含上述的任意分数N分频PLL电路。
本应用例的移动体包含上述的任意分数N分频PLL电路。
根据这些应用例的振荡器、电子设备或移动体，包含能够在不过度地提高进行Δ-Σ调制的频率的情况下适当地设定电压控制振荡电路的工作频域的分数N分频PLL 电路，因此，能够实现较高的实用性和可靠性。
附图说明
图1是本实施方式的振荡器的结构图。
图2是示出第1实施方式中的分数N分频PLL电路的结构例的图。
图3是示出电压控制振荡电路的工作频域与输出频率范围之间的关系的一例的图。
图4是示出电压控制振荡电路的电压控制频率特性的一例的图。
图5是示出第1实施方式中的频率比较电路的结构例的图。
图6是示出显示频率选择电路的工作的时序图的一例的图。
图7是示出第1实施方式中的分数N分频PLL电路的工作流程的一例的流程图。
图8是示出第2实施方式中的分数N分频PLL电路的结构例的图。
图9是示出第2实施方式中的频率比较电路的结构例的图。
图10是示出第3实施方式中的分数N分频PLL电路的结构例的图。
图11是示出第3实施方式中的分数N分频PLL电路的工作流程的一例的流程图。
图12是本实施方式的电子设备的功能框图。
图13是示出本实施方式的电子设备的外观的一例的图。
图14是示出本实施方式的移动体的一例的图。
标号说明
1：振荡器；2：振荡电路；3：振子；10：振荡用电路；20：分数N分频PLL电路；21：相位比较器；22：电荷泵；23：低通滤波器；24：电压控制振荡电路；25：分频电路；26：频率选择电路；27：分频设定电路；28：时钟生成电路；30：分频电路；40：输出电路；50：稳压器；60：稳压器；70：控制电路；80：串行接口(I/F) 电路；90：非易失性存储器；100：频率比较电路；102：门计数器(gate counter)； 104：计测计数器；106：判定电路；110：频域搜索电路；120：Δ-Σ调制电路；122：Δ-Σ调制电路；124：Δ-Σ调制电路；130：加减运算电路；132：加减运算电路；134：加减运算电路；140：切换电路；300：电子设备；310：振荡器；312：振子；314：振荡电路；316：分数N分频PLL电路；320：CPU；330：操作部；340：ROM；350： RAM；360：通信部；370：显示部；400：移动体；410：振荡器；420、430、440：控制器；450：电池；460：备用电池。
具体实施方式
以下，使用附图，对本发明的优选实施方式详细地进行说明。此外，以下说明的实施方式不会对权利要求书中记载的本发明的内容不恰当地进行限定。另外，以下说明的结构并非全部都是本发明的必要结构要素。
1.振荡器
1－1.第1实施方式
[振荡器的结构]
图1是本实施方式的振荡器的结构图。如图1所示，本实施方式的振荡器1是包含振荡电路2和振子3的振荡器，振荡电路2和振子3被收纳在未图示的封装中。
在本实施方式中，振子3是使用石英作为基板材料的石英振子，例如使用AT切、 SC切的石英振子。振子3也可以是SAW(Surface Acoustic Wave，弹性表面波)共振片、MEMS(Micro Electro Mechanical Systems：微电子机械系统)振子。另外，作为振子3的基板材料，除了可以使用石英以外，还可以使用钽酸锂、铌酸锂等压电单晶体、锆钛酸铅等压电陶瓷等压电材料或硅半导体材料等。作为振子3的激励手段，可以采用基于压电效应的手段，也可以采用基于库仑力的静电驱动。
振荡电路2设置有作为电源端子的Vcc端子、作为接地端子的GND端子、作为差动输出端子的OUT_P端子及OUT_N端子、外部接口用的SDA端子及SCL端子、作为与振子3连接的连接端子的XI端子及XO端子。Vcc端子、GND端子、OUT_P 端子、OUT_N端子、SDA端子以及SCL端子也与振荡器1的外部端子(未图示)连接。
在本实施方式中，振荡电路2构成为包含振荡用电路10、分数N分频PLL电路 20、分频电路30、输出电路40、稳压器50、稳压器60、控制电路70、串行接口(I/F) 电路80以及非易失性存储器90。此外，本实施方式的振荡电路2也可以为省略或变更这些要素的一部分或者追加了其他要素的结构。振荡电路2可以为被单芯片化的半导体集成电路(IC：integratedcircuit)，也可以由多个芯片的IC构成，还可以由分立部件构成一部分。
振荡用电路10是用于使振子3振荡的电路，对振子3的输出信号进行放大后反馈给振子3。振荡用电路10输出基于振子3的振荡的时钟信号(振荡信号)REFCLK。例如，由振子3和振荡用电路10构成的振荡电路可以是皮尔斯(pierce)振荡电路、逆变式振荡电路、科尔匹兹(Colpitts)振荡电路、哈特莱(Hartley)振荡电路等各种类型的振荡电路。
分数N分频PLL电路20根据从控制电路70输入的分频比，生成对时钟信号 REFCLK的频率(基准频率)进行倍增而得到的时钟信号PLLCLK。这里，在将分频比的整数部分(整数分频比)设为N、将分数部分(分数分频比)设为F/M时，在时钟信号REFCLK的频率fREFCLK与时钟信号PLLCLK的频率fPLLCLK之间，下式(1) 的关系成立。
(数学式1)
Figure BDA0000791297340000071
分频电路30对分数N分频PLL电路20所输出的时钟信号PLLCLK以从控制电路70输入的输出分频比P(P为1以上的整数)进行分频，来生成时钟信号CLKO。这里，在时钟信号PLLCLK的频率fPLLCLK与时钟信号CLKO的频率fCLKO之间，下式(2)的关系成立。
(数学式2)
Figure BDA0000791297340000072
因此，根据式(1)和式(2)，在时钟信号REFCLK的频率fREFCLK与时钟信号 CLKO的频率fCLKO之间，下式(3)的关系成立。
(数学式3)
Figure BDA0000791297340000073
输出电路40将分频电路30所输出的时钟信号CLKO转换为由同相信号CKP和反相信号CKN构成的差动信号。该同相信号CKP从输出端子OUT_P向外部输出，反相信号CKN从输出端子OUT_N向外部输出。输出电路40例如可以为LVDS(Low Voltage DifferentialSignaling：低压差分信号)电路、PECL(Positive Emitter Coupled Logic：正射极耦合逻辑)电路、LVPECL(Low Voltage PECL：低压正射极耦合逻辑) 电路等差动输出电路。不过，输出电路40也可以为单端的输出电路。
稳压器50根据从Vcc端子供给的电源电压Vcc，生成比Vcc低的恒定电压Vreg1。将该恒定电压Vreg1作为振荡用电路10的电源电压以及分数N分频PLL电路20的一部分电路的电源电压来供给。
稳压器60根据从Vcc端子供给的电源电压Vcc，生成比Vcc低的恒定电压Vreg2。将该恒定电压Vreg2作为分数N分频PLL电路20的一部分电路的电源电压以及分频电路30的电源电压来供给。
在本实施方式中，恒定电压Vreg1和恒定电压Vreg2为相同电压，但是，只要在以Vreg1为电源电压的电路与以Vreg2为电源电压的电路之间的接口部分上不会发生误动作，则Vreg1和Vreg2也可以为不同电压。
在本实施方式中，串行接口电路80是I2C标准的数字接口电路，从SDA端子被输入输出串行数据信号，从SCL被输入时钟信号。构成为：能够从外部装置经由该 SDA端子和SCL端子以及串行接口电路80对控制电路70所具有的未图示的控制寄存器和非易失性存储器90进行读/写。此外，串行接口电路80也可以为除了I2C以外的通信标准的接口电路。另外，振荡器1也可以不具备接口专用的外部端子(在图1 中为SDA端子及SCL端子)，例如也可以是通过从外部切换模式而使OUT_P端子、 OUT_N端子、或者未图示的功能端子兼作接口用的外部端子的结构。
控制电路70具有未图示的控制寄存器，根据控制寄存器的设定值，对振荡用电路10、分数N分频PLL电路20以及分频电路30的各种工作进行控制。在控制寄存器中，能够进行如下这样的设定等：振荡用电路10的频率调整值等的设定；分数N 分频PLL电路20的整数分频比N及分数分频比F/M的设定；用于搜索分数N分频 PLL电路20所具有的电压控制振荡电路24(参照图2)的工作频域并选择输出频率范围的频率选择开始位的设定；以及分频电路30的输出分频比P的设定。在本实施方式中，外部装置经由串行接口电路80对整数分频比N、分数分频比F/M、输出分频比P进行设定且将频率选择开始位设定为有效(active)时，控制电路70生成频率选择开始信号START(脉冲信号)而向分数N分频PLL电路20供给。分数N分频PLL电路20收到频率选择开始信号START后搜索电压控制振荡电路24的工作频域，选择与整数分频比N以及分数分频比F/M相应的适当的工作频域。然后，分频电路 30按照输出分频比P对时钟信号PLLCLK进行分频，从OUT_P端子以及OUT_N端子输出根据式(3)确定的频率的时钟信号。
非易失性存储器90由EEPROM(Electrically Erasable Programmable Read-OnlyMemory：电可擦除可编程只读存储器)等实现，存储有振荡器1的启动时(接通电源时)所需要的数据等。例如，在非易失性存储器90中也可以存储有振荡控制用电路的频率调整等的控制数据、整数分频比N、分数分频比F/M以及输出分频比P的各初始值等。在振荡器1的启动时(接通电源时)等，控制电路70读取非易失性存储器90中存储的数据而设定在控制寄存器中，从而进行各种控制。
[分数N分频PLL电路的结构]
图2是示出第1实施方式中的分数N分频PLL电路20的结构例的图。如图2 所示，分数N分频PLL电路20构成为包含：相位比较器(PFD：Phase Frequency Detector)21、电荷泵(CP：Charge Pump)22、低通滤波器(LPF：Low Pass Filter) 23、电压控制振荡电路(VCO)24、分频电路25、频率选择电路26、分频设定电路 27以及时钟生成电路28。
相位比较器21对振荡用电路10所输出的时钟信号REFCLK与分频电路25所输出的时钟信号FBCLK的相位差进行比较，并输出比较结果作为脉冲电压。
电荷泵22将相位比较器21所输出的脉冲电压转换为电流，低通滤波器23对电荷泵22所输出的电流进行平滑化以及电压转换。
电压控制振荡电路24将低通滤波器23的输出电压作为控制电压，输出根据控制电压而频率变化的时钟信号PLLCLK。该电压控制振荡电路24能够针对控制电压范围设定多个输出频率范围，根据频率选择电路26所输出的频域设定信号RANGESET，选择多个工作频域中的任意工作频域，由此，设定为适合输出目标频率的时钟信号 PLLCLK的输出频率范围。例如，电压控制振荡电路24也可以构成为：具有包含多个电容元件和多个开关电路的电容组(capacitor bank)，根据频域设定信号 RANGESET，对开关电路的通断进行控制且选择作为振荡的负载电容的电容元件。另外，电压控制振荡电路24能够作为使用线圈等电感元件和电容器等电容元件构成的LC振荡电路或使用石英振子等压电振子的振荡电路等各种类型的振荡电路来实现。
图3是示出电压控制振荡电路24的工作频域与输出频率范围之间的关系的一例的图。在图3的例子中，电压控制振荡电路24具有64个输出频率范围为10MHz的工作频域，并以使频域设定信号RANGESET的0～63分别与频域1～频域64对应的方式对工作频域进行切换，由此能够输出3000～3640MHz的范围的时钟信号 PLLCLK。实际上，如图4所示，将电压控制振荡电路24的电压控制频率特性设计成使各工作频域的输出频率范围与相邻的工作频域的输出频率范围重合。在图4的例子中，例如，频域3的输出频率范围与频域4的输出频率范围的一部分或频域2的输出频率范围的一部分重合。因此，在各工作频域内，图3所示的输出频率范围存在于控制电压范围的中心附近，比如可认为是实际使用范围。实际使用范围以外的剩下的控制电压范围是为了即使在相位同步后受到周围温度等的影响而电压控制振荡电路 24的固有频率(free running frequency)发生变动也会进行作为PLL系统进行跟踪的控制而被确保的，但是，还发挥了吸收电压控制振荡电路24的制作偏差等的作用。此外，在图3和图4的例子中，电压控制振荡电路24的输出频率范围是GHz频带，但是，并不限定于GHz频带，也可以是MHz频带或kHz频带。
返回图2，分频电路25被设置在从电压控制振荡电路24的输出端至电压控制振荡电路24的输入端的信号路径上，输出以分频设定电路27的输出信号为分频比对电压控制振荡电路24所输出的时钟信号PLLCLK进行分频而得到的时钟信号FBCLK。如后述那样，分频设定电路27的输出信号的时间平均值与从控制电路70输入的整数分频比N及分数分频比F/M之和(N+F/M)一致。而且，在时钟信号REFCLK的相位与时钟信号FBCLK的相位同步的稳定状态下，利用式(1)来计算的时钟信号 PLLCLK的频率与时钟信号REFCLK的频率一致，由此，时钟信号CLKO成为式(3) 所示的所期望的频率(目标频率)。
频率选择电路26收到频率选择开始信号START时，进行如下这样的处理：使用振荡用电路10所输出的时钟信号REFCLK和分频电路25所输出的时钟信号FBCLK，搜索电压控制振荡电路24的多个工作频域(输出频率范围)，并选择1个工作频域(输出频率范围)。在本实施方式中，频率选择电路26包含频率比较电路100和频域搜索电路110。
频率比较电路100收到频率选择开始信号START时，对时钟信号REFCLK与时钟信号FBCLK的频率进行比较，输出比较结果信号RESULT。例如，也可以是，频率比较电路100对规定期间(门期间)内的时钟信号REFCLK的脉冲数(时钟数) 与时钟信号FBCLK的脉冲数(时钟数)进行比较，由此来比较时钟信号REFCLK与时钟信号FBCLK的频率。
图5是示出频率比较电路100的结构例的图，频率比较电路100构成为例如包含门计数器102、计测计数器104以及判定电路106。门计数器102和计测计数器104 是相同结构的n位计数器。门计数器102在复位信号RESET有效时被初始化为0，在复位信号RESET非有效时对时钟信号REFCLK的脉冲数(时钟数)进行递增计数。同样，计测计数器104在复位信号RESET有效时被初始化为0，在复位信号RESET 非有效时对时钟信号FBCLK的脉冲数(时钟数)进行递增计数。判定电路106收到频率选择开始信号START时，产生复位信号RESET的有效脉冲之后，在复位信号 RESET非有效时，根据门计数器102的最高位和计测计数器104的最高位中的哪一个先成为1，来判定时钟信号FBCLK的频率比时钟信号REFCLK的频率高还是低。例如，当门计数器102的最高位从0变为1时，如果计测计数器104的最高位为0，则判定电路106判定为时钟信号FBCLK的频率比时钟信号REFCLK的频率低，并输出低电平的比较结果信号RESULT。另外，当门计数器102的最高位从0变为1时，如果计测计数器104的最高位为1，则判定电路106判定为时钟信号FBCLK的频率比时钟信号REFCLK的频率高，并输出高电平的比较结果信号RESULT。每当判定结束时判定电路106产生复位信号RESET的有效脉冲，直至收到频域搜索电路110 所输出的锁定信号LOCK为止。
频域搜索电路110收到频率选择开始信号START时，根据频率比较电路100所输出的比较结果信号RESULT，改变频域设定信号RANGESET，搜索电压控制振荡电路24的多个工作频域(输出频率范围)，选择1个工作频域(输出频率范围)并使频域设定信号RANGESET固定。另外，频域搜索电路110结束工作频域的搜索时，输出锁定信号LOCK并停止其工作。频率比较电路100收到锁定信号LOCK而停止其工作。在本实施方式中，频域搜索电路110根据比较结果信号RESULT，通过将电压控制振荡电路24的工作频域的搜索范围限定为1/2的对半搜索法，来搜索工作频域。
图6是示出表示电压控制振荡电路24具有图3和图4所示的64个工作频域时的频率选择电路26的工作的时序图的一例的图。在图6的例子中，例如时钟信号 PLLCLK的目标频率为3425MHz，频域43(RENGESET＝42)为最优的频域。如图 6所示，当输入了频率选择开始信号START的有效脉冲时，频域搜索电路110将频域设定信号RANGESET设定为31。由此，电压控制振荡电路24的工作频域被初始设定为处于64个频域的正中央的频域32。
在该初始设定的状态下，例如时钟信号FBCLK的频率比时钟信号REFCLK的频率低(时钟信号PLLCLK的频率比目标频率低)时，频率比较电路100输出低电平的比较结果信号RESULT。频域搜索电路110收到该低电平的比较结果信号RESULT，对频域设定信号RANGESET进行+16的运算而设定为47，并产生复位信号RESET 的有效脉冲。由此，将电压控制振荡电路24的工作频域的搜索范围限定在频域33～频域64，并设定为处于其正中央的频域48。
在该设定的状态下，例如时钟信号FBCLK的频率比时钟信号REFCLK的频率高 (时钟信号PLLCLK的频率比目标频率高)时，频率比较电路100输出高电平的比较结果信号RESULT。频域搜索电路110收到该高电平的比较结果信号RESULT，对频域设定信号RANGESET进行－8的运算而设定为39，并产生复位信号RESET的有效脉冲。由此，将电压控制振荡电路24的工作频域的搜索范围限定在频域33～频域48，并设定为处于其正中央的频域40。
以后同样，频域搜索电路110一边每次将搜索范围缩小1/2一边搜索电压控制振荡电路24的工作频域，在将频域设定信号RANGESET设定为42的状态下，时钟信号FBCLK的频率与时钟信号REFCLK的频率一致(时钟信号PLLCLK的频率与目标频率一致)。由于时钟信号FBCLK的频率与时钟信号REFCLK的频率一致，所以频率比较电路100输出高电平的比较结果信号RESULT。频域搜索电路110收到该高电平的比较结果信号RESULT，将频域设定信号RANGESET固定在42(频域43)，并产生锁定信号LOCK。
此外，例如在时钟信号PLLCLK的目标频率为3435MHz时，在图6中，在频域设定信号RANGESET为43的状态下，当时钟信号FBCLK的频率与时钟信号 REFCLK的频率一致(时钟信号PLLCLK的频率与目标频率一致)的情况下，在频域设定信号RANGESET被设定为42的状态下频率比较电路100输出低电平的比较结果信号RESULT。在该情况下，频域搜索电路110收到该低电平的比较结果信号 RESULT，对频域设定信号RANGESET进行+1的运算而固定在43(频域44)，并产生锁定信号LOCK。
这样，例如在电压控制振荡电路24具有64个工作频域的情况下，能够通过对半搜索法以6(＝log264)次判定来结束工作频域的搜索，并选择适当的工作频域。假如，当从频域1开始每次提升一个频域按顺序进行搜索的情况下，最多需要64次的判定，因此，可以认为：为了缩短振荡器1的启动时间(从接通电源到开始进行通常工作(达到稳定状态)为止的时间)，对半搜索法极其有效。
返回图2，分频设定电路27使用分数分频比F/M进行Δ-Σ调制，来设定分频电路25的分频比。在本实施方式中，分频设定电路27构成为包含Δ-Σ调制电路120 和加减运算电路130。Δ-Σ调制电路120与时钟生成电路28所输出的时钟信号 DSMCLK同步地执行对分数分频比F/M积分而量化(量子化)的Δ-Σ调制。加减运算电路130对Δ-Σ调制电路120所输出的Δ-Σ调制信号和整数分频比N进行加减运算。该加减运算电路130的输出信号作为分频设定电路27的输出信号输入至分频电路25。关于分频设定电路27的输出信号，整数分频比N的附近的范围的多个整数分频比按时序发生变化，并其时间平均值与N+F/M一致。
例如，在将时钟信号REFCLK的频率设为100MHz、将时钟信号PLLCLK的目标频率设为3425MHz时，分频设定电路27的输出信号的时间平均值、即分频电路 25的分频比的时间平均值需要成为34.25。因此，应当将整数分频比N设为34、将分数分频比F/M设为0.25。
由于34.25为非整数，所以通过Δ-Σ调制电路120的Δ-Σ调制按时序改变分频电路25的分频比(整数值)，由此近似地实现34.25的分频比。例如，如果将某规定期间划分为多个期间，在被划分的多个期间的3/4期间中，将分频电路25的分频比设为34，在剩下的1/4期间中，将分频电路25的分频比设为35，则考虑该规定期间内的时钟信号FBCLK的脉冲数时能够近似于34.25分频。该方法是用于以伪方式获得与非整数分频等价的时钟信号FBCLK的脉冲数的方法，因此，规定期间越短的话近似精度较高。另外，为了保证时钟信号FBCLK的脉冲数的近似精度，对分频电路25 的分频比进行切换的Δ-Σ调制信号和时钟信号FBCLK需要处于同步关系。因此，在稳定状态下，Δ-Σ调制电路120利用时钟信号FBCLK的频率的1/K(K为1以上的整数)频率的时钟信号进行工作。因此，划分了规定期间而得到的多个期间的最小单位被称为时钟信号FBCLK的K时钟。即，Δ-Σ调制电路120按时钟信号FBCLK的 K时钟的每一个，对分频电路25的分频比进行更新。对于要更新的分频比，不是使用处于目标的非整数分频比的±1的范围的整数值，而是使用进一步偏离的整数值，由此能够缩短规定期间。具体数值取决于设计规格，但是，一般作为目标的非整数分频比的±20％左右的情况较多。因此，在将目标的非整数分频比设为34.25时，Δ-Σ调制电路120按时钟信号FBCLK的K时钟的每一个，按时序输出27(≈34.25×0.8)～ 41(≈34.25×1.2)的整数分频比。此时，时钟信号FBCLK的频率在100MHz±20％的范围内发生变动。因此，在这样的设计规格的情况下，只要使Δ-Σ调制电路120在稳定状态下跟踪最大(120/M)MHz的工作即可。
另一方面，当将时钟信号PLLCLK的目标频率设为3425MHz并通过对半搜索法来搜索电压控制振荡电路24的工作频域的情况下，电压控制振荡电路24存在以比最终选择的频域43高的频域进行工作的瞬间。例如，在图6的例子中，最高频域为频域48(RANGESET＝47)，在图3和图4的例子中，频域48覆盖3470MHz～3480MHz。因此，电压控制振荡电路24可输出的最高频率成为3480MHz+α。+α是考虑了图4 中的比实际使用范围高的频率范围而得到的，但即使忽略了+α，最高频率也成为 3480MHz。即使在选择了该频域48的情况下，分频电路25的分频比也是27～41，因此，时钟信号FBCLK的最大频率为128.8MHz(＝3480MHz/27)，当想要按时钟信号FBCLK的M时钟的每一个改变分频比时，Δ-Σ调制电路120需要跟踪最大(128.8/M)MHz的工作。该频率比稳定状态下的Δ-Σ调制电路120的最高工作频率 (120/M)MHz高。当全面考虑了包含对半搜索法在内的高速搜索算法的情况下，想要按时钟信号FBCLK的M时钟的每一个改变分频比时，Δ-Σ调制电路120需要在如下这样的频率下进行工作：该频率是利用以最低频率3000MHz为目标频率时的最小分频比24(＝30×0.8)对时钟信号PLLCLK的最高频率3640MHz进行分频而得到的最大151.667MHz(＝3640MHz/24)的频率。
因此，只要Δ-Σ调制电路120是能够应对151.667MHz的工作的结构，无论利用哪种高速搜索算法进行范围搜索，也不会发生误动作。然而，存在如下这样的问题：为了使Δ-Σ调制电路120进行高速工作，伴随耗电和电路大小的牺牲。特别是，当想要在同一个IC内构建分数N分频PLL电路20的情况下，由Δ-Σ调制电路120的高速化造成的缺点对IC整体的性能的影响更大。另外，多数电子设备在启动初期消耗大电力的趋势强。可认为其主因是，难以进行稳定状态时那样对各功能适当地进行控制的省电工作。同时，对于从分数N分频PLL电路20接受信号供给的装置侧而言，也可认为是同样的，装置侧也在启动过程中需要待机至分数N分频PLL电路20达到稳定状态而进行信号供给为止。因此，在电压控制振荡电路24的工作频域的确定之前需要时间而且消耗掉稳定控制时以上的电力的问题是严重的，特别是在利用电池进行工作的便携设备中是致命的问题。
因此，在本实施方式中，当频率选择电路26正在进行电压控制振荡电路24的多个工作频域(输出频率范围)的搜索时，分频设定电路27在与频率选择电路26结束搜索之后相比更低的频率下进行Δ-Σ调制。为了实现该方案，如图2所示，当频率选择电路26(频域搜索电路110)正在进行电压控制振荡电路24的多个工作频域(输出频率范围)的搜索时，时钟生成电路28使用时钟信号FBCLK生成频率与频率选择电路26(频域搜索电路110)结束搜索之后相比更低的时钟信号DSMCLK，Δ-Σ调制电路120与时钟信号DSMCLK同步地进行Δ-Σ调制。
如上述那样，需要与时钟信号FBCLK同步地更新Δ-Σ调制信号，因此，Δ-Σ调制电路120的工作频率优选为时钟信号FBCLK的频率(分频电路25的输出频率) 的整数分之1。因此，优选的是，例如当频率选择电路26正在进行电压控制振荡电路24的多个工作频域(输出频率范围)的搜索时，分频设定电路27(Δ-Σ调制电路 120)在分频电路25的输出频率的1/N1(N1为2以上的整数)频率下进行Δ-Σ调制，在频率选择电路26结束搜索之后，在分频电路25的输出频率的1/N2(N2为比N1小的1以上的整数)频率下进行Δ-Σ调制。为了实现该方案，当频率选择电路26(频域搜索电路110)正在进行电压控制振荡电路24的多个工作频域(输出频率范围) 的搜索时(锁定信号LOCK为低电平时)，时钟生成电路28生成对时钟信号FBCLK 进行N1分频而得到的时钟信号DSMCLK，在频率选择电路26(频域搜索电路110) 结束搜索之后(锁定信号LOCK为高电平时)，生成对时钟信号FBCLK进行N2分频而得到的时钟信号DSMCLK。
假如，即使分频比N1为非整数、或者时钟信号FBCLK与Δ-Σ调制信号的更新并不同步，只要在电压控制振荡电路24的工作频域的搜索中，时钟信号DSMCLK 的频率为稳定状态下的时钟信号DSMCLK(时钟信号FBCLK的N2分频时钟信号) 的最高频率(在上述的例子中为120MHz)以下，则Δ-Σ调制电路120的工作速度的问题自身得以解决。然而，Δ-Σ调制的控制有可能与期望工作不同，因此，可认为 N1优选为整数。
分频比N1的整数值如2、3、4、…这样无限存在，但是，如果分频比N1变大，则电压控制振荡电路24的工作频域的搜索中的Δ-Σ调制电路120的工作速度就会变慢。例如，如果将N1考虑为无限大的整数值，则Δ-Σ调制电路120就会几乎不工作，因此，分频电路25的分频比成为不变的整数值，这意味着分数N分频PLL电路20 的工作成为实质上与整数型的PLL电路相同的工作，虽然完全解决了Δ-Σ调制电路 120的工作速度的问题，相反地却产生无法充分地覆盖图3和图4所示的电压控制振荡电路24的各工作频域的不良情况，也有可能无法进行适当的频域选择。例如，如图3和图4的例子那样，当将时钟信号PLLCLK的频率范围设为3000MHz～ 3640MHz、将时钟信号REFCLK设为100MHz的情况下，如果Δ-Σ调制电路120作为整数型的PLL电路进行工作，则需要将分频电路25的分频比设定为30～36的7 个整数值中的任意整数值。这意味着：时钟信号PLLCLK的频率成为3000MHz至 3600MHz之间的100MHz间隔的7种频率中的任意频率，在电压控制振荡电路24的 64个工作频域中，无法选择除了可输出该7种频率的7个频域以外的频域。
另外，在图3和图4的例子中，电压控制振荡电路24的工作频域为64个频域，但是，对于设计成128个频域或其以上的更多的工作频域而言，也没有特殊的困难。当能够设定的分频电路25的分频比的数量相对于电压控制振荡电路24的工作频域的数量并不是充分大的值的情况下，会产生这样的不良情况。反之，在分数N分频PLL 电路20中，能够设定无数个非整数分频比，因此，即使使用具有很多工作频域的电压控制振荡电路24，也能够使用全部工作频域。通过理解这样的机理，对于N1而言，可认为：对以分频电路25的最小分频比(例如24)对电压控制振荡电路24可输出的最高频率进行分频而得到的频率进行N1分频所得的频率，优选为不超过稳定状态下的Δ-Σ调制电路120的最高工作频率的最小的整数值。当应用于上述的例子中时，由于3640MHz/24＝151.667MHz，因此，若设N1＝2，则Δ-Σ调制电路120的工作频率为75.833MHz，没有超过稳定状态下的Δ-Σ调制电路120的最高工作频率120MHz (N2＝1的情况下)，因此N1＝2是优选的。
此外，如图2所示，在本实施方式中，与振荡用电路10同样，向相位比较器21、电荷泵22、分频电路25、频率选择电路26、分频设定电路27和时钟生成电路28供给恒定电压Vreg1作为电源电压，向低通滤波器23和电压控制振荡电路24供给与 Vreg1不同的恒定电压Vreg2作为电源电压。这样，在分数N分频PLL电路20中，通过对在输入频率(时钟信号REFCLK的频率)下进行工作的电路的电源与在输出频率(时钟信号PLLCLK的频率)下进行工作的电路的电源进行分离，具有输入频率的噪声的Vreg1的电压变动不会叠加到在输出频率下进行工作的Vreg2，因此，能够降低对时钟信号PLLCLK的噪声叠加。另外，振荡用电路10输出比电源电压Vcc 低的电压Vreg1的振幅(小振幅)的时钟信号REFCLK，由此，振荡用电路10与分数N分频PLL电路20之间的时钟信号REFCLK的收发所需要的能量变小，能够降低混入到电压控制振荡电路24中的噪声量。因此，能够降低振荡器1的输出信号的相位噪声和相位抖动。
[分数N分频PLL电路的工作流程]
图7是示出第1实施方式中的分数N分频PLL电路20的工作流程的一例的流程图。
在图7所示的流程中，在接通电源后，分数N分频PLL电路20待机至收到频率选择开始信号START为止(S10的“否”)。例如，外部装置根据已知的时钟信号 REFCLK的频率与时钟信号PLLCLK的目标频率之比，在控制电路70所具有的控制寄存器中设定整数分频比N和分数分频比F/M，并将频率选择开始位设定为有效。由此，控制电路70产生频率选择开始信号START(脉冲信号)。
分数N分频PLL电路20收到频率选择开始信号START时(S10的“是”)，将时钟生成电路28的分频比设定为N1(S20)。在本实施方式中，接通电源后的锁定信号LOCK的初始值为低电平，因此，将时钟生成电路28的分频比初始设定为N1。
接下来，分数N分频PLL电路20搜索电压控制振荡电路24的工作频域(S30)。在本实施方式中，频域搜索电路110通过接收频率选择开始信号START，根据频率比较电路100所输出的比较结果信号RESULT，搜索电压控制振荡电路24的工作频域。
然后，分数N分频PLL电路20在结束工作频域的搜索之前(S40的“否”)一边改变工作频域的设定一边继续进行搜索(S30)，当工作频域的搜索结束时(S40的“是”)，将电压控制振荡电路24的工作频域固定(S50)。在本实施方式中，频域搜索电路110结束工作频域的搜索时，将工作频域固定。
另外，分数N分频PLL电路20将时钟生成电路28的分频比设定为N2(S60)。在本实施方式中，频域搜索电路110结束工作频域的搜索时，通过将锁定信号LOCK 设为高电平，将时钟生成电路28的分频比设定为N2。
接下来，分数N分频PLL电路20以在步骤S50中固定了的工作频域而转移到 PLL的相位同步状态(稳定振荡状态)(S70)。由此，时钟信号PLLCLK的频率与目标频率一致。
然后，分数N分频PLL电路20继续维持PLL的相位同步状态(稳定振荡状态)，当收到频率选择开始信号START时(S80的“是”)，再次进行步骤S30以后的工作。例如，当外部装置想要变更时钟信号PLLCLK的目标频率的情况下，在控制电路70 所具有的控制寄存器中重新设定整数分频比N和分数分频比F/M，并重新将频率选择开始位设定为有效。由此，控制电路70产生频率选择开始信号START(脉冲信号)。在本实施方式中，频域搜索电路110通过接收频率选择开始信号START而将锁定信号LOCK设为低电平，将时钟生成电路28的分频比设定为N1，并进行上述的步骤 S40以后的工作。
这样，在本实施方式中，每当外部装置将频率选择开始位设定为有效时，分数N 分频PLL电路20进行电压控制振荡电路24的工作频域的搜索之后，转移到稳定振荡状态。
[效果]
如以上说明那样，根据第1实施方式的振荡器1，在分数N分频PLL电路20中，当频率选择电路26正在进行电压控制振荡电路24的工作频域的搜索时，Δ-Σ调制电路120在与结束搜索之后相比更低的频率下进行工作，因此，即使在搜索中电压控制振荡电路24的输出频率成为无法在稳定状态下(通常工作时)得到的高频率，也能够正常地设定分频电路25的分频比。另外，根据第1实施方式的振荡器1，当正在进行电压控制振荡电路24的工作频域的搜索时，分数N分频PLL电路20与时钟信号FBCLK同步地更新分频电路25的分频比，因此，能够确保时钟信号FBCLK的频率的近似精度。因此，根据第1实施方式的振荡器1，分数N分频PLL电路20能够在不过度地提高Δ-Σ调制电路120的工作频率的情况下适当地设定电压控制振荡电路 24的工作频域。
另外，根据第1实施方式的振荡器1，分数N分频PLL电路20在电压控制振荡电路24的工作频域的搜索结束之后也与时钟信号FBCLK同步地更新分频电路25的分频比，因此，能够确保时钟信号FBCLK的频率的近似精度，能够在稳定状态下实现所期望的输出频率精度。
另外，根据第1实施方式的振荡器1，在分数N分频PLL电路20中，在电压控制振荡电路24的工作频域的搜索的前后对时钟信号DSMCLK的频率进行切换，由此，能够在搜索的前后兼用1个Δ-Σ调制电路120。因此，根据第1实施方式的振荡器1，能够抑制分数N分频PLL电路的面积成本的过度增加。
1－2.第2实施方式
以下，对第2实施方式的振荡器进行说明，其中，对与具有第1实施方式同样的功能的结构标注相同标号，并省略或简化重复说明。第2实施方式的振荡器1是与第 1实施方式同样的包含振荡电路2和振子3的振荡器，振荡电路2和振子3被收纳在封装中。第2实施方式的振荡器1的整体结构与图1相同，因此省略其图示以及说明。
在第2实施方式的振荡器1中，与第1实施方式相比，分数N分频PLL电路20 的功能相同，但是其结构不同。图8是示出第2实施方式的振荡器1中的分数N分频PLL电路20的结构例的图。如图8所示，在第2实施方式中，也与第1实施方式同样，分数N分频PLL电路20构成为包含相位比较器(PFD)21、电荷泵(CP)22、低通滤波器(LPF)23、电压控制振荡电路(VCO)24、分频电路25、频率选择电路 26、分频设定电路27和时钟生成电路28。相位比较器(PFD)21、电荷泵(CP)22、低通滤波器(LPF)23、电压控制振荡电路(VCO)24、分频电路25、分频设定电路 27和时钟生成电路28的功能以及结构与第1实施方式相同，因此省略其说明。
频率选择电路26收到频率选择开始信号START时，进行如下这样的处理：使用振荡用电路10所输出的时钟信号REFCLK和时钟生成电路28所输出的时钟信号 DSMCLK，搜索电压控制振荡电路24的多个工作频域(输出频率范围)，并选择1 个工作频域(输出频率范围)。该频率选择电路26的包含频率比较电路100和频域搜索电路110的结构与第1实施方式相同，但是，与第1实施方式不同的点在于，向频率比较电路100输入时钟信号REFCLK和时钟信号DSMCLK。然后，频率比较电路 100收到频率选择开始信号START时，对时钟信号REFCLK的频率与时钟信号 DSMCLK的频率的N1倍的频率进行比较，输出比较结果信号RESULT。
如在第1实施方式中说明那样，在频率选择电路26(频域搜索电路110)搜索电压控制振荡电路24的工作频域的期间、即锁定信号LOCK为低电平的期间，时钟信号DSMCLK是对时钟信号FBCLK进行N1分频而得到的时钟。因此，时钟信号FBCLK 的频率与时钟信号DSMCLK的频率的N1倍相等，对时钟信号REFCLK的频率与时钟信号DSMCLK的频率的N1倍的频率进行比较的情况相当于对时钟信号REFCLK 的频率与时钟信号FBCLK的频率进行比较的情况。
不过，实际上频率比较电路100并不是使时钟信号DSMCLK的频率成为N1倍，而是通过对规定期间(门期间)内的时钟信号REFCLK的脉冲数(时钟数)与时钟信号DSMCLK的脉冲数(时钟数)的N1倍进行比较，对时钟信号REFCLK的频率与时钟信号DSMCLK的频率的N1倍的频率进行比较。
图9是示出第2实施方式的振荡器1中的频率比较电路100的结构例的图，与第 1实施方式同样，频率比较电路100例如构成为包含门计数器102、计测计数器104 和判定电路106。与第1实施方式同样，门计数器102是n位的计数器，在复位信号 RESET有效时被被初始化为0，在复位信号RESET非有效时对时钟信号REFCLK的脉冲数(时钟数)进行递增计数。另外，与第1实施方式不同的点在于，计测计数器 104为n－log2(N1)位(N1为2的幂次)的计数器，在复位信号RESET有效时被被初始化为0，在复位信号RESET非有效时对时钟信号DSMCLK的脉冲数(时钟数) 进行递增计数。另外，与第1实施方式同样，判定电路106收到频率选择开始信号 START时，产生复位信号RESET的有效脉冲之后，在复位信号RESET非有效时，根据门计数器102的最高位和计测计数器104的最高位中的哪一个先成为1，来判定时钟信号FBCLK的频率比时钟信号REFCLK的频率高还是低。然后，每当判定结束时判定电路106产生复位信号RESET的有效脉冲，直至收到频域搜索电路110所输出的锁定信号LOCK为止。
在这样的结构的频率比较电路100中，门计数器102的位数为n，相对于此，计测计数器104的位数为n－log2(N1)，因此，门计数器102的最高位成为1为止所需要的时钟信号REFCLK的脉冲数(时钟数)是为了使计测计数器104的最高位成为1 而所需要的时钟信号DSMCLK的脉冲数(时钟数)的N1倍。即，频率比较电路100 对规定期间(门期间)内的时钟信号REFCLK的脉冲数(时钟数)与时钟信号DSMCLK 的脉冲数(时钟数)的N1倍进行比较。
第2实施方式中的频率选择电路26与第1实施方式相比，不改变计测计数器104 的位数，与此相对，计测计数器104的位数减少log2(N1)位，进而计测计数器104 的时钟信号的频率也降低至1/N1。因此，根据第2实施方式的振荡器1，与第1实施方式相比，能够削减电路面积，并且能够削减电压控制振荡电路24的工作频域的搜索中的耗电。
此外，由于使计测计数器104的位数减少log2(N1)位，从而频率比较精度降低，因此，在将时钟信号PLLCLK的目标频率设定为电压控制振荡电路24的工作频域的边界附近的频率的情况下，选择比本来应当选择的工作频域高1个频域或者低1个频域的概率增大。例如，在电压控制振荡电路24的工作频域如图3那样构成的情况下，将时钟信号PLLCLK的目标频率设为3031MHz或3039MHz时，本来应当选择频域 4，但是，选择频域3或频域5的可能性变高。然而，实际上，如图4所示，由于在多数情况下将电压控制振荡电路24的电压控制频率特性设计成使各工作频域的输出频率范围与相邻的工作频域的输出频率范围重合，因此，假如即使选择了比本来的频域高1个或低1个的频域，分数N分频PLL电路20也能够继续进行稳定振荡。
根据以上说明的第2实施方式的振荡器1，能够发挥与第1实施方式的振荡器1 同样的效果。另外，根据第2实施方式的振荡器1，分数N分频PLL电路使用比时钟信号FBCLK的频率低的频率的时钟信号DSMCLK，来进行电压控制振荡电路24 的工作频域的搜索，因此，与第1实施方式的振荡器1相比，能够减少分数N分频 PLL电路的耗电。
1－3.第3实施方式
以下，对第3实施方式的振荡器进行说明，其中，对与具有第1实施方式同样的功能的结构标注相同标号，并省略或简化重复说明。第3实施方式的振荡器1是与第 1实施方式同样的包含振荡电路2和振子3的振荡器，振荡电路2和振子3被收纳在封装中。第3实施方式的振荡器1的整体结构与图1相同，因此省略其图示以及说明。
在第3实施方式的振荡器1中，与第1实施方式相比，分数N分频PLL电路20 的功能相同，但是其结构不同。图10是示出第3实施方式的振荡器1中的分数N分频PLL电路20的结构例的图。如图10所示，第3实施方式中，也与第1实施方式同样，分数N分频PLL电路20构成为包含相位比较器(PFD)21、电荷泵(CP)22、低通滤波器(LPF)23、电压控制振荡电路(VCO)24、分频电路25、频率选择电路 26、分频设定电路27以及时钟生成电路28。相位比较器(PFD)21、电荷泵(CP) 22、低通滤波器(LPF)23、电压控制振荡电路(VCO)24、分频电路25、频率选择电路26的结构与第1实施方式相同，因此省略其说明。
分频设定电路27构成为包含2个Δ-Σ调制电路122、124、2个加减运算电路132、134和切换电路140。
Δ-Σ调制电路122(第1Δ-Σ调制电路的一例)执行对分数分频比F/M积分而量化的Δ-Σ调制，加减运算电路132对Δ-Σ调制电路122所输出的Δ-Σ调制信号和整数分频比N进行加减运算。
同样，Δ-Σ调制电路124(第2Δ-Σ调制电路的一例)执行对分数分频比F/M积分而量化的Δ-Σ调制，加减运算电路134对Δ-Σ调制电路124所输出的Δ-Σ调制信号和整数分频比N进行加减运算。
当频率选择电路26(频域搜索电路110)正在进行电压控制振荡电路24的多个工作频域(输出频率范围)的搜索时(锁定信号LOCK为低电平时)，切换电路140 选择Δ-Σ调制电路122的输出信号，在频率选择电路26(频域搜索电路110)结束搜索之后(锁定信号LOCK为高电平时)，切换电路140选择输出Δ-Σ调制电路124的输出信号。该切换电路140的输出信号作为分频设定电路27的输出信号输入至分频电路25。
在本实施方式中，Δ-Σ调制电路122在比Δ-Σ调制电路124低的频率下进行工作。即，当频率选择电路26正在进行电压控制振荡电路24的多个工作频域(输出频率范围)的搜索时，分频设定电路27在比在搜索后的稳定状态下进行Δ-Σ调制的频率低的频率下进行Δ-Σ调制，并输出分频电路25的分频比。为了实现该方案，如图10 所示，时钟生成电路28使用时钟信号FBCLK，生成时钟信号DSMCLK1(第1时钟信号的一例)和时钟信号DSMCLK2(第2时钟信号)。
这里，时钟信号DSMCLK1的频率比时钟信号DSMCLK2的频率低。也可以是，例如时钟信号DSMCLK1为对时钟信号FBCLK进行N1(N1为2以上的整数)分频而得到的时钟信号，时钟信号DSMCLK1为对时钟信号FBCLK进行N2(N2为比N1小的1以上的整数)分频而得到的时钟信号。通过这样，当频率选择电路26(频域搜索电路110)正在进行电压控制振荡电路24的多个工作频域(输出频率范围)的搜索时(锁定信号LOCK为低电平时)，Δ-Σ调制电路122在与第1实施方式中的Δ-Σ调制电路120相同的频率下进行工作，在频率选择电路26(频域搜索电路110)结束搜索之后(锁定信号LOCK为高电平时)，Δ-Σ调制电路124在与Δ-Σ调制电路120 相同的频率下进行工作。另外，分频电路25的输入信号(分频比)的更新周期也与第1实施方式相同。因此，解决第1实施方式中说明的Δ-Σ调制电路的工作速度的问题。
此外，当频率选择电路26(频域搜索电路110)正在进行电压控制振荡电路24 的多个工作频域(输出频率范围)的搜索时(锁定信号LOCK为低电平时)，Δ-Σ调制电路124也与时钟信号DSMCLK1同步地进行工作，但是，在工作频域的搜索中，不会由切换电路140选择Δ-Σ调制电路124的输出信号，因此，即使Δ-Σ调制电路 124进行误动作也不成问题。因此，Δ-Σ调制电路124只要构成为能够利用稳定状态下的最高频率(在上述的例子中为120MHz)进行工作即可，而不需要过度地提高其工作频率，从而在工作频域的搜索中也不会发生误动作。
另外，也可以是，当正在进行电压控制振荡电路24的多个工作频域(输出频率范围)的搜索时(锁定信号LOCK为低电平时)，停止Δ-Σ调制电路124的工作，在工作频域的搜索后，停止Δ-Σ调制电路122的工作。
图11是示出第3实施方式中的分数N分频PLL电路20的工作流程的一例的流程图。在图11中，对进行与图7相同的处理的步骤标注与图7相同的标号，并简化其说明符号。
在图11所示的流程中，与图7同样，在接通电源后，分数N分频PLL电路20 待机至收到频率选择开始信号START为止(S10的“否”)。
分数N分频PLL电路20收到频率选择开始信号START时(S10的“是”)，选择利用时钟信号DSMCLK1进行工作的Δ-Σ调制电路122的输出信号并输入至分频电路25(S22)。在本实施方式中，接通电源后的锁定信号LOCK的初始值为低电平，因此，切换电路140被初始设定为选择Δ-Σ调制电路122的输出信号。
接下来，分数N分频PLL电路20搜索电压控制振荡电路24的工作频域(S30)。然后，分数N分频PLL电路20在结束工作频域的搜索之前(S40的“否”)一边改变工作频域的设定一边继续进行搜索(S30)，当工作频域的搜索结束时(S40的“是”)，将电压控制振荡电路24的工作频域固定(S50)。
另外，分数N分频PLL电路20选择利用时钟信号DSMCLK2进行工作的Δ-Σ调制电路124的输出信号并输入至分频电路25(S62)。在本实施方式中，当频域搜索电路110结束工作频域的搜索时，通过将锁定信号LOCK设为高电平，使切换电路140选择Δ-Σ调制电路124的输出信号。
接下来，分数N分频PLL电路20以在步骤S50中固定了的工作频域而转移到 PLL的相位同步状态(稳定振荡状态)(S70)。然后，分数N分频PLL电路20继续维持PLL的相位同步状态(稳定振荡状态)，当收到频率选择开始信号START时(S80 的“是”)，再次进行步骤S30以后的工作。在本实施方式中，频域搜索电路110通过接收频率选择开始信号START，将锁定信号LOCK设为低电平，由此切换电路140 选择Δ-Σ调制电路122的输出信号，并进行上述的步骤S40以后的工作。
根据以上说明的第3实施方式的振荡器1，与第1实施方式的振荡器1相比，虽然分数N分频PLL电路的面积成本增加，但是，能够发挥与第1实施方式的振荡器 1同样的效果。
2.电子设备
图12是本实施方式的电子设备的功能框图。另外，图13是示出作为本实施方式的电子设备的一例的智能手机的外观的一例的图。
本实施方式的电子设备300构成为包含振荡器310、CPU(Central ProcessingUnit：中央处理单元)320、操作部330、ROM(Read Only Memory：只读存储器)340、 RAM(Random Access Memory：随机存取存储器)350、通信部360和显示部370。此外，本实施方式的电子设备也可以是省略或变更图12的结构要素(各部分)的一部分、或者附加其他结构要素的结构。
振荡器310具备振子312和振荡电路314。振荡电路314包含分数N分频PLL 电路316，利用分数N分频PLL电路316对使振子312振荡而产生的振荡信号进行频率转换并输出至CPU 320。
CPU 320按照ROM 340等中存储的程序，将从振荡器310输入的振荡信号作为时钟信号进行各种计算处理和控制处理。具体而言，CPU 320进行如下这样的处理等：与来自操作部330的操作信号相应的各种处理、为了与外部装置进行数据通信而对通信部360进行控制的处理、发送用于使显示部370显示各种信息的显示信号的处理。
操作部330是由操作按键、按钮开关等构成的输入装置，向CPU 320输出与用户的操作相应的操作信号。
ROM 340存储有供CPU 320进行各种计算处理和控制处理的程序和数据等。
RAM 350被用作CPU 320的作业区域，临时存储从ROM 340读取的程序和数据、从操作部330输入的数据、以及CPU 320按照各种程序执行的运算结果等。
通信部360进行用于建立CPU 320与外部装置之间的数据通信的各种控制。
显示部370是由LCD(Liquid Crystal Display：液晶显示器)等构成的显示装置，根据从CPU 320输入的显示信号，显示各种信息。在显示部370上设置有作为操作部330发挥功能的触摸面板。
例如，应用上述的各实施方式的振荡器1作为振荡器310，或应用上述的各实施方式的振荡电路2作为振荡电路314，或应用上述的各实施方式的分数N分频PLL 电路20作为分数N分频PLL电路316，由此，能够实现实用性和可靠性高的电子设备。
作为这样的电子设备300，可考虑各种电子设备，例如可列举出通信设备(例如 RF发送模块、光传送装置)、个人计算机(例如移动型个人计算机、膝上型个人计算机、平板型个人计算机)、智能手机和便携电话机等移动体终端、数字静像照相机、喷墨式喷出装置(例如喷墨打印机)、路由器和交换机等存储区域网络设备、局域网设备、移动体终端基站用设备、电视机、摄像机、录像机、汽车导航装置、实时时钟装置、寻呼机、电子记事本(包含带通信功能的电子记事本)、电子词典、计算器、电子游戏设备、游戏用控制器、文字处理器、工作站、电视电话、安全用电视监视器、电子望远镜、POS终端、医疗设备(例如电子体温计、血压计、血糖仪、心电图计测装置、超声波诊断装置、电子内窥镜)、鱼群探测器、各种测定设备、计量仪器类(例如车辆、飞机、船舶的计量仪器类)、飞行模拟器、头戴式显示器、运动轨迹仪、运动跟踪仪、运动控制器、PDR(步行者位置方位计测)等。
3.移动体
图14是示出本实施方式的移动体的一例的图(俯视图)。图14所示的移动体400 构成为包含振荡器410、对发动机控制器、制动系统、无钥匙门禁系统等进行各种控制的控制器420、430、440、电池450以及备用电池460。此外，本实施方式的移动体也可以是省略或变更图14的结构要素(各部分)的一部分、或者附加其他结构要素的结构。
振荡器410具备未图示的振荡电路和振子，振荡电路利用分数N分频PLL电路对使振子振荡而产生的振荡信号进行频率转换并输出。该振荡电路的输出信号从振荡器410的外部端子输出至控制器420、430、440，例如被用作时钟信号。
电池450向振荡器410以及控制器420、430、440供给电力。备用电池460在电池450的输出电压比阈值低时，向振荡器410以及控制器420、430、440供给电力。
例如，应用上述的各实施方式的振荡器1作为振荡器410，或应用上述的各实施方式的振荡电路2作为振荡器410所具备的振荡电路，或应用上述的各实施方式的分数N分频PLL电路20作为振荡器410所具备的分数N分频PLL电路，由此，能够实现实用性和可靠性高的移动体。
作为这样的移动体400，可考虑各种移动体，例如可列举出汽车(还包含电动汽车)、喷气式飞机和直升飞机等飞机、船舶、火箭、人造卫星等。
本发明不限定于本实施方式，能够在本发明的主旨的范围内进行各种变形实施。
上述的实施方式以及变形例是一例，并不限定于这些实施方式以及变形例。例如，也可以适当地组合各实施方式以及各变形例。
本发明包含实质上与实施方式中说明的结构相同的结构(例如功能、方法以及结果相同的结构、或者目的以及效果相同的结构)。另外，本发明包含对实施方式中说明的结构的非本质性的部分进行置换的结构。另外，本发明包含能够产生与实施方式中说明的结构相同的作用效果的结构或能够达到相同的目的的结构。另外，本发明包含对实施方式中说明的结构附加公知技术的结构。

Claims (9)

1.一种分数N分频PLL电路，其中，
该分数N分频PLL电路包含：
电压控制振荡电路，其能够针对控制电压范围设定多个输出频率范围；
频率选择电路，其搜索所述电压控制振荡电路的所述多个输出频率范围，并选择1个所述输出频率范围；
分频电路，其设置在从所述电压控制振荡电路的输出端至所述电压控制振荡电路的输入端的信号路径上；以及
分频设定电路，其进行Δ-Σ调制，设定所述分频电路的分频比，
当所述频率选择电路正在进行所述多个输出频率范围的搜索时，所述分频设定电路在所述分频电路的输出频率的1/N1频率下进行所述Δ-Σ调制，其中N1为2以上的整数。
2.根据权利要求1所述的分数N分频PLL电路，其中，
在所述频率选择电路结束所述多个输出频率范围的搜索之后，所述分频设定电路在所述分频电路的输出频率的1/N2频率下进行所述Δ-Σ调制，其中N2为比N1小的1以上的整数。
3.根据权利要求1或2所述的分数N分频PLL电路，其中，
该分数N分频PLL电路包含时钟生成电路，当所述频率选择电路正在进行所述多个输出频率范围的搜索时，所述时钟生成电路使用所述分频电路的输出信号生成频率与所述频率选择电路结束搜索之后相比更低的时钟信号，
所述分频设定电路与所述时钟信号同步地进行所述Δ-Σ调制。
4.根据权利要求3所述的分数N分频PLL电路，其中，
所述频率选择电路使用所述时钟信号，来搜索所述多个输出频率范围。
5.根据权利要求1或2所述的分数N分频PLL电路，其中，
所述分频设定电路包含：
第1Δ-Σ调制电路；
第2Δ-Σ调制电路；以及
切换电路，其在所述频率选择电路正在进行所述多个输出频率范围的搜索时，选择所述第1Δ-Σ调制电路的输出信号，在所述频率选择电路结束搜索之后，选择所述第2Δ-Σ调制电路的输出信号，
所述第1Δ-Σ调制电路在比所述第2Δ-Σ调制电路低的频率下进行工作。
6.根据权利要求5所述的分数N分频PLL电路，其中，
该分数N分频PLL电路包含时钟生成电路，所述时钟生成电路使用所述分频电路的输出信号，生成第1时钟信号和第2时钟信号，
所述第1时钟信号的频率比所述第2时钟信号的频率低，
在所述频率选择电路中，
所述第1Δ-Σ调制电路与所述第1时钟信号同步地进行工作，
所述第2Δ-Σ调制电路与所述第2时钟信号同步地进行工作。
7.一种振荡器，其中，
该振荡器包含权利要求1至6中任意一项所述的分数N分频PLL电路。
8.一种电子设备，其中，
该电子设备包含权利要求1至6中任意一项所述的分数N分频PLL电路。
9.一种移动体，其中，
该移动体包含权利要求1至6中任意一项所述的分数N分频PLL电路。
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