JP5557634B2 - 高周波信号処理装置 - Google Patents
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Description
《高周波信号処理装置(主要部)の構成および動作》
図1は、本発明の実施の形態1による高周波信号処理装置において、その主要部の構成例を示す回路ブロック図である。図1に示す高周波信号処理装置は、ベースバンド処理回路BB1と、PLL回路(PLL1)と、キャリブレーション制御回路CALCTLを備えている。PLL1は、水晶発振回路XTAL、位相比較回路PFD、チャージポンプ回路CP、ループフィルタ回路LF、発振回路VCO、分周回路DIV、デルタシグマ変調回路DSM、遅延回路DLY、変調デコード回路KMODDEC、レジスタ回路REG、スイッチ回路SW1、デジタルキャリブレーション回路DCALBKを備える。
以上のように、図1の高周波信号処理装置を用い、図3で述べたようなキャリブレーション動作を行うことで、主に、(1)高精度化、(2)高速化、(3)小面積化の効果が得られる。まず、(1)高精度化に関しては、図3で述べたように、キャリブレーション動作中は、水晶発振回路XTALからの高精度な発振信号を比較対象として変調時に用いる最適なコード(変調設定信号VCOMOD_IN)を探索するため、その結果から得られるコードも高精度となる。また、この高精度化は、容量バンクCBKにおける周波数の設定分解能周波数が小さいほど得られることになる。例えば、設定分解能周波数を10kHzとした場合、±1コードのズレを精度とすると、±10kHz/2480MHz≒±4ppm程度の精度が期待できる。
図6は、図1の高周波信号処理装置において、そのデジタルキャリブレーション回路DCALBKの詳細な構成例を示す回路ブロック図である。図6に示すデジタルキャリブレーション回路DCALBKは、デジタル位相比較回路DPFD、ラッチ回路Z1,Z2、デコーダ回路DEC、乗算回路MUL、加算回路ADD1〜ADD3、平均値演算回路AVECLCを備えている。DPFDおよびZ1は、水晶発振回路XTALからの発振信号REFCLKの位相と分周回路DIVを介して帰還された発振信号RFPOUTの位相の前後関係を判別し、その判別結果となる信号DEC_Iを出力する。具体的には、例えば、DPFDがREFCLKに同期してワンショットパルス(DPFDOUTP)を出力し、Z1が当該ワンショットパルスを入力としてRFPOUTに同期したラッチ動作を行うことで、位相の前後関係に応じて‘1’/‘0’の値を持つDEC_Iが出力される。
以上のように、図6に示したデジタルキャリブレーション回路DCALBKは、主に、2つの特徴を備えている。第1に、アキュムレータ回路ACMを介する経路と並列に乗算回路MULを介する経路を備えている点が挙げられる。すなわち、図7には示していないが、実際には、デジタルループ内におけるVCOとACMは、伝達関数上でそれぞれ積分器と見なせるため、それぞれに90°の位相遅延が生じた場合に当該ループが正帰還制御になってしまう恐れがある。そこで、位相遅延が生じない乗算回路MUL(例えばビットシフタ回路等)を介する経路を備えることで、安定した負帰還制御が実現可能になる。MULによる倍率(ADG)は任意に設定することが可能であるが、加算回路ADD2,ADD3でオーバーフローを発生させない範囲内で比較的大きい値に設定した方が良好な位相余裕特性等が得られる。
図8は、図6のデジタルキャリブレーション回路DCALBKを用いたキャリブレーションシーケンスの一例を示すものであり、(a)、(b)は、その主要部の動作波形の一例を示すものである。当該キャリブレーションシーケンスの全体制御は、図1(図6)のキャリブレーション制御回路CALCTLによって行われる。図8(a)には、キャリブレーションの入力値となる分周回路DIVの設定値(NI)が示され、図8(b)には、キャリブレーションの出力値となるコード信号CODEの値が示されている。図8(a)、(b)において、t0〜t1の期間では、図3で述べたようにアナログオン信号ALP_ONのオンに応じてアナログループが有効とされ、デジタルオン信号DCAL_ONのオフに応じてデジタルループが無効とされる。分周比の設定値(NI)はチャネル周波数fcに対応するNchであり、コード信号CODEの値はCDchである。CDchは例えば「0」であり、これに伴い変調設定信号VCOMOD_INは「128」となる。これにより、VCOの電圧制御信号Vcntは、チャネル周波数fcに対応する値に収束する。
図10は、図6のデジタルキャリブレーション回路DCALBKを対象に行った各種性能の試算結果の一例を示すものであり、(a)はその設計値ならびに入力条件を纏めた表であり、(b)は試算結果を纏めた表である。ここでは、図10(a)に示すように、デジタル位相比較回路DPFDのゲイン(ADPFD)と、発振回路VCOの変調感度(KMOD)と、分周回路DIVの分周比(N)と、水晶発振回路XTALの基準クロック周期(Tref)と、乗算回路MULのゲイン(ADG)を設計値として定めている。また、初期周波数(f1)、切り替え後の周波数(f2)、ならびに収束時の周波数の許容誤差(tol)を入力条件として定めている。
図11(a)は、本発明の実施の形態1による高周波信号処理装置において、その全体構成の一例を示すブロック図であり、図11(b)は、図11(a)におけるRFフロントエンド部RFBKの構成例を示す回路ブロック図である。図11(a)に示す高周波信号処理装置RFICは、例えば、1個の半導体チップで構成され、ZigBee(登録商標)用の処理装置となっている。当該RFICは、RFフロントエンド部RFBKと、デジタル変復調部MDMMACと、内部電源生成部VREGと、マイクロプロセッサ部MPUと、メモリ部MEMと、各種周波回路部PERIを備えている。VREGは、各種回路部に内部電源を供給する。MEMは、MPU等の各種処理に伴い適宜アクセスされる。PERIは、例えば、タイマ回路や、リモコン操作機構との間のインタフェース回路等が含まれている。MPUは、図26で述べたようなZigBee(登録商標)の動作モードの制御と共に、PERIの制御や、MDMMACに向けた送信デジタルデータの出力や、MDMMACから入力された受信デジタルデータに応じた所定の処理等を行う。
《キャリブレーションシーケンスの他の一例》
本実施の形態2では、実施の形態1の高周波信号処理装置を用いて実行可能な、それぞれ異なるキャリブレーションシーケンスについて説明する。図12は、本発明の実施の形態2による高周波信号処理装置において、そのキャリブレーションシーケンスの処理内容の一例を示す説明図である。本実施の形態2の高周波信号処理装置は、前述した実施の形態1と同様の構成例を用いて、例えば図12に示す7個のキャリブレーションシーケンスを選択的に実行可能となっている。具体的には、例えば、図1等のキャリブレーション制御回路CALCTLが、実行するキャリブレーションシーケンスを選択する為のモード設定レジスタを備える。CALCTLは、この選択されたキャリブレーションシーケンスを実行する際に必要な各種制御信号(デジタルオン信号DCAL_ON,アナログオン信号ALP_ON,スイッチ制御信号SWCTL,平均化オン信号AVG_ON)を適宜生成する。
《容量バンク周りの詳細回路》
本実施の形態3では、実施の形態1の図1等で述べた容量バンクCBK周りの詳細について説明する。図15は、本発明の実施の形態3による高周波信号処理装置において、その前提として検討した容量バンクの特性の一例を示す説明図である。前述したように、実施の形態1,2で述べたようなキャリブレーションを行うことで、容量バンクCBKによって高精度な変調を行うことができ、その精度を主にCBKの分解能周波数で定めることが可能となる。この場合、図15に示すように、CBKにおける変調設定信号VCOMOD_INに対する発振回路VCOの周波数特性が線形状態(分解能周波数が一定)ではなく、非線形状態(分解能周波数がばらつきを持つ)であった場合に問題が発生する。すなわち、例えば、キャリブレーションによるVCOMOD_INの収束値が図15における段差の部分に該当するような場合、キャリブレーション精度の低下が生じ得る。また、例えば、実施の形態2の図12で述べたモード:3のキャリブレーションシーケンスを用いるような場合に、−Δf側のコードの推測値に大きな誤差が生じ得る。そこで、本実施の形態3では、周波数設定の線形性を向上可能な容量バンクCBKについて説明する。
図18(a)は、図16の容量バンクCBKにおける一部のレイアウト構成例を示す概略図であり、図18(b)は、図18(a)の比較対象となるレイアウト構成例を示す概略図である。図18(a)に示す容量バンクCBKは、配線LN1m,LN2mと、n本の分岐配線LN1s[1]〜[n],LN2s[1]〜[n]と、n個のサブ容量バンクSCBK[1]〜[n]と、複数の制御線SCを備えている。LN1mは、発振出力ノードNDrf1側から+X方向に延伸し、LN1s[1]〜[n]は、それぞれ、等間隔に配置され、LN1mから分岐して−Y方向に延伸する。LN2mは、LN1mと並行に配置され、発振出力ノードNDrf2側から−X方向に延伸し、LN2s[1]〜[n]は、それぞれ、LN2mから分岐して+Y方向に延伸し、互いに隣接するLN1sの間に1本ずつ配置される。すなわち、NDrf1からの配線とNDrf2からの配線とが櫛歯状に形成されている。
《発振回路のレイアウト》
本実施の形態4では、実施の形態1の図1、図2等で述べた発振回路VCOのレイアウトについて説明する。前述したように発振回路VCOは、変調用の容量バンクCBKを備えている。CBKは、容量値が小さい容量素子によって構成されるため、レイアウト条件によっては寄生発振を引き起こす恐れがある。図20(a)は、本発明の実施の形態4による高周波信号処理装置において、図1の発振回路VCOのレイアウト構成例を示す模式図であり、図20(b)は、その比較対象となるレイアウト構成例を示す模式図である。
AD アンド回路
ADC アナログデジタル変換回路
ADD 加算回路
AVDDVCO 固定電圧
AVECLC 平均値演算回路
BB ベースバンド処理回路
BF バッファ回路
BFBK バッファ回路ブロック
BPF バンドパスフィルタ回路
C 容量
CALCTL キャリブレーション制御回路
CALPAT キャリブレーションパターン
CAP 容量対
CBK 容量バンク
CHDAT チャネルデータ
CP チャージポンプ回路
CUNT カウンタ回路
DAC デジタルアナログ変換回路
DCALBK デジタルキャリブレーション回路
DEC デコーダ回路
DIV 分周回路
DLY 遅延回路
DPFD デジタル位相比較回路
DSM デルタシグマ変調回路
FFBK フリップフロップ回路ブロック
GND 接地電源電圧
ICG,IDG 定電流回路
IFC インタフェース回路
KMODDEC 変調デコード回路
L インダクタ
LF ループフィルタ回路
LN 配線
LNA ロウノイズアンプ回路
LPF ロウパスフィルタ回路
MDMMAC デジタル変復調部
MEM メモリ部
MIX ミキサ回路
MN NMOSトランジスタ
MP PMOSトランジスタ
MPU マイクロプロセッサ部
MUL 乗算回路
NMOSCC NMOSクロスカップル回路
PA パワーアンプ回路
PERI 各種周波回路部
PFD 位相比較回路
PGA 可変利得アンプ回路
PLL PLL回路
PMOSCC PMOSクロスカップル回路
PPF 複素フィルタ
R 抵抗
RBK 抵抗ブロック
REG レジスタ回路
RFBK RFフロントエンド部
RFIC 高周波信号処理装置
RXBK 受信ブロック
RXDAT 受信データ
SC 制御線
SCBK サブ容量バンク
SW スイッチ回路
TXBK 送信ブロック
TXDAT 送信データ
VCO 発振回路
VCOCAP 周波数レンジ設定回路
VDD 電源電圧
VREG 内部電源生成部
XTAL 水晶発振回路
Z ラッチ回路
Claims (16)
- アナログ制御信号および第1変調用コード信号に応じて発振周波数が制御された第1発振信号を出力する発振回路と、
前記第1発振信号を分周する分周回路と、
第1制御信号が活性状態の際に、前記分周回路の出力位相と予め周波数が定まった基準発振信号の位相を比較し、この比較結果に応じて前記アナログ制御信号を生成し、このアナログ制御信号の値を前記第1制御信号が非活性状態となった際に保持するアナログループ制御回路と、
第2制御信号が活性状態の際に、前記分周回路の出力位相と前記基準発振信号の位相の比較結果に応じて第1デジタルコード信号の値を更新しながら、この位相差が最小となる前記第1デジタルコード信号の値を探索するデジタルキャリブレーション回路と、
通常動作時に、入力された送信データに応じて、前記デジタルキャリブレーション回路によって探索された前記第1デジタルコード信号の値を持つ第2デジタルコード信号を出力する第1変調制御回路と、
前記第1変調用コード信号の値を、所定の初期値か、前記第1デジタルコード信号の値か、前記第2デジタルコード信号の値に設定するコード選択手段と、
前記通常動作時に、前記第1変調用コード信号の値が前記第2デジタルコード信号となるように前記コード選択手段を制御し、キャリブレーション動作時に、前記分周回路の分周比の設定と、前記コード選択手段の制御と、前記第1および第2制御信号の活性化・非活性化の制御を行うことで、前記デジタルキャリブレーション回路に前記通常動作時で用いる前記第2デジタルコード信号の値を探索させるキャリブレーション制御回路と、
を有し、
前記デジタルキャリブレーション回路は、前記キャリブレーション動作時に、
前記分周回路の分周比を第1の値に設定し、前記第1変調用コード信号の値が前記所定の初期値となるように前記コード選択手段を制御し、前記第1制御信号を活性状態に制御したのち前記アナログ制御信号の収束を待つ第1処理と、
前記第1制御信号を非活性状態に制御し、前記分周回路の分周比を第2の値に設定し、前記第1変調用コード信号の値が前記第1デジタルコード信号の値となるように前記コード選択手段を制御し、前記第2制御信号を活性状態に制御する第2処理と、
を実行することを特徴とする高周波信号処理装置。 - 請求項1記載の高周波信号処理装置において、さらに、
前記通常動作時に、前記送信データに応じて、前記分周回路に予め定められた第2変調用コード信号を出力する第2変調制御回路を有することを特徴とする高周波信号処理装置。 - 請求項2記載の高周波信号処理装置において、
前記高周波信号処理装置はZigBee(登録商標)システムで用いられ、
前記キャリブレーション動作は、前記ZigBee(登録商標)システムで規定されたアイドルモードと送信モードの間のウォームアップ期間内で行われることを特徴とする高周波信号処理装置。 - 請求項1記載の高周波信号処理装置において、
前記発振回路は、
前記第1発振信号の出力ノードとなる発振出力ノードに接続され、前記アナログ制御信号の大きさに応じて容量値が変動するアナログ可変容量と、
予め容量値が定められた複数の容量素子を含み、前記複数の容量素子を前記第1変調用コード信号に応じて選択的に前記発振出力ノードに接続することで容量値を切り替えるデジタル可変容量とを有することを特徴とする高周波信号処理装置。 - 請求項4記載の高周波信号処理装置において、
前記デジタルキャリブレーション回路は、
前記分周回路の出力位相と前記基準発振信号の位相を比較し、この比較結果に応じてそれぞれ値が等しく符号が異なるデジタル値を出力するデジタル位相比較回路と、
前記デジタル位相比較回路からの前記デジタル値を累積的に加算するアキュムレータ回路と、
前記デジタル位相比較回路からの前記デジタル値を所定倍する乗算回路と、
前記アキュムレータ回路の加算結果と前記乗算回路の乗算結果とを加算する加算回路とを備え、
前記加算回路の加算結果に追従して前記第1デジタルコード信号の値を更新することを特徴とする高周波信号処理装置。 - 請求項5記載の高周波信号処理装置において、
前記デジタルキャリブレーション回路は、さらに、前記アキュムレータ回路の加算結果を所定の期間で平均化する平均値演算回路を備え、前記第1デジタルコード信号の値の探索結果を前記平均値演算回路の演算結果によって定めることを特徴とする高周波信号処理装置。 - 請求項4記載の高周波信号処理装置において、
前記デジタル可変容量は、
ソースとドレインが接続された第1MISトランジスタと、
ソースとドレインが接続され、ゲートが前記第1MISトランジスタのゲートと共通に接続され、前記第1MISトランジスタのn倍のトランジスタサイズを持つ第2MISトランジスタと、
前記第1変調用コード信号に応じて前記第1MISトランジスタのソースおよびドレイン電圧を制御する第1バッファ回路と、
前記第1変調用コード信号に応じて前記第2MISトランジスタのソースおよびドレイン電圧を制御する第2バッファ回路とを備え、
前記第2バッファ回路は、前記第1バッファ回路の前記n倍の出力容量を持つように構成されていることを特徴とする高周波信号処理装置。 - 請求項7記載の高周波信号処理装置において、
前記デジタル可変容量は、さらに、前記第1および第2MISトランジスタのゲートと前記発振出力ノードの間に設けられた感度調整用の容量素子を有することを特徴とする高周波信号処理装置。 - アナログ制御信号および第1変調用コード信号に応じて発振周波数が制御された第1発振信号を出力する発振回路と、
前記第1発振信号を分周する分周回路と、
第1制御信号が活性状態の際に、前記分周回路の出力位相と予め周波数が定まった基準発振信号の位相を比較し、この比較結果に応じて前記アナログ制御信号を生成し、このアナログ制御信号の値を前記第1制御信号が非活性状態となった際にループフィルタの容量素子によって保持するアナログループ制御回路と、
第2制御信号が活性状態の際に、前記分周回路の出力位相と前記基準発振信号の位相の比較結果に応じて第1デジタルコード信号の値を更新しながら、この位相差が最小となる前記第1デジタルコード信号の値を探索するデジタルキャリブレーション回路と、
通常動作時に、入力された送信データに応じて、前記デジタルキャリブレーション回路によって探索された前記第1デジタルコード信号の値を持つ第2デジタルコード信号を出力する第1変調制御回路と、
前記第1変調用コード信号の値を、所定の初期値か、前記第1デジタルコード信号の値か、前記第2デジタルコード信号の値に設定するコード選択手段と、
前記通常動作時に、前記第1変調用コード信号の値が前記第2デジタルコード信号となるように前記コード選択手段を制御し、キャリブレーション動作時に、前記分周回路の分周比の設定と、前記コード選択手段の制御と、前記第1および第2制御信号の活性化・非活性化の制御の手順とを適宜組み合わせたキャリブレーションシーケンスを実行し、前記デジタルキャリブレーション回路に前記通常動作時で用いる前記第2デジタルコード信号の値を探索させるキャリブレーション制御回路と、
を備え、
前記キャリブレーション制御回路は、第1キャリブレーションシーケンスが選択された際に、
前記分周回路の分周比を第1の値に設定し、前記第1変調用コード信号の値が前記所定の初期値となるように前記コード選択手段を制御し、前記第1制御信号を活性状態に制御したのち前記アナログ制御信号の収束を待つ第1A処理と、
前記第1制御信号を非活性状態に制御し、前記分周回路の分周比を第2の値に設定し、前記第1変調用コード信号の値が前記第1デジタルコード信号の値となるように前記コード選択手段を制御し、前記第2制御信号を活性状態に制御する第2A処理と、
を実行し、
前記キャリブレーション制御回路は、さらに、前記キャリブレーションシーケンスを複数備え、その中から実行する前記キャリブレーションシーケンスを設定に応じて選択可能となっていることを特徴とする高周波信号処理装置。 - 請求項9記載の高周波信号処理装置において、
前記キャリブレーション制御回路は、第1Aキャリブレーションシーケンスが選択された際に、前記第1キャリブレーションシーケンスでの前記第2A処理の後に、さらに、
前記第1A処理と同じ処理を行う第3A処理と、
前記第2A処理における前記分周回路の分周比を第3の値に変更した状態で前記第2A処理と同様な処理を行う第4A処理とを実行することを特徴とする高周波信号処理装置。 - 請求項9記載の高周波信号処理装置において、
前記キャリブレーション制御回路は、第1Bキャリブレーションシーケンスが選択された際に、前記第1キャリブレーションシーケンスでの前記第2A処理の後に、さらに、
前記第2A処理における前記分周回路の分周比を第3の値に変更した状態で前記第2A処理と同様な処理を行う第3B処理を実行することを特徴とする高周波信号処理装置。 - 請求項9記載の高周波信号処理装置において、
前記キャリブレーション制御回路は、第2キャリブレーションシーケンスが選択された際に、
前記分周回路の分周比を第1の値に設定し、前記第1変調用コード信号の値が前記所定の初期値となるように前記コード選択手段を制御し、前記第1制御信号を活性状態に制御したのち前記アナログ制御信号の収束を持つ第1C処理と、
前記第1制御信号を非活性状態に制御し、前記分周回路の分周比を前記第1の値に設定し、前記第1変調用コード信号の値が前記第1デジタルコード信号の値となるように前記コード選択手段を制御し、前記第2制御信号を活性状態に制御すると共に第1期間を経過した後の前記第1デジタルコード信号の探索結果を取得する第2C処理と、
前記第1C処理と同じ処理を行う第3C処理と、
前記第1制御信号を非活性状態に制御し、前記分周回路の分周比を第2の値に設定し、前記第1変調用コード信号の値が前記第1デジタルコード信号の値となるように前記コード選択手段を制御し、前記第2制御信号を活性状態に制御する第4C処理とを実行し、
前記第4C処理による前記第1デジタルコード信号の探索結果を前記第2C処理による前記第1デジタルコード信号の探索結果を用いて補正することで前記通常動作時で用いる前記第2デジタルコード信号の値を定めることを特徴とする高周波信号処理装置。 - アナログ制御信号および第1変調用コード信号に応じて発振周波数が制御される発振回路と、
前記発振回路の出力を分周する分周回路と、
前記分周回路の出力位相と予め周波数が定まった基準発振信号の位相を比較し、その比較結果に応じて前記アナログ制御信号を生成するアナログループ制御回路と、
デジタルキャリブレーション回路と、
キャリブレーション制御回路とを備え、
前記第1変調用コード信号は、前記発振回路で行われる周波数変調の周波数変化量を定めるコード信号であり、
前記デジタルキャリブレーション回路は、前記分周回路の出力位相と前記基準発振信号の位相を比較し、その比較結果に応じて前記第1変調用コード信号の最適値を探索し、
前記キャリブレーション制御回路は、前記分周回路に第1の分周比を設定し、前記アナログループ制御回路に前記アナログ制御信号の値を定めさせ、次いで、前記アナログループ制御回路に前記アナログ制御信号の値を保持させ、前記第1の分周比に前記周波数変化量を反映させた第2の分周比を前記分周回路に設定し、前記デジタルキャリブレーション回路に前記第1変調用コード信号の最適値を探索させることを特徴とする高周波信号処理装置。 - 請求項13記載の高周波信号処理装置において、さらに、
入力された送信データに応じて、前記デジタルキャリブレーション回路によって探索された前記第1変調用コード信号の最適値を前記発振回路に出力する第1変調制御回路と、
前記送信データに応じて、前記分周回路に予め定められた第2変調用コード信号を出力する第2変調制御回路とを有することを特徴とする高周波信号処理装置。 - 請求項13記載の高周波信号処理装置において、
前記デジタルキャリブレーション回路は、
前記分周回路の出力位相と前記基準発振信号の位相を比較し、その比較結果に応じてそれぞれ値が等しく符号が異なるデジタル値を出力するデジタル位相比較回路と、
前記デジタル位相比較回路からの前記デジタル値を累積的に加算するアキュムレータ回路と、
前記デジタル位相比較回路からの前記デジタル値を所定倍する乗算回路と、
前記アキュムレータ回路の加算結果と前記乗算回路の乗算結果とを加算する加算回路とを備え、
前記第1変調用コード信号の最適値の探索に際し、前記第1変調用コード信号の値は前記加算回路の加算結果に追従して更新されることを特徴とする高周波信号処理装置。 - 請求項15記載の高周波信号処理装置において、
前記デジタルキャリブレーション回路は、さらに、前記アキュムレータ回路の加算結果を所定の期間で平均化する平均値演算回路を備え、前記第1変調用コード信号の最適値を前記平均値演算回路の演算結果によって定めることを特徴とする高周波信号処理装置。
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