JPWO2009034881A1 - 位相比較器およびフェーズロックドループ - Google Patents

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Abstract

高い精度でＶＣＯの制御を行うことができないという問題を解決する位相比較器を提供する。分周部は、入力端子１０に入力されたＶＣＯ信号を段階的に分周し、各段階のＶＣＯ信号のそれぞれを出力する。ラッチ部は、入力端子１０に入力されたＶＣＯ信号と、分周部から出力された各ＶＣＯ信号を、入力端子１１に入力された基準信号に基づいてラッチする。出力部は、ラッチ部によるラッチ結果を、基準信号およびＶＣＯ信号の位相差を示す位相差信号として出力する。

Description

本発明は、位相比較器およびフェーズロックドループ（ＰＬＬ：Phase Locked Loop）に関し、特には、電圧制御発振器の発振クロックと基準クロックとの位相差をデジタル信号として検出する位相比較器と、この位相比較器の出力によってデジタル的に制御される電圧制御発振器を有するフェーズロックドループに関する。
ＩＥＥＥ８０２．１１ａ／ｇのＷＬＡＮ（wireless local area network）などの高速無線通信方式では、限られた周波数帯域内で、効率的に大容量の信号を伝送するために、１６ＱＡＭまたは６４ＱＡＭなどの高度変調が導入されている。このような高速無線通信方式で用いられる無線用のチップは、信号処理に大きな電力を要する。このため、無線用のチップの携帯電話などの端末への適用は、比較的低速なＩＥＥＥ８０２．１１ｂを除いて進んでいない。
近年、このような信号処理を低消費電力で行うことを目的として、微細ＣＭＯＳデバイスのベースバンドへの適用が進められている。これにより、ベースバンドの電源電圧が低くなる。
また、無線用のチップでは、コストの低減のために、デジタル部とＲＦ部とが一体化される傾向にある。なお、デジタル部とＲＦ部とが一体化したチップは、システムオンチップ(Ｓｏｃ)と呼ばれる。
システムオンチップでは、微細デバイスでＲＦ部を作る必要があるため、低電圧で動作するＲＦ回路が必要となる。しかしながら、従来の主にアナログ方式を使用したＲＦ回路では、微細化されると素子特性が変動するため、低電圧で動作することが困難である。特に、ＰＬＬでは、ＲＦ回路内の低電圧化により大きな影響を受ける。
図１は、アナログ方式のＰＬＬ回路の一例を示したブロック図である。図１において、ＰＬＬ回路は、位相比較器１と、チャージポンプ２と、ループフィルタ３’と、電圧制御発振器(ＶＣＯ： Voltage Controlled Oscillator)４と、分周器５とを含む。
この回路の動作を以下に説明する。位相比較器１は、基準信号（ＦＲＥＦ信号）と、ＶＣＯ４の分周信号（ＣＫＶ信号）とを比較し、その比較結果に基づいて、出力信号Ｓ１およびＳ２を生成する。出力信号Ｓ１は、ＦＲＥＦ信号のＣＫＶ信号に対する位相の進み量を示し、出力信号Ｓ２は、ＣＫＶ信号のＦＲＥＦ信号に対する位相の進み量を示す。
出力信号Ｓ１およびＳ２は、チャージポンプ２に入力される。チャージポンプ２の出力信号Ｓ３は、ループフィルタ３’に入力される。ループフィルタ３’は、出力信号Ｓ３の高周波成分を除去し、その高周波成分を除去した出力信号Ｓ３を、ＶＣＯ４に制御電圧Ｓ４として入力する。
このＰＬＬ回路は、ＦＲＥＦ信号とＣＫＶ信号の周波数と位相が一致するとき、ＶＣＯ４が出力する周波数（ｆＶＣＯ）をロックして、そのｆＶＣＯをＦＲＥＦ信号の周波数の分周数倍にする。
例えば、ＶＣＯ４が、インダクタと、ＭＯＳバラクタ容量の共振周波数を利用するタイプの場合、ｆＶＣＯは、直流電圧であるＭＯＳバラクタの制御電圧に応じて変化する。この制御電圧の変化に対するｆＶＣＯの変化量である変調感度が大きくなると、電源雑音や誘導雑音の影響により、ｆＶＣＯが変動するという問題がある。
この問題を解決するために、変調感度を低く設定し、複数の共振回路を用いる方式が提案されている。しかしながら、ＭＯＳバラクタの制御電圧の範囲は、そのＭＯＳバラクタの線形領域に限られるために、電源電圧が低下すると、ＶＣＯの変調感度を大きくしなければなら〜たがって、チップの外部および内部の雑音などにより、局部発振器の周波数が変動するという問題があった。
この問題を解決するための手段として、デジタル的にＶＣＯを制御する回路が提案されている（例えば、文献１（特開２００２−７６８８６）および文献２（Journal of Solid-State Circuit, Vol39, No.１／２, 2004, pp.2278-2291）を参照）。
この関連技術では、ＶＣＯ内のＭＯＳバラクタが、制御電圧である直流電圧の大きさで制御されるのではなく、制御電圧のオン・オフが繰り返され、そのオン・オフの時間比率で制御される時間制御方式が用いられている。なお、制御電圧のオン・オフが一定の周期で行われると、大きなスプリアスが発生する。このため、上記の文献に記載の技術では、シグマデルタ（ΣΔ）変調器が用いられることで、制御電圧のオン・オフの周期がランダム化されている。
時間制御方式が用いられたＰＬＬ回路の動作を、図２を用いて説明する。
数値制御発振器(ＮＣＯ)１０３内の２．４ＧＨｚで発振するデジタル制御ＶＣＯ（ｄＶＣＯ）の出力信号は、正弦波デジタル変換器１０６でＣＫＶ信号１１４に変換される。インクリメンタ（ＩＮＣ）１１８は、ＣＫＶ信号１１４の立ち上がりエッジのクロック遷移数を累積することで、デジタル制御ＶＣＯの出力信号の位相θν（ｉ）を生成する。
一方、基準水晶発振器の出力信号であるＦＲＥＦ信号１１０は、ＣＫＶ信号１１４でリタイミングされて、ＣＫＲ信号１１２に変換される。累積器１０２は、ＣＫＲ信号１１２の立ち上がりエッジごとに、目標周波数の逓倍数を示す周波数制御（ＦＣＷ）１１６を累積することで、ＦＲＥＦ信号１１０の位相θｒ（ｋ）を生成する。
回路１０８は、ＦＲＥＦ信号１１０の位相θｒ（ｋ）の小数部を丸める。また、ラッチレジスタ１２０は、インクリメンタ１１８が生成した位相ν（ｉ）をＣＫＲ信号１１２のタイミングでラッチして位相θν（ｋ）を生成する。組み合わせ要素１／２２は、回路１０８にて丸められた位相θｒ（ｋ）から、ラッチレジスタ１／２で生成された位相θν（ｋ）を減算して、位相誤差信号θｄ（ｋ）を生成する。
位相誤差信号θｄ（ｋ）は、数値制御発振器１０３内の利得要素１０５において所定の利得が乗算された後、デジタル制御ＶＣＯ（ｄＶＣＯ）１０４に同調用の信号として入力される。
このようなＣＫＶ信号の立ち上がりエッジのクロック遷移数の累積を用いた位相検出方法では、ＶＣＯの発振周期以下の分解能を実現することができない。このため、文献１および２では、小位相検出器２００がさらに設けられ、小位相検出器２００内の時間デジタル変換器（ＴＤＣ）２０１を用いることで、微小位相誤差を検出している。
時間デジタル変換器(ＴＤＣ)２０１では、図３および図４に示したように、ＣＫＶ信号１１４の「１」から「０」への遷移の位置は、ＣＫＶ信号１１４の立ち上がりエッジ３０２の、ＦＲＥＦ信号１１０のＣＫＶ信号１１４をサンプリングするエッジからの量子化された遅れ時間Δｔｒで示される。また、ＣＫＶ信号１１４の「０」から「１」への遷移の位置は、ＣＫＶ信号１１４の立ち下がりエッジ３０２の、ＦＲＥＦ信号１１０のＣＫＶ信号１１４をサンプリングするエッジからの量子化された遅れ時間Δｔｒで示される。なお、遅れ時間ΔｔｒおよびΔｔｒは、時間分解能Δｔｒｅｓの倍数を用いて表される。
ここで、小さな位相誤差ΦＦは、Δｔｆ＞Δｔｒである場合には、−Δｔｒ／２(Δｔｆ−Δｔｒ)で与えられ、Δｔｒ＞Δｔｆである場合には、１−Δｔｒ／２(Δｔｒ−Δｔｆ)で与えられる。
図５は、図２に示される、ＣＫＶ信号の周期以下の位相誤差を検出するための時間デジタル変換器２０１の一例を示した回路図である。図５において、時間デジタル変換器５００は、複数の遅延要素５０２と、複数のラッチ／レジスタ５０４とを含む。遅延要素５０２は、インバータで構成される。
ｄＶＣＯで生成されたＣＫＶ信号１１４は、複数の遅延要素５０２で順次遅延される。その遅延されたＣＫＶ信号１１４のそれぞれは、ＦＲＥＦ信号１１０の立ち上がりエッジでラッチ／レジスタ５０４のそれぞれにラッチされる。複数の遅延要素５０２による遅延時間の総計がＣＫＶ信号１１４のクロック周期を十分カバーすることが可能であれば、位相誤差を、遅延要素の遅延時間で決定される分解能Δｔｒｅｓで検出することが可能になる。
図６に、図５に示した回路の動作を説明するためタイミングチャート６００を示す。複数のラッチ／レジスタ５０４のそれぞれは、ＦＲＥＦ信号１１０の立ち上がりエッジ６０２のタイミングで、遅延されたＣＫＶ信号１１４のそれぞれをラッチする。これにより、ＦＲＥＦ信号１１０の立ち上がりエッジ６０２からの、ＣＫＶ信号の遅れの大きさを示す瞬間値６０４が得られる。この瞬間値６０４は、ＦＲＥＦ信号１１０およびＣＫＶ信号の位相差をデジタル値で示したものとみなすこともできる。
ＰＬＬ回路は、デジタル値を用いてΣΔ変調器を制御することで、ｄＶＣＯ１０４の周波数を高精度に制御している。
このようにデジタル的にＶＣＯを制御することで、微細ＣＭＯＳデバイスの低電圧動作でも、安定かつ高精度な発振信号を生成することができる。
しかしながら、ＶＣＯの発振周波数が高くなるに従い、位相比較器の分解能の向上が要求されることが予想される。
上述した関連技術の位相比較器の分解能は、インバータの遅延時間以下の分解能を実現することができないので、高い精度でＶＣＯの制御を行うことができないという問題がある。また、分解能が向上しても、各インバータの遅延時間の変動（チップ内ばらつきに起因）が、位相比較器の精度に直接影響を及ぼすので、高い精度でＶＣＯの制御を行うことができないという問題が残る。
本発明の目的は、上記の課題である、高い精度でＶＣＯの制御を行うことができないという問題を解決する位相比較器およびフェーズロックドループを提供することである。
本発明による位相比較器は、対象信号が入力される第一入力手段と、基準信号が入力される第二入力手段と、前記第一入力手段に入力された対象信号を段階的に分周し、各段階の対象信号のそれぞれを出力する分周手段と、前記第一入力手段に入力された対象信号と、前記分周手段から出力された対象信号のそれぞれと、を前記第二入力手段に入力された基準信号に基づいてラッチするラッチ手段と、前記ラッチ手段によるラッチ結果を、前記基準信号および前記対象信号の位相差を示す位相差信号として出力する出力手段と、を含む。
また、本発明の第一のフェーズロックドループは、上記の位相比較器と、前記位相比較器から出力された位相差信号により制御される発振器と、を含む。
また、本発明の第二のフェーズロックドループは、上記の位相比較器と、前記位相比較器から出力された位相差信号に応じた、互いに位相差を有する複数の周波数信号を生成し、該複数の周波数信号を出力する発振器と、前記発振器から出力された複数の周波数信号に基づいて、前記異位相信号を生成し、該異位相信号を前記位相比較器に入力する生成器と、を含む。
本発明によれば、高い精度でＶＣＯの制御を行うことが可能になる。
関連技術のアナログ方式のＰＬＬ回路を示したブロック図である。 関連技術のデジタル型ＰＬＬ回路を示したブロック図である。 図２で示したＰＬＬ回路における位相比較の原理を説明するためのタイミング図である（その１）。 図２で示したＰＬＬ回路における位相比較の原理を説明するためのタイミング図である(その２)。 図２で示したＰＬＬ回路における小数部の位相比較回路を示したブロック図である。 図５で示した回路おける位相比較の動作を説明するためのタイミングチャートである。 本発明の第１の実施形態の位相比較回路の構成を示したブロック図である。 本発明の第１の実施形態の位相比較回路の動作を説明するためのタイミング図である。 本発明の第２の実施形態の位相比較回路の構成を示したブロック図である。 本発明の第３の実施形態の位相比較回路の構成を示したブロック図である。 本発明の第３の実施形態の位相比較回路の動作を説明するためのタイミング図である。 本発明の第４の実施形態の位相比較回路の構成を示したブロック図である。 本発明の第４の実施形態の位相比較回路の動作を説明するためのタイミング図である。 本発明の第５の実施形態のＰＬＬの構成を示したブロック図である。 本発明の第６の実施形態のＰＬＬの構成を示したブロック図である。 本発明の第７の実施形態のＰＬＬの構成を示したブロック図である。
以下、本発明の実施形態について図面を参照して詳細に説明する。各図面において、同じ機能を有するものには同じ符号を付して、その重複する機能の説明は省略するもある。
［第１の実施形態］
図７は、本発明の第１の実施形態の位相比較器の構成を示したブロック図である。図７において、位相比較器は、入力端子１０および１１と、出力端子１３〜１７を有する出力部と、１／２分周器２１〜２４を有する分周部と、ラッチ３１〜３５を有するラッチ部とを含む。
入力端子１０は、第一入力手段の一例である。入力端子１０には、ＶＣＯ（電圧制御発振器）の出力信号であるＶＣＯ信号が入力される。なお、ＶＣＯ信号は、対象信号の一例である。
入力端子１１は、第二入力手段の一例である。入力端子１１には、基準信号が入力される。ここで、ＶＣＯ信号は、基準信号より高速である。
分周部は、入力端子１０に入力されたＶＣＯ信号を段階的に１／２に分周し、各段階のＶＣＯ信号のそれぞれを出力する。
１／２分周器２１〜２４は、相互に直列に接続される。１／２分周器２１は、入力端子１０に入力されたＶＣＯ信号を１／２に分周する。また、１／２分周器２２〜２４のそれぞれは、前段の１／２分周器で１／２に分周されたＶＣＯ信号をさらに１／２に分周する。以下、入力端子１０、１／２分周器２１〜２４の出力端のそれぞれを、ａ点〜ｅ点と呼ぶ。
この結果、１／２分周器２１（ｂ点）から１／２に分周されたＶＣＯ信号（１／２分周信号）が出力される。１／２分周器２２（ｃ点）から１／４に分周されたＶＣＯ信号（１／４分周信号）が出力される。１／２分周器２３（ｄ点）から１／８に分周されたＶＣＯ信号（１／８分周信号）が出力される。１／２分周器２４（ｅ点）から１／１６に分周されたＶＣＯ信号（１／１６分周信号）が出力される。以下、１／２分周信号〜１／６分周信号を分周信号と称することもある。
ラッチ部は、入力端子１０に入力されたＶＣＯ信号と、１／２分周器２１〜２４のそれぞれから出力された各分周信号と、を入力端子１１に入力された基準信号に基づいてラッチする。
具体的には、ラッチ３１〜３５のそれぞれは、その基準信号をクロック信号として用いる。ラッチ３１〜３５のそれぞれは、そのクロック信号の立ち上がりエッジのタイミングで、入力端子１０に入力されたＶＣＯ信号と、１／２分周器２１〜２４のそれぞれから出力された分周信号とをラッチする。また、ラッチ３１〜３５のそれぞれは、自ラッチによるラッチ結果を出力端子１３〜１７のそれぞれに入力する。
出力部は、ラッチ部から入力された各ＶＣＯ信号を、基準信号およびＶＣＯ信号の位相差を示す位相差信号として出力する。
なお、本実施形態の位相比較器で検出可能な位相差の分解能は、ＶＣＯ信号の１／２周期となる。
ＶＣＯ信号の周波数が基準信号の周波数の１６倍であると、基準信号の位相と１／１６分周信号の位相とは、互いに一度一致すれば、その後、常に互いに一致する。この場合、位相差の分解能はＶＣＯ信号の１／２周期であるので、出力端子１３〜１７から出力される信号は、全てハイレベル「１」か、全てローレベル「０」になる。
また、ＶＣＯ信号の周波数が基準信号の周波数の１６倍より大きいと、基準信号の状態変化より、１／１６分周信号の状態変化の方が早く発生する。この場合、１／１６分周信号の状態が変化してからラッチ動作が行われるまでの時間に、ＶＣＯ信号は数周期分の動作を繰り返す。この時間に応じて、各１／２分周器にラッチされる各信号の状態が決定される。このときに出力端子１３〜１７から出力される信号が、基準信号と１／６分周信号との位相差を示すことになり、基準信号とＶＣＯ信号の位相差を示すことになる。
なお、ラッチ動作とは、ラッチ３１〜３５が基準信号のエッジのタイミングでＶＣＯ信号または分周信号をラッチすることである。
また、ＶＣＯ信号の周波数が基準信号の周波数の１６倍より小さいと、基準信号の状態変化より、１／１６分周信号の状態変化の方が遅く発生する。この場合、１／１６分周信号の状態が変化する前に、ラッチ動作が行われる。この１／１６分周信号の状態が変化してからラッチ動作が行われるまでの時間に応じて、各１／２分周器にラッチされる各信号の状態が決定される。このときに出力端子１３〜１７から出力される信号が、基準信号と１／６分周信号との位相差を示すことになり、基準信号とＶＣＯ信号の位相差を示すことになる。
次に、本実施形態の位相比較器の動作について図８を用いて説明する。図８において、ａ〜ｅは、図７で示した出力端ａ〜ｅに対応し、その出力端ａ〜ｅを伝送する信号を表わす。具体的には、ａは、ＶＣＯ信号を表わし、ｂは、１／２分周信号を表わし、ｃは、１／４分周信号を表わし、ｄは１／８分周信号を表わし、ｅは、１／１６分周信号を表わす。また、１／２分周器２１〜２４は、入力信号の立ち上がりエッジのタイミングで、出力信号の状態が変化するものとする。さらに、ＡおよびＣは、１／１６分周信号と周波数の異なる基準信号を表わし、ＢおよびＢ’は、１／１６分周信号と周波数および位相が一致する基準信号を表わす。
図７で示した位相比較器は、ＶＣＯ信号の１／２周期以下の位相差を検出することができないので、出力端子１３〜１７から出力される信号は、基準信号Ｂのエッジのタイミングでラッチ動作が行われた場合、全てローレベルになり、基準信号Ｂ’のエッジのタイミングでラッチ動作が行われた場合、全てハイレベルになる。
この時、出力端子１３〜１７が、１／１６分周信号のラッチ結果を最上位ビットとし、ＶＣＯ信号のラッチ結果を最下位ビットとした２進数表記で位相差信号を出力する。
次に、基準信号Ａのエッジのタイミングでラッチ動作が行われた場合について説明する。
この場合、ラッチ動作が行われてから、１／２分周信号〜１／１６分周信号の全ての状態が変化するまでには、ＶＣＯ信号の１／２周期弱の時間が必要となる。したがって、１／１６分周信号の位相は、基準信号の位相より、ＶＣＯ信号の１／２周期強分だけ遅れていることになる。この場合、２進数表記での位相差信号は、「００００１」を示す。
また、図８で示したタイミングよりＶＣＯ信号の１／２周期分程度早いタイミングでラッチ動作が行われると、位相差信号は、「０００１０」を示す。以下、ＶＣＯ信号の１／２周期分程度早いタイミングでラッチ動作が行われるに従い、位相差信号は、「０００１１」、「００１００」、「００１０１」…を示すことになる。
次に、基準信号Ｃのエッジのタイミングでラッチ動作が行われた場合について説明する。
この場合、１／２分周信号〜１／１６分周信号の全ての状態が変化してからラッチ動作が行われるまでには、ＶＣＯ信号が状態変化を繰り返す。また、１／２分周信号の状態も変化している。したがって、１／１６分周信号の位相は、基準信号の位相より、１〜１．５周期分進んでいる。この場合、位相差信号は、「１１１０１」を示す。
また、図８で示したタイミングより１／２周期分程度早いタイミングまたは遅いタイミングでラッチ動作が行われると、位相差信号は、「１１１１０」または「１１１００」となる。以下、ＶＣＯ信号の１／２周期分程度早いタイミングでラッチ動作が行われるに従い、位相差信号は、出力は「１１０１１」、「１１０１０」、「１１００１」…を示すことになる。
次に効果を説明する。
本実施形態によれば、分周部は、入力端子１０に入力されたＶＣＯ信号を段階的に分周し、各段階のＶＣＯ信号のそれぞれを出力する。ラッチ部は、入力端子１０に入力されたＶＣＯ信号と、分周部から出力された各ＶＣＯ信号を、入力端子１１に入力された基準信号に基づいてラッチする。出力部は、ラッチ部によるラッチ結果を、基準信号およびＶＣＯ信号の位相差を示す位相差信号として出力する。
この場合、インバータを用いなくても、位相差を検出することが可能になるので、高い精度でＶＣＯの制御を行うことが可能になる。
また、本実施形態では、分周部は、ＶＣＯ信号を段階的に１／２に分周する。この場合、分周部を容易に作成することが可能になる。
［第２の実施の形態］
図９は、本発明の第２の実施形態の位相比較器を示したブロック図である。図９において、位相比較器は、図７で示した構成に加えて、入力端子１２と、Ｄ型のフリップフロップ４１〜４５を有する同期部と、をさらに含む。
図７で示した位相比較器では、入力端子１０に入力されたＶＣＯ信号は、分周器２１〜２４にて段階的に分周される。また、分周器２１〜２４には、通常、フリップフロップが用いられる。そして、分周器２１〜２４で用いられるフリップフロップでは、クロック入力からデータ出力までに遅延時間が発生する。このため、分周信号は、ＶＣＯ信号に対して遅延する。このとき、分周信号は、１／２分周器にて分周される回数が多いほど遅延時間が大きくなるので、最終段の１／１６分周信号の位相が、ＶＣＯ信号の位相から最も遅くなる。
この１／１６分周信号の遅延時間が分解能（つまり、ＶＣＯ信号の１／２周期）以下であれば、図７で示した位相比較器が基準信号とＶＣＯ信号との位相差を検出しても問題がない。しかしながら、１／１６分周信号の遅延時間がＶＣＯ信号の１／２周期以上であると、その位相差に分解能以上の誤差が生じることになる。本実施形態では、同期部を用いることで、この誤差を補正している。
入力端子１２には、常にイネーブル状態のクロック信号が入力される。
同期部は、１／２分周器２１〜２４から出力されたＶＣＯ信号のそれぞれと、入力端子１０に入力された基準信号とを互いに同期させる。
具体的には、同期部のフリップフロップ４２〜４５のそれぞれは、１／２分周器２１〜２４のそれぞれから出力された各分周信号を、入力端子１０に入力されたＶＣＯ信号に基づいてラッチする。これにより、１／２分周信号〜１／１６分周信号を、ＶＣＯ信号の状態変化のタイミングで同期をとることが可能になる。よって、１／２分周による遅延時間を補正できる。
フリップフロップ４１は、入力端子１０に入力されたＶＣＯ信号を、入力端子１２に入力されたクロック信号に基づいてラッチする。
また、フリップフロップ４１には、常にイネーブル状態のクロック信号が入力されるので、ＶＣＯ信号がフリップフロップ４２〜４５と同じ回路を通過することになり、ＶＣＯ信号が、１／２分周信号〜１／１６分周信号と互いに同期する。
ラッチ３１〜３５のそれぞれは、フリップフロップ４１〜４５のそれぞれでラッチされたＶＣＯ信号または分周信号を、入力端子１１に入力された基準信号に基づいてラッチする。
以上により、より正確な位相差を検出することが可能となる。
本実施の形態のタイミング図は、図８で示したタイミング図と同様である。なお、本実施形態では、図７で示した出力端ａ〜ｅは、フリップフロップ４１〜４５の出力端に対応する。
次に効果を説明する。
本実施形態では、同期部は、入力端子１１に入力されたＶＣＯ信号と、分周部から出力された分周信号のそれぞれと、を互いに同期させる。ラッチ部は、同期部で同期されたＶＣＯ信号および各分周信号を基準信号に基づいてラッチする。
この場合、分周信号の遅延を補正することが可能になるので、より正確な位相差を検出することが可能となる。したがって、より高い精度でＶＣＯの制御を行うことが可能になる。
また、本実施形態では、同期部は、フリップフロップ４１〜４５を含む。フリップフロップ４２〜４５は、分周部からされた分周信号のそれぞれを、入力端子１０に入力されたＶＣＯ信号に基づいてラッチする。フリップフロップ４１は、入力端子１０に入力されたＶＣＯ信号を、入力端子１１に入力された常にイネーブル状態の信号に基づいてラッチする。
この場合、同期部を容易に作成することが可能になる。
［第３の実施の形態］
図１０は、本発明の第３の実施形態の位相比較器の構成を示したブロック図である。図１０において、位相比較器は、図９で示した構成に加え、入力端子１０ａと、ラッチ３１ａと、フリップフロップ４１ａとをさらに含む。
入力端子１０ａは、異位相入力手段の一例である。入力端子１０ａには、ＶＣＯ信号と位相が９０度異なる９０度異位相信号が入力される。９０度異位相信号は、例えば、４相出力ＶＣＯにて生成される場合もあるし、所望周波数の２倍以上の周波数でＶＣＯ信号を発振させ、その発振された信号を分周することで生成される場合もある。
フリップフロップ４１ａは、入力端子１０ａに入力された９０度異位相信号を、入力端子１２に入力されたクロック信号に基づいてラッチする。これにより、９０度異位相信号がフリップフロップ４２〜４５と同じ回路を通過すすることが可能になり、９０度異位相信号が、１／２分周信号〜１／１６分周信号と互いに同期する。
ラッチ３１ａは、異位相ラッチ手段の一例である。ラッチ３１ａは、フリップフロップ４１ａにラッチされた９０度異位相信号を、入力端子１１に入力された基準信号に基づいてラッチする。ラッチ３１ａは、そのラッチ結果を出力端子１３ａに入力する。
出力端子１３ａは、ラッチ３１ａから入力されたラッチ結果を出力する。なお、出力端子１３ａは、出力部に含まれる。このため、出力端子１３ａから出力されるラッチ結果は、位相差信号の一部となる。
位相差を検出する原理は、第２の実施形態で説明ものと同一であるが、本実施の形態によれば、ＶＣＯ信号と９０度位相が異なる信号をさらに利用しているので、位相差の分解能がＶＣＯ信号の周期の１／４まで向上する。
次に本実施形態の位相比較器の動作について図１１を用いて説明する。なお、１／２分周器２１〜２４は、入力信号の立ち上がりエッジのタイミングで、出力信号の状態が変化するものとする。また、１／２分周器２１〜２４やフリップフロップ４１ａ、４１〜４５による信号の遅れは無視している。これは、次の第４の実施形態でも同様である。
図１１において、ａ’、ａ〜ｅは、図１０におけるフリップフロップ４１ａ、４１〜４５の出力端ａ’、ａ〜ｅに対応し、その出力端ａ’、ａ〜ｅを伝送する信号を表わす。具体的には、ａは、ＶＣＯ信号を表わし、ａ’は、９０度異位相信号を表わす。また、ｂ〜ｅは、１／２分周信号〜１／１６分周信号を表わす。
また、図８と同様に、ＡおよびＣは、１／１６分周信号と周波数の異なる基準信号を表わし、ＢおよびＢ’は、１／１６分周信号と周波数および位相が一致する基準信号を表わす。これは、次に第４の実施形態でも同様である。
図１０で示した位相比較器は、９０度異位相信号を用いているので、位相差の分解能は向上しているが、それでも、ＶＣＯ信号の１／４周期以下の位相差を検出することができない。このため、出力端子１３ａ、１３〜１７から出力される位相差信号は、基準信号Ｂのエッジのタイミングでラッチ動作が行われた場合、全てローレベルになり、基準信号Ｂ’のエッジのタイミングでラッチ動作が行われた場合、９０度異位相信号ａ’のラッチ結果がローレベルであり、それ以外では、全てハイレベルになる。この時、出力端子１３〜１７が、１／１６分周信号のラッチ結果を最上位ビットとし、ＶＣＯ信号のラッチ結果を最下位ビットとした２進数表記で位相差信号を出力する。
次に、基準信号Ａのエッジのタイミングでラッチ動作が行われた場合について説明する。
この場合、ラッチ動作が行われてから、１／２分周信号〜１／１６分周信号の全ての状態が変化するまでには、ＶＣＯ信号の１／２周期以上３／４周期未満の時間が必要となる。したがって、１／１６分周信号の位相は、基準信号の位相より、ＶＣＯ信号の１／２周期以上３／４周期未満だけ遅れていることになる。この場合、２進数表記での位相差信号は、「００００１１」となる。ただし、位相差信号の下位２ビットについては、同一の周波数での値であるので、両者間で重み付けに差をつけるのは適切ではなく、後述するようにサーモメータコードとして扱う必要がある。
次に、基準信号Ｃのエッジのタイミングでラッチ動作が行われた場合について説明する。
この場合、１／２分周信号〜１／１６分周信号の全ての状態が変化してからラッチ動作が行われるまでには、ＶＣＯ信号が状態変化を繰り返す。また、１／２分周信号の状態も変化している。また、９０度異位相信号のラッチ結果から、１／１６分周信号の位相は、基準信号Ｃの位相より、ＶＣＯ信号の１周期分以上かつ、ＶＣＯ信号の１．２５周期未満だけ進んでいることがわかる。この場合、２進数表記での位相差信号は、「１１１０１０」となる。１／１６分周信号および基準信号Ｃ間の位相の進みまたは遅れは、位相差信号の最上位ビットで判定可能である。また、位相差信号の下位２ビットについては、基準信号Ａの場合と同様にサーモメータコードとして扱う必要がある。
次に効果を説明する。
本実施形態では、入力端子１１は、ＶＣＯ信号と同一周波数で、ＶＣＯ信号と位相の異なる９０度異位相信号が入力される。ラッチ３１ａは、入力端子１１に入力された異位相信号を、基準信号に基づいてラッチする。出力部は、ラッチ部によるラッチ結果と、ラッチ３１ａによるラッチ結果とを位相差信号として出力する。
この場合、１／２分周器の数を増やさなくても、より高い精度でＶＣＯの制御を行うことが可能になる。
［第４の実施の形態］
図１２は、本発明の第４の実施形態の位相比較器の構成を示したブロック図である。図１２において、位相比較器は、図１０で示した構成に加え、入力端子１０ｂおよびｃと、フリップフロップ４１ｂおよびｃと、ラッチ３１ｂおよびｃとをさらに含む。
本実施形態では、入力端子１０ａには、ＶＣＯ信号と位相が４５度異なる４５度異位相信号が入力され、入力端子１０ｂには、９０度異位相信号が入力され、入力端子１０ｃには、ＶＣＯ信号と位相が１３５度異なる１３５度異位相信号が入力される。以下、４５度異位相信号、９０度異位相信号および１３５度異位相信号を異位相信号と総称することもある。なお、入力端子１０ａ〜１０ｃは、異位相入力手段の一例である異位相入力部となる。
異位相信号は、８相出力ＶＣＯにて生成される場合もあるし、所望周波数の４倍以上の周波数でＶＣＯ信号を発振させ、その発振された信号を分周することで生成される場合もある。
フリップフロップ４１ａは、入力端子１０ａに入力された４５度異位相信号を、入力端子１２に入力されたクロック信号に基づいてラッチする。フリップフロップ４１ｂは、入力端子１０ｂに入力された９０度異位相信号を、入力端子１２に入力されたクロック信号に基づいてラッチする。フリップフロップ４１ｃは、入力端子１０ｃに入力された１３５度異位相信号を、入力端子１２に入力されたクロック信号に基づいてラッチする。
これにより、異位相信号がフリップフロップ４２〜４５と同じ回路を通過することが可能になり、異位相信号が、１／２分周信号〜１／１６分周信号と互いに同期する。
ラッチ３１ａは、フリップフロップ４１ａにラッチされた４５度異位相信号を、入力端子１１に入力された基準信号に基づいてラッチする。ラッチ３１ｂは、フリップフロップ４１ｂにラッチされた９０度異位相信号を、入力端子１１に入力された基準信号に基づいてラッチする。ラッチ３１ｃは、フリップフロップ４１ｃにラッチされた１３５度異位相信号を、入力端子１１に入力された基準信号に基づいてラッチする。
ラッチ３１ａ〜３１ｃは、自ラッチによるラッチ結果のそれぞれを、出力端子１３ａ〜１３ｃのそれぞれに入力する。
なお、ラッチ３１ａ〜３１ｃは、異位相ラッチ手段の一例である異位相ラッチ部となる。
出力端子１３ａ〜１３ｃのそれぞれは、ラッチ３１ａ〜３１ｃから入力された各ラッチ結果を出力する。なお、出力端子１３ａ〜１３ｃは、出力部に含まれる。
位相差を検出する原理は、第２の実施形態で説明ものと同一であるが、本実施の形態によれば、ＶＣＯ信号と４５度、９０度および１３５度だけ位相が異なる複数の信号をさらに利用しているので、位相差の分解能がＶＣＯ信号の周期の１／８まで向上する。
次に本実施形態の位相比較器の動作について図１３を用いて説明する。
図１３において、ａ１〜ａ４、ｂ〜ｅは、図１２におけるフリップフロップ４１〜４１ｃ、４２〜４５の出力端ａ１〜ａ４、ｂ〜ｅに対応し、その出力端ａ１〜ａ４、ｂ〜ｅを伝送する信号を表わす。具合的には、ａ１は、ＶＣＯ信号を表わし、ａ２〜ａ４は、４５度異位相信号〜１３５度異位相信号を表わし、ｂ〜ｅは、１／２分周信号〜１／１６分周信号を表わす。
図１２で示した位相比較器は、４５度異位相信号〜１３５度異位相信号を用いているので、位相差の分解能は向上しているが、それでも、ＶＣＯ信号の１／８周期以下の位相差を検出することができない。このため、出力端子１３ａ〜１３ｃ、１３〜１７から出力される位相差信号は、基準信号Ｂのエッジのタイミングでラッチ動作が行われた場合、全てローレベルになる。この時、１／１６分周信号のラッチ結果を最上位ビット、ＶＣＯ信号のラッチ結果を最下位ビットと扱うことで、２進数表記で位相差信号を出力する。
次に、基準信号Ａのエッジのタイミングでラッチ動作が行われた場合について説明する。
この場合、ラッチ動作が行われてから、１／２分周信号〜１／１６分周信号の全ての状態が変化するまでには、ＶＣＯ信号の５／８周期以上３／４周期未満の時間が必要となる。したがって、１／１６分周信号の位相は、基準信号の位相より、ＶＣＯ信号の５／８周期以上３／４周期未満だけ遅れていることになる。
このとき、異位相信号のラッチ結果は、サーモメータコードとみなす必要がある。なぜなら、異位相信号にて検出された時間差(位相差)は、単に一定時間ずれているだけであるので、時間差に重みつけはできないからである。従って、この位相差信号は、分周部の２進数符号「００００」とサーモメータコードの「１１１０」と合成になる。
次に、基準信号Ｃのエッジのタイミングでラッチ動作が行われた場合について説明する。
この場合、１／２分周信号〜１／１６分周信号の全ての状態が変化してからラッチ動作が行われるまでには、ＶＣＯ信号が状態変化を繰り返す。また、１／２分周信号の状態も変化している。また、４５度異位相信号、９０度異位相信号および１３５度異位相信号のラッチ結果から、１／１６分周信号の位相は、基準信号Ｃの位相より、ＶＣＯ信号の１．１２５周期以上、かつ、１．２５周期未満だけ進んでいることがわかる。この場合、位相差信号は、２進数符号「１１１０」と、サーモメータコード「１１００」の合成となる。なお、位相差信号の最上位ビットで判定可能である。１／１６分周信号および基準信号Ｃ間の位相の進みまたは遅れは、位相差信号の最上位ビットで判定可能である
本実施形態では、異位相信号が複数あり、それらの異位相信号の位相が互いに異なっているので、より高い精度でＶＣＯの制御を行うことが可能になる。
［第５の実施形態］
図１４は、本発明の第５の実施形態のＰＬＬの構成を示したブロック図である。図１４において、ＰＬＬは、位相比較器１と、デジタルループフィルタ３ａと、ＶＣＯ４ａと、出力端子７とを含む。
位相比較器１は、第１〜４の実施形態で示した位相比較器のいずれかが用いられる。なお、位相比較器１の入力端子１１には、ＰＬＬ回路の外部から基準信号が入力される。
デジタルループフィルタ３ａは、位相比較器１から出力された位相差信号を平滑化し、その平滑化した位相差信号をＶＣＯ４ａに入力する。
ＶＣＯ４ａは、発振器の一例である。ＶＣＯ４ａは、デジタルループフィルタ３ａから入力された位相差信号により制御される。具体的には、ＶＣＯ４ａは、その位相差信号に応じた周波数で発振し、その発振した周波数の信号をＶＣＯ信号として位相比較器１および出力端子７に入力する。このとき、ＶＣＯ４ａは、そのＶＣＯ信号を、基準信号として位相比較器１の入力端子１０に入力する。
なお、ＶＣＯ４ａ内のバラクタ群では、位相比較器１にて検出された位相差を補正するに十分な数のバラクタが、互いに並列に接続されている。
次に効果を説明する。
本実施形態のＰＬＬには、第１〜４の実施形態で示した位相比較器が用いられているので、高い精度でＶＣＯの制御を行うことが可能なＰＬＬを提供することが可能になる。
［第６の実施形態］
図１５は、本発明の第６の実施形態のＰＬＬの構成を示したブロック図である。図１５において、ＰＬＬは、図１４で示した構成に加え、デジタルループフィルタ３ｂと、分周器５と、ΣΔ変調器６とを含む。
デジタルループフィルタ３ｂは、位相比較器１から出力された位相差信号の一部を平滑化する。
具体的には、デジタルループフィルタ３ｂは、位相比較器１から出力された位相差信号の下位ビットを平滑化する。また、デジタルループフィルタ３ａは、位相比較器１から出力された位相差信号の上位ビットを平滑化する。ここで、上位ビットは、少なくとも最上位ビットを含み、下位ビットは、少なくとも最下位ビットを含む。なお、最上位ビット未満かつ最下位ビットより大きいビットは、上位ビットとして扱われてもよいし、下位ビットとして扱われてもよい。
デジタルループフィルタ３ａは、その平滑化した位相差信号の上位ビットをＶＣＯ４ａに入力する。
また、デジタルループフィルタ３ｂは、その平滑化した位相差信号の下位ビットをΣΔ変調器６に入力する。
分周器５は、ＶＣＯ４ａから出力されたＶＣＯ信号を１／Ｎに分周し、その分周したＶＣＯ信号をΣΔ変調器６に入力する。なお、Ｎは、正の整数である。
ΣΔ変調器６は、デジタルループフィルタ３ｂから入力された位相差信号の下位ビットにΣΔ変調（シグマデルタ変調）を行い、そのΣΔ変調を行った下位ビットであるΣΔ変調信号をＶＣＯ４ａに入力する。また、ΣΔ変調器６は、分周器５から入力されたＶＣＯに基づいて、ΣΔ変調の誤差を抑制する。
ＶＣＯ４ａは、デジタルループフィルタ３ａから入力された上位ビットに応じた周波数で発振する。このとき、ＶＣＯ４ａは、ΣΔ変調器６から入力されたΣΔ変調信号をＶＣＯ４ａに応じて、ＶＣＯ４ａ内のバラクタの容量を変化させて、発振する周波数を調整する。これにより、図１４で示したＰＬＬより、ＶＣＯ信号の低ノイズ化を図ることができる。
次に効果を説明する。
本実施形態では、ΣΔ変調器６は、位相比較器１から出力された位相比較器の一部にΣΔ変調を行う。ＶＣＯ４ａは、ΣΔ変調器６にてΣΔ変調された位相差信号に応じて、ＶＣＯ信号の周波数を調整する。
この場合、ＶＣＯ信号の低ノイズ化を図ることができる。
［第７の実施形態］
図１６は本発明の第７の実施形態のＰＬＬの構成を示したブロック図である。
図１６において、ＰＬＬは、図１４で示した構成に加えて、インターポレータ６１および６２を有する生成器含む。また、ＰＬＬは、出力端子７の代わりに、出力端子７ａ〜７ｄを含む。
ＶＣＯ４ａは、デジタルループフィルタ３ａから入力された位相差信号に応じた周波数で発振し、その周波数を有し、互いに９０度の位相差を有する４つのＶＣＯ信号を生成する。ＶＣＯ４ａは、その４つのＶＣＯ信号のそれぞれを、出力端子７ａ〜７ｄのそれぞれを出力する。以下、出力端子７ｂ〜７ｄには、出力端子７ａに入力されるＶＣＯ信号に対して、位相が９０度、１８０度および２７０度シフトしているＶＣＯ信号が出力されるものとする。
なお、ＶＣＯ４ａは、出力端子７ａに出力するＶＣＯ信号を位相比較器１に入力し、出力端子７ｂに出力するＶＣＯ信号を位相比較器１に９０度異位相信号として入力する。
出力端子７ａ〜７ｄは、ＶＣＯ４ａから入力されたＶＣＯ信号を出力する。
生成器は、ＶＣＯ４ａから出力された４つのＶＣＯ信号から、位相比較器１に入力するための、ＶＣＯ信号、４５度異位相信号および１３５度異位相信号を生成する。
具体的には、インターポレータ６１および６２のそれぞれは、負荷を共通とする２つの差動回路を含む。一方の差動回路には、出力端子７ａおよび７ｂのそれぞれに入力されるＶＣＯ信号と同じＶＣＯ信号が入力され、他方の差動回路には、出力端子７ｃおよび７ｄのそれぞれに入力されるＶＣＯ信号と同じＶＣＯ信号が入力される。２つの差動回路の電流比のそれぞれを、１対１および１対−１のそれぞれに設定すれば、４５度異位相信号および９０異位相信号を生成することができる。
インターポレータ６１および６２は、その生成した４５度異位相信号および９０異位相信号を位相比較器１に入力する。
次に効果を説明する。
ＶＣＯ４ａは、位相比較器１から出力された位相差信号に応じた、互いに位相差を有する複数のＶＣＯ信号を生成し、それらのＶＣＯ信号を出力する。また、ＶＣＯ４ａは、その複数のＶＣＯ信号をいずれかひとつを位相比較器に１に入力する。生成器は、ＶＣＯ４ａから出力された複数のＶＣＯ信号に基づいて、異位相信号を生成し、その異位相信号を位相比較器１に入力する。
この場合、異位相信号が位相比較器１に入力される。より正確な位相差を検出することができる。
また、本実施形態では、生成器は、負荷を共通とする２つの差動回路にて形成される。
この場合、生成器を容易に作成することが可能になる。
以上、好ましい実施形態について説明したが、本発明はこれら実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜変更が可能である。例えば、実施形態では、分周手段に１／２分周器が用いられたが、分周手段に１／３分周器や１／４分周器などが用いられてもよい。また、１／２分周器の数は、４であったが、実際には、１以上であればよい。また、第３の実施形態および第４の実施形態は、第２の実施形態に対して新たな要素を加えたものであったが、第１の実施形態にその要素を加えてもよい。つまり、分周信号の同期を取るためのフリップフロップを用いない場合でも、互いに位相が異なる複数のＶＣＯ信号が用いられてもよい。
この出願は、２００７年９月１４日に出願された日本出願特願２００７−２３８６２１号公報を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (12)

  1. 対象信号が入力される第一入力手段と、
    基準信号が入力される第二入力手段と、
    前記第一入力手段に入力された対象信号を段階的に分周し、各段階の対象信号のそれぞれを出力する分周手段と、
    前記第一入力手段に入力された対象信号と、前記分周手段から出力された対象信号のそれぞれと、を前記第二入力手段に入力された基準信号に基づいてラッチするラッチ手段と、
    前記ラッチ手段によるラッチ結果を、前記基準信号および前記対象信号の位相差を示す位相差信号として出力する出力手段と、を含む位相比較器。
  2. 前記第一入力手段に入力された対象信号と、前記分周手段から出力された対象信号のそれぞれと、を互いに同期させる同期手段を含み、
    前記ラッチ手段は、前記同期手段で同期された各対象信号を前記基準信号に基づいてラッチする、請求の範囲第１項に記載の位相比較器。
  3. 常にイネーブル状態の信号が入力される第三入力手段を含み、
    前記同期手段は、
    前記分周手段から出力された対象信号のそれぞれを、前記第一入力手段に入力された対象信号に基づいてラッチする複数のフリップフロップと、
    前記第一入力手段に入力された対象信号を、前記第三入力手段に入力された常にイネーブル状態の信号に基づいてラッチするフリップフロップと、を含む、請求の範囲第２項に記載の位相比較器。
  4. 前記分周手段は、前記対象信号を段階的に１／２に分周する、請求の範囲第１項ないし第３項のいずれか１項に記載の位相比較器。
  5. 前記対象信号と同一周波数で、前記対象信号と位相の異なる１または複数の異位相信号が入力される異位相入力手段と、
    前記異位相入力手段に入力された異位相信号を、前記基準信号に基づいてラッチする異位相ラッチ手段と、を含み、
    前記出力手段は、前記ラッチ手段によるラッチ結果と、前記異位相ラッチ手段によるラッチ結果を、前記位相差信号として出力する、請求の範囲第１項ないし第４項のいずれか１項に記載の位相比較器。
  6. 前記出力手段は、前記ラッチ手段にラッチされた、前記分周手段から出力された最終段の対象信号を最上位ビットとし、前記ラッチ手段にラッチされた、前記第二入力手段に入力された対象信号を最下位ビットとした２進数表記で、前記位相差信号を出力する、請求の範囲第１項ないし第５項のいずれか１項に記載の位相比較器。
  7. 前記出力手段は、前記ラッチ手段にラッチされた、前記分周手段から出力された最終段の対象信号を、前記基準信号の位相および前記対象信号の位相の進みまたは遅れを表わす符号として出力する、請求の範囲第１項ないし第５項のいずれかに記載の位相比較器。
  8. 前記出力手段は、前記ラッチ手段にラッチされた、前記第一入力手段に入力された対象信号と、前記異位相ラッチ手段にラッチされた異位相信号とを、サーモメータコードとして出力する、請求の範囲第５項に記載の位相比較器。
  9. 請求の範囲第１項から第８項のいずれか１項に記載の位相比較器と、
    前記位相比較器から出力された位相差信号により制御される発振器と、を含むフェーズロックドループ。
  10. 請求の範囲第５項に記載の位相比較器と、
    前記位相比較器から出力された位相差信号に応じた、互いに位相差を有する複数の周波数信号を生成し、該複数の周波数信号を出力する発振器と、
    前記発振器から出力された複数の周波数信号に基づいて、前記異位相信号を生成し、該異位相信号を前記位相比較器に入力する生成器と、を含むフェーズロックドループ。
  11. 前記生成器は、負荷を共通とする２つの差動回路にて形成される、請求の範囲第１０項に記載のフェーズロックドループ。
  12. 前記位相比較器から出力された位相差信号の一部にΣΔ変調を行うΣΔ変調器を含み、
    前記発振器は、前記ΣΔ変調器にてΣΔ変調が行われた位相差信号に応じて、前記周波数を調整する、請求の範囲第９項ないし第１１項に記載のフェーズロックドループ。
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