JP2013125992A - 発振器 - Google Patents

Abstract

【課題】フラクショナルＮ型ＰＬＬ回路におけるΔΣ回路部のサンプリング周波数が可変であり、量子化雑音を変更可能な発振器を提供すること。
【解決手段】発振器は、基準信号入力端子２００と入力端子に接続されたＰＤ１００と位相比較器の出力を入力するＣＰ１０１と、ＣＰ１０１と接続されるＬＰＦ回路１０２と、出力を入力するＶＣＯ回路１０３とＶＣＯ回路１０３の出力を周波数分周してＰＤ１００に出力する分周器１０４と、分周器１０４に接続されるＬＰＦ回路１０５とＬＰＦ回路１０５に接続されるΔΣ回路１０６と、ΔΣ回路１０６に接続されるクロック回路１０７で構成されており、クロック回路１０７は複数の発振器部１１０，１１１，１１２と、前記発振器を切り換える制御回路１０８とを有し、モノリシック発振器で構成され、モノリシック発振器は振動子と電子回路で構成されている。
【選択図】図１

Description

本発明は、発振器にかかわり、特に、周波数変換回路に関する。

各種電子機器には発振器が組み込まれており、発振器の中には基準信号を用いて所定の信号を出力する機能を備えた発振器がある。従来特許文献１に記載されているように、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は基準信号を元に所望の周波数を出力する回路として動作する。一般的にＰＬＬ回路には整数分周型と分数分周型があり、分数分周型はフラクショナルＮ型ＰＬＬとも呼ばれている。このフラクショナルＮ型ＰＬＬは整数分周型と比較して出力周波数の自由度が高い事に特徴があり、基準信号が一定の場合においても、ロックアップタイムを犠牲にする事無く所望の周波数の出力が可能となる。

特開２００９−２７３１０２号公報

ＰＬＬ回路においては分数分周型のフラクショナルＮ型ＰＬＬを用いると、基準発振器の周波数によらず所望の周波数を出力する事が出来る。このフラクショナルＮ型ＰＬＬの分数分周を可能にする要素技術にΔΣ（デルタシグマ）回路がある。このΔΣ回路により簡単な回路構成で高精度な分数分周が実現できる。しかしながら、ΔΣ回路はサンプリング部を持つため量子化雑音が必ず発生する。ＰＬＬ回路においてノイズの発生は発振特性の劣化に直結する。

ΔΣ回路の量子化雑音を低減させるには、ΔΣ回路の回路次数もしくはサンプリング周波数を大きくする方法があり、このうちサンプリング周波数の増加は消費電力の増加を招くが、同時にサンプリング周波数自体の精度も重要であるため、サンプリング周波数を可変させ、量子化雑音を制御する事は困難であった。従って、フラクショナルＮ型ＰＬＬ回路におけるΔΣ回路部のサンプリング周波数が可変であり、量子化雑音を変更可能な発振器が求められていた。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］
本適用例にかかる発振器は、基準信号が入力される入力端子と、第１周波数分周器と、前記入力端子及び前記第１周波数分周器と接続され、前記基準信号の位相及び周波数と前記第１周波数分周器の出力信号の位相及び周波数とを比較する位相及び周波数比較器と、前記位相及び周波数比較器と接続され、前記位相及び周波数比較器の出力に比例した電流信号を出力するチャージポンプと、前記チャージポンプと接続され、前記電流信号を平滑化し、前記平滑化した電流信号を電圧に変換した第１電圧信号を出力する第１低域通過フィルターと、前記第１低域通過フィルターと接続され、前記第１電圧信号に対応する周波数の波形信号を出力する電圧制御発振器と、前記電圧制御発振器と接続され、前記波形信号を出力する出力端子と、前記第１周波数分周器と接続され、前記第１周波数分周器に周波数分周する分周数を指示するコントロール信号を出力する第２低域通過フィルターと、前記第２低域通過フィルターと接続され、前記第２低域通過フィルターにビットストリーム信号を出力するΔΣ回路と、前記ΔΣ回路と接続され、出力周波数を制御する制御電圧信号を出力する出力周波数制御回路と、前記ΔΣ回路と接続され、前記制御電圧信号をサンプリングするクロック信号を出力するクロック回路と、前記クロック回路が有する発振周波数の異なる複数の発振器部の出力を切り換える制御回路と、を備え、前記第１周波数分周器は前記位相及び周波数比較器及び前記電圧制御発振器と接続され、前記電圧制御発振器の出力を周波数分周して前記位相及び周波数比較器に出力し、前記発振器部はモノリシック発振器で構成され、前記モノリシック発振器は振動子及び電子回路を含むことを特徴とする。

本適用例によれば、入力端子に基準信号が入力される。そして、位相及び周波数比較器が基準信号の位相及び周波数を比較する。次に、チャージポンプが位相及び周波数比較器の出力に比例した電流信号を出力する。そして、第１低域通過フィルターがチャージポンプと接続され電流信号を平滑化しさらに電圧に変換した第１電圧信号を出力する。電圧制御発振器が第１電圧信号に対応する周波数の波形信号を出力端子に出力する。さらに、第１周波数分周器は電圧制御発振器の出力を周波数分周して位相及び周波数比較器に出力している。

出力周波数制御回路はΔΣ回路に出力周波数を制御する制御電圧信号を出力する。さらに、クロック回路がΔΣ回路に制御電圧信号をサンプリングするクロック信号を出力する。クロック回路は複数の発振器部を有し、制御回路が発振器の出力を切り換えている。そして、ΔΣ回路が第２低域通過フィルターにビットストリーム信号を出力する。第２低域通過フィルターがビットストリーム信号に対応して第１周波数分周器に周波数分周する分周数を指示するコントロール信号を出力する。これにより、出力周波数制御回路が制御する出力に応じた周波数の波形信号を電圧制御発振器が出力端子に出力することができる。

制御回路が発振器部の出力を切り換えることにより、ΔΣ回路のサンプリング周波数が切り換えられる。そして、量子化雑音はサンプリング周波数に比例して低減する事が出来る。従って、発振器のノイズ特性を切り換える事が出来る。さらに、クロック回路は複数の発振器部を有し、発振器部はモノリシック発振器で構成されている。従って、小型な発振器にすることができる。

［適用例２］
本適用例にかかる発振器は、前記ΔΣ回路が出力するビットストリーム信号のノイズを小さくするときには、ノイズを大きくするときに比べてクロック信号の周波数を高くすることを特徴とする。

本適用例によれば、ビットストリーム信号のノイズレベルを変更することができる。従って、ΔΣ回路は所望のノイズレベルのビットストリーム信号を出力することができる。

［適用例３］
本適用例にかかる発振器では、前記振動子は２個以上で構成されていることを特徴とする。

本適用例によれば、振動子が２個以上あることから、振動子が１個であるときに比べて複数の周波数のクロック信号を容易に形成することができる。

［適用例４］
本適用例にかかる発振器では、前記振動子はシリコン基板上に形成されたＭＥＭＳ、ＦＢＡＲ、ＢＡＷのいずれかである事を特徴とする。

本適用例によれば、振動子がシリコン基板上に形成されたＭＥＭＳ、ＦＢＡＲ、ＢＡＷのいずれかであることから、外付けの振動子を用いるときに比べ発振子の面積を低減できる。ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）を中心としたモノリシック発振器は機械振動を有する振動子のため、その発振精度は既存の水晶発振器と同等のレベルが可能である。これによりＭＥＭＳ振動子をΔΣ回路のサンプリング周波数に用いても変換精度に悪影響を及ぼす事はなく、さらにはＩＣ上に複数のＭＥＭＳ振動子を作製し各々をサンプリング周波数にする事も可能である。従ってＭＥＭＳ振動子により構成された発振器の発振周波数を用いれば、サンプリング周波数を柔軟に変更し所望の量子化雑音を可変する事が可能になり、より高精度な位相雑音を得るためにサンプリング周波数を上昇させる場合や、より低消費を目指すためサンプリング周波数を低下させる等、要求仕様を回路の変更無しに実現する事ができる。

［適用例５］
本適用例にかかる発振器では、前記複数の発振器部の共振周波数は各々異なる事を特徴とする。

本適用例によれば、制御回路は発振器部の共振周波数を選択できる。従って、ΔΣ回路は高精度にΔΣ変換することができる。

［適用例６］
本適用例にかかる発振器では、前記制御回路は前記複数の発振器部の発振周波数の切り替えを静的状態及び動的状態において行う事を特徴とする。

本適用例によれば、静的切り替えの場合は安定した周波数の波形を出力することが可能である。動的な切り替えの場合、ノイズ特性や消費電流が満足出来ない場合があれば逐次、発振器部を切り替えて所望の特性に適用させることができる。

［適用例７］
本適用例にかかる発振器では、前記ΔΣ回路と前記クロック回路との間に接続され前記クロック信号を分周する第２周波数分周器を備えることを特徴とする。

本適用例によれば、クロック信号が分周される為、さらに細かい周波数に設定することができる。

［適用例８］
本適用例にかかる発振器では、前記第２周波数分周器は前記複数の発振器部毎に接続されることを特徴とする。

本適用例によれば、各周波数のクロック信号の出力にそれぞれ分周器が接続される事により、さらに細かく設定された周波数を選択することができる。

実施形態１にかかるＰＬＬ回路図。 実施形態２にかかるＰＬＬ回路図。 実施形態３にかかるＰＬＬ回路図。 ΔΣ回路に入力されるサンプリング周波数を切り替えた際のノイズシェーピング特性を示す図。

以下、本発明の実施形態について、図面を参照して説明する。
（実施形態１）

図１は、実施形態１にかかるＰＬＬ回路図である。まず、発振器としてのＰＬＬ回路４００の概略構成について説明する。

ＰＬＬ回路４００は入力端子としての基準信号入力端子２００を備えている。図中Ｆ＿ｒｅｆと示す基準信号が外付けの電子装置から基準信号入力端子２００に入力される。Ｆ＿ｒｅｆは高精度に位相と周波数が安定した基準信号となっている。

基準信号入力端子２００から入力された信号はＰＤ（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ：位相比較器）１００に入力される。位相及び周波数比較器としてのＰＤ１００は第１周波数分周器としての分周器１０４と接続されている。ＰＤ１００はＦ＿ｒｅｆと分周器１０４からの出力信号とを比較して周波数及び位相差を出力する。

ＰＤ１００はＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）１０１と接続され、ＰＤ１００は出力信号をチャージポンプとしてのＣＰ１０１に出力する。ＣＰ１０１はＰＤ１００の出力信号に比例した電流信号を出力する。

ＣＰ１０１はＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）回路１０２と接続され、ＣＰ１０１が出力する電流信号は第１低域通過フィルターとしてのＬＰＦ回路１０２に入力される。ＬＰＦ回路１０２はＣＰ１０１が出力する電流信号を平滑化しさらに第１電圧信号に変換する。

ＬＰＦ回路１０２はＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）回路１０３と接続され、ＬＰＦ回路１０２が出力する第１電圧信号は電圧制御発振器としてのＶＣＯ回路１０３に入力される。ＶＣＯ回路１０３は入力電圧に比例する波形の波形信号を出力する発振回路であり、ＬＣ発振回路、ＣＲ発振回路、もしくはリング発振回路で構成されている。ＶＣＯ回路１０３は出力端子３００と接続され、ＶＣＯ回路１０３が出力する波形信号は出力端子３００から外部の電子機器に出力される。従って、ＶＣＯ回路１０３が出力する波形信号は最終的な出力信号になるため、所望の周波数帯域幅を保障する必要がある。

ＶＣＯ回路１０３は出力端子３００の他に分周器１０４に接続される。分周器１０４はＶＣＯ回路１０３の出力周波数を小さくする割り算回路に相当する。分周器１０４がフラクショナルＮ型ＰＬＬの場合は分周数を小数にする事が出来る。“Ｎ”を整数とするとき分周器１０４は分周数を“Ｎ”もしくは“Ｎ＋１”にする事が出来きる機能がある。分周器１０４が小数分周を実現するには単位時間あたりにおいて、この“Ｎ：ＮＮ＋１”の比を変えればよい。

分周器１０４はＶＣＯ回路１０３の他に第２低域通過フィルターとしてのＬＰＦ回路１０５と接続している。このＬＰＦ回路１０５は分周数をＮもしくはＮ＋１に選択するためのコントロールする信号を分周器１０４に出力する。

ＬＰＦ回路１０５はΔΣ回路１０６と接続され、ΔΣ回路１０６は出力周波数制御回路１０９及びクロック回路１０７と接続されている。そして、クロック回路１０７は制御回路１０８と接続されている。ΔΣ回路１０６は出力周波数制御回路１０９から入力された信号を変調したビットストリーム信号をＬＰＦ回路１０５に出力する。ビットストリーム信号はいわゆるＨｉまたはＬｏの１ビット信号である。ビットストリーム信号は多ビット信号でもよく、その場合にはビットストリーム信号はＰＬＬ回路４００に供給される電源電圧を２のべき乗の割った値となる。

前述のようにΔΣ回路１０６の一方の入力は出力周波数制御回路１０９から入力される。出力周波数制御回路１０９には出力端子３００から出力する出力信号の発振周波数の情報が入力される。そして、出力周波数制御回路１０９はその発振周波数の情報を電圧信号に変換し、変換した制御電圧信号としての電圧信号をΔΣ回路１０６に出力する。

ΔΣ回路１０６へはクロック回路１０７より所望のクロック信号が入力される。このクロック信号はΔΣ回路１０６にサンプリング周波数の情報を提供する。ΔΣ回路１０６はこのサンプリング周波数を用いて電圧信号を変調することによりビットストリーム信号を形成する。

クロック回路１０７は発振器部１１０〜発振器部１１２等により構成されている。発振器部の個数は特に限定されず、１つもしくは２つでも良く３つ以上で構成されても良い。発振器部１１０〜発振器部１１２はモノリシック発振器で構成され、モノリシック発振器は振動子と電子回路で構成されている。クロック回路１０７には２つ以上の振動子が設置されている。発振器部１１０〜発振器部１１２はそれぞれ発振周波数が異なり、発振周波数は発振器部１１０が最も低く、発振器部１１２が最も高い。各発振器部の消費電流は発振周波数に依存するため、消費電流も発振器部１１０が最も小さく、発振器部１１２が最も大きい。発振器部１１０〜発振器部１１２の発振周波数はΔΣ回路１０６のサンプリング周波数となる。そして、サンプリング周波数が大きいほどΔΣ回路１０６のノイズシェーピング能力は高くなる。従って前述の消費電流とノイズシェーピング能力は正の相関を有する内容になり、ノイズシェーピング能力が高いほど消費電流も大きくなる。

発振器部１１０〜発振器部１１２はシリコン基板上に形成されたＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）、ＦＢＡＲ（ｆｉｌｍ ｂｕｌｋ ａｃｏｕｓｔｉｃ ｒｅｓｏｎａｔｏｒ）、ＢＡＷ（ｂｕｌｋ ａｃｏｕｓｔｉｃ ｗａｖｅ）のいずれかであるのが好ましい。外付けの振動子を用いるときに比べ発振子の面積を低減することができる。

発振器部１１０〜発振器部１１２の周波数選択性Ｑ値はそれぞれ異なる構成とするのが好ましい。周波数選択素子のＱ値が選択出来る事により、より高精度なΔΣ変換ができる。

従って、ＰＬＬ回路４００の用途により消費電流を抑えてノイズ特性を許容する場合は、クロック回路１０７から低い発振周波数を出力する発振器部１１０を選択する。消費電流が増加してもノイズ特性を可能な限り低減させたい場合にはクロック回路１０７から高い発振周波数を出力する発振器部１１２を選択する。これによりユーザーはノイズ特性と消費電流の組合せのなかで用途に最適なノイズ特性と消費電流とに変更する事が可能となる。

このとき、ＰＬＬ回路４００は外付け部品やＩＣの変更等をする事無く変更する事が可能となる。さらに加えてＰＬＬ回路４００は前記の理由よりコストやデバイスの面積の増加を行うことなく所望の特性を得る事が可能となる。

制御回路１０８は発振器部１１０〜発振器部１１２が出力するクロック信号のうちどのクロック信号をΔΣ回路１０６に出力するかを制御する回路である。

クロック回路１０７内の発振器部１１０、発振器部１１１、発振器部１１２の切り替えは静的な切り替えか（例：電源投入直後のＰＬＬが動作する前）、動的な（例：ＰＬＬ動作中に切り替える）切り替えのどちらでもできるのが好ましい。静的切り替えの場合は安定した周波数の波形を出力することが可能である。動的な切り替えの場合、ノイズ特性や消費電流が満足出来ない場合があれば逐次、発振器部を切り替えると言った形態が可能となる。

発振器部の切り替えモードとしては、用途によって積極的に切り替える方法もある。例えば、ＰＬＬ回路４００の出力信号の発振周波数が色々な用途に使われるような場合、ノイズ特性が要求される信号系の場合、クロック回路１０７は発振周波数の高い発振器部１１２を選択する。ノイズ特性が低いもしくは低消費電流が要求される信号系の場合、クロック回路１０７は発振周波数の低い発振器部１１０を選択する。

すなわち、制御回路１０８がサンプリング周波数を可変させる事によりＰＬＬ回路４００は任意のノイズシェーピング特性を有する出力信号を出力する事が可能となり最適なノイズ特性を選択出来る事になる。サンプリング周波数の増減は消費電流に比例する。そのため、最も低ノイズとなる発振出力を希望する場合は可能な限りサンプリング周波数を増加させ、もっとも低消費を希望する場合はサンプリング周波数を低下させることができる。従って、ＰＬＬ回路４００は用途に応じてノイズ特性と消費電流の関係を選択する事が出来る。

（実施形態２）
次に、本発明の実施形態２にかかるＰＬＬ回路について図２のＰＬＬ回路図を用いて説明する。尚、本実施形態において、上記実施形態１と同様の部材または部位については詳細な説明は省略する。本実施形態が実施形態１と異なるところは、ΔΣ回路１０６とクロック回路１０７との間に分周回路を配置した点にある。

すなわち、図２に示すように、ＰＬＬ回路４０１ではΔΣ回路１０６とクロック回路１０７との間に第２周波数分周器としての分周回路１１３が配置されている。この分周回路１１３は分周比を調整することができる。従って、クロック回路１０７出力に分周回路１１３が接続されている為、ΔΣ回路１０６に入力されるサンプリング周波数を詳細に調整及び選択する事が可能となる。尚、分周回路１１３の分周比はＮ（整数）となる。

（実施形態３）
次に、本発明の実施形態３にかかるＰＬＬ回路について図３のＰＬＬ回路図を用いて説明する。尚、本実施形態において、上記実施形態１と同様の部材または部位については詳細な説明は省略する。本実施形態が実施形態１と異なるところは、クロック回路の内部に分周回路を配置した点にある。

すなわち、図３に示すように、ＰＬＬ回路４０２はクロック回路１１６を備えている。クロック回路１１６はΔΣ回路１０６と接続され、さらに、制御回路１０８と接続されている。クロック回路１１６は発振器部１１０〜発振器部１１２及び分周回路１１３〜第２周波数分周器としての分周回路１１５を備えている。発振器部１１０は分周回路１１３と接続し、分周回路１１３はΔΣ回路１０６と接続している。同様に、発振器部１１１は分周回路１１４と接続し、第２周波数分周器としての分周回路１１４はΔΣ回路１０６と接続している。発振器部１１２は分周回路１１５と接続し、分周回路１１５はΔΣ回路１０６と接続している。

制御回路１０８は発振器部１１０〜発振器部１１２及び分周回路１１３〜分周回路１１５に接続されている。そして、制御回路１０８は発振器部１１０〜発振器部１１２が出力するクロック信号を制御する。さらに、制御回路１０８は分周回路１１３〜分周回路１１５の分周比を制御する。

発振器部１１０は分周回路１１３にクロック信号を出力し、分周回路１１３はクロック信号を分周してΔΣ回路１０６に出力する。同様に、発振器部１１１は分周回路１１４にクロック信号を出力し、分周回路１１４はクロック信号を分周してΔΣ回路１０６に出力する。発振器部１１２は分周回路１１５にクロック信号を出力し、分周回路１１５はクロック信号を分周してΔΣ回路１０６に出力する。

この分周回路１１３〜分周回路１１５は分周比を調整することができる。クロック回路１１６の発振器部１１０〜発振器部１１２にそれぞれ分周回路が設けられる事により実施例２に比べて発振器部１１０、発振器部１１１、発振器部１１２の出力を個別に分周する事が出来る。このため、ΔΣ回路１０６に入力されるサンプリング周波数をさらに詳細に調整及び選択する事が可能となる。尚、分周回路１１３、１１４、１１５、の分周比はＮ（整数）となる。従って、クロック回路１１６は実施例２に比べより詳細に分周した信号を出力する事が可能になる。

（比較例）
図４はΔΣ回路に入力されるサンプリング周波数を切り替えた際のノイズシェーピング特性を示す図である。縦軸はノイズ強度を示し、横軸は周波数を示す。第１分布１１７と第２分布１１８とはサンプリング周波数が異なる条件の分布を示している。そして、第２分布１１８のサンプリング周波数は第１分布１１７のサンプリング周波数の２倍の周波数となっている。

第２分布１１８が第１分布１１７よりノイズ強度が小さいことから、サンプリング周波数を２倍にするとノイズシェーピングが向上することが分かる。従って、サンプリング周波数を高くすることによりＰＬＬ回路４００はノイズ特性を低減させた状態を選択する事が可能となる。

１００…位相及び周波数比較器としてのＰＤ、１０１…チャージポンプとしてのＣＰ、１０２…第１低域通過フィルターとしてのＬＰＦ回路、１０３…電圧制御発振器としてのＶＣＯ回路、１０４…第１周波数分周器としての分周器、１０５…第２低域通過フィルターとしてのＬＰＦ回路、１０６…ΔΣ回路、１０７…クロック回路、１０８…制御回路、１０９…出力周波数制御回路、１１０，１１１，１１２…発振器部、１１３，１１４，１１５…第２周波数分周器としての分周回路、２００…入力端子としての基準信号入力端子、３００…出力端子、４００…発振器としてのＰＬＬ回路。

Claims (8)

1. 基準信号が入力される入力端子と、
   第１周波数分周器と、
   前記入力端子及び前記第１周波数分周器と接続され、前記基準信号の位相及び周波数と前記第１周波数分周器の出力信号の位相及び周波数とを比較する位相及び周波数比較器と、
   前記位相及び周波数比較器と接続され、前記位相及び周波数比較器の出力に比例した電流信号を出力するチャージポンプと、
   前記チャージポンプと接続され、前記電流信号を平滑化し、前記平滑化した電流信号を電圧に変換した第１電圧信号を出力する第１低域通過フィルターと、
   前記第１低域通過フィルターと接続され、前記第１電圧信号に対応する周波数の波形信号を出力する電圧制御発振器と、
   前記電圧制御発振器と接続され、前記波形信号を出力する出力端子と、
   前記第１周波数分周器と接続され、前記第１周波数分周器に周波数分周する分周数を指示するコントロール信号を出力する第２低域通過フィルターと、
   前記第２低域通過フィルターと接続され、前記第２低域通過フィルターにビットストリーム信号を出力するΔΣ回路と、
   前記ΔΣ回路と接続され、出力周波数を制御する制御電圧信号を出力する出力周波数制御回路と、
   前記ΔΣ回路と接続され、前記制御電圧信号をサンプリングするクロック信号を出力するクロック回路と、
   前記クロック回路が有する発振周波数の異なる複数の発振器部の出力を切り換える制御回路と、を備え、
   前記第１周波数分周器は前記位相及び周波数比較器及び前記電圧制御発振器と接続され、前記電圧制御発振器の出力を周波数分周して前記位相及び周波数比較器に出力し、
   前記発振器部はモノリシック発振器で構成され、前記モノリシック発振器は振動子及び電子回路を含むことを特徴とする発振器。
2. 請求項１に記載の発振器であって、
   前記ΔΣ回路が出力するビットストリーム信号のノイズを小さくするときには、ノイズを大きくするときに比べてクロック信号の周波数を高くすることを特徴とする発振器。
3. 請求項１または２に記載の発振器であって、
   前記振動子は２個以上で構成されていることを特徴とする発振器。
4. 請求項１〜３のいずれか一項に記載の発振器であって、
   前記振動子はシリコン基板上に形成されたＭＥＭＳ、ＦＢＡＲ、ＢＡＷのいずれかである事を特徴とする発振器。
5. 請求項１〜４のいずれか一項に記載の発振器であって、
   前記複数の発振器部の共振周波数は各々異なる事を特徴とする発振器。
6. 請求項１〜５のいずれか一項に記載の発振器であって、
   前記制御回路は前記複数の発振器部の発振周波数の切り替えを静的状態及び動的状態において行う事を特徴とする発振器。
7. 請求項１〜６のいずれか一項に記載の発振器であって、
   前記ΔΣ回路と前記クロック回路との間に接続され前記クロック信号を分周する第２周波数分周器を備えることを特徴とする発振器。
8. 請求項７に記載の発振器であって、
   前記第２周波数分周器は前記複数の発振器部毎に接続されることを特徴とする発振器。