KR20220161083A - Pvt 변화에 둔감한 디지털 제어 오실레이터 및 이를 포함하는 디지털 위상 고정 루프 - Google Patents

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Abstract

디지털 제어 오실레이터는, 본 개시의 예시적 실시예에 따라, 기준 전류에 부합하는 바이어스 전압을 기반으로 공급 전류를 생성하도록 구성된 전류 미러, 상기 기준 전류가 출력되는 제1 노드를 통해 상기 전류 미러와 연결되고, 제1 제어 신호에 따라 가변적인 저항치를 제공하도록 구성된 가변 저항, 상기 공급 전류가 출력되는 제2 노드를 통해 상기 전류 미러와 연결되고, 상기 공급 전류를 기반으로 발진 신호를 생성하도록 구성된 발진 회로 및 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기반으로 상기 바이어스 전압을 제어하도록 구성된 피드백 회로를 포함한다.

Description

PVT 변화에 둔감한 디지털 제어 오실레이터 및 이를 포함하는 디지털 위상 고정 루프{A DIGITALLY CONTROLLED OSCILLATOR INSENSITIVE TO PROCESS, VOLTAGE, TEMPERATURE CHANGES AND A DIGITAL PHASE LOCKED LOOP INCLUDING THE SAME}
본 개시의 기술적 사상은 디지털 제어 오실레이터에 관한 것으로서, 자세하게는 전류 미러를 포함하는 디지털 제어 오실레이터에 관한 것이다.
집적 회로에서 발진(oscillation) 신호는 다양하게 활용될 수 있다. 예를 들면, 디지털 신호를 처리하는 집적 회로의 동작은 발진 신호(또는, 클록 신호)에 동기될 수 있고, RF 대역의 신호와 같은 아날로그 신호를 처리하데 발진 신호가 사용될 수도 있다. 발진 신호의 생성을 위하여, 아날로그 PLL(Phased Locked Loop)과 같은 아날로그 회로를 대체하여 디지털 PLL과 같은 디지털 회로가 사용될 수 있고, 디지털 회로는 양호한 특성을 가지는 디지털 제어 오실레이터(Digitally Controlled Oscillator; DCO)를 포함하는 것이 요구될 수 있다.
한편, 디지털 제어 오실레이터의 구조의 특성상 PVT(Process, Voltage, Temperature)의 변화에 민감한 부분이 존재하여 발진 신호의 주파수가 PVT의 변화에 따라 흔들리는(fluctuated) 문제가 있었다.
본 개시의 기술적 사상은 PVT 변화에 둔감하여 원하는 주파수를 갖는 발진 신호를 지속적으로 출력할 수 있는 디지털 제어 오실레이터를 제공하는 데에 있다.
본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터는, 기준 전류에 부합하는 바이어스 전압을 기반으로 공급 전류를 생성하도록 구성된 전류 미러, 상기 기준 전류가 출력되는 제1 노드를 통해 상기 전류 미러와 연결되고, 제1 제어 신호에 따라 가변적인 저항치를 제공하도록 구성된 가변 저항, 상기 공급 전류가 출력되는 제2 노드를 통해 상기 전류 미러와 연결되고, 상기 공급 전류를 기반으로 발진 신호를 생성하도록 구성된 발진 회로 및 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기반으로 상기 바이어스 전압을 제어하도록 구성된 피드백 회로를 포함한다.
본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터는, 기준 전류에 부합하는 바이어스 전압을 기반으로 공급 전류를 생성하도록 구성된 전류 미러, 상기 기준 전류가 출력되는 제1 노드를 통해 상기 전류 미러와 연결되고, 가변적인 저항치를 제공하도록 구성된 가변 저항, 상기 공급 전류가 출력되는 제2 노드를 통해 상기 전류 미러와 연결되고, 상기 공급 전류를 수신하도록 구성된 발진 회로 및 상기 제1 노드 및 상기 제2 노드와 연결되어 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 입력으로 수신하고, 상기 전류 미러의 내부 노드와 연결되어 상기 제1 노드의 전압과 상기 제2 노드의 전압 간의 차이에 기반된 피드백을 상기 내부 노드로 출력하도록 구성된 증폭기를 포함한다.
본 개시의 예시적 실시예에 따른 디지털 위상 고정 루프는, 클록 신호를 분주하여 분주된 신호를 출력하는 분주기, 상기 분주된 신호와 기준 신호를 비교하여 비교 신호를 출력하는 시간-디지털 컨버터, 상기 비교 신호를 기반으로 제어 신호를 출력하는 디지털 루프 필터 및 상기 제어 신호를 기반으로 조정된 주파수를 갖는 클록 신호를 출력하는 디지털 제어 오실레이터를 포함하며, 상기 디지털 제어 오실레이터는, 기준 전류에 부합하는 바이어스 전압을 기반으로 공급 전류를 생성하도록 구성된 전류 미러, 상기 기준 전류가 출력되는 제1 노드를 통해 상기 전류 미러와 연결되는 가변 저항, 상기 공급 전류가 출력되는 제2 노드를 통해 상기 전류 미러와 연결되는 발진 회로 및 상기 제1 및 제2 노드에 각각 연결된 제1 및 제2 입력 단자와 상기 전류 미러의 내부 노드에 연결된 출력 단자가 구비된 증폭기를 포함하는 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터는 피드백 회로의 네거티브 피드백을 이용하여 PVT 변화에 따른 전류 미러의 바이어스 전압의 변화를 억제함으로써 PVT 변화에 둔감한 출력 신호를 생성할 수 있다. 또한, 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터는 피드백 회로 외에 전력을 소모하는 추가적인 회로 구성이 요구되지 않는 바, 저전력으로 동작할 수 있다.
본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터는 보정 회로를 이용하여 출력 신호의 주파수에 영향을 주는 노드의 전압을 온도 변화에 둔감하게 함으로써 원하는 주파수를 갖는 출력 신호를 안정적으로 출력할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터의 동작 방법을 나타내는 순서도이다.
도 3a 및 도 3b는 비교 예시들에 따른 디지털 제어 오실레이터를 나타내는 회로도이다.
도 4는 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터를 타나내는 회로도이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 발진 회로의 예시들을 나타내는 회로도 및 블록도이다.
도 6은 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터를 나타내는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터의 동작 방법을 나타내는 순서도이다.
도 8은 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터를 나타내는 블록도이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터를 나타내는 블록도이다.
도 10은 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터를 나타내는 블록도이다.
도 11a 내지 도 11c는 본 개시의 예시적 실시예에 따라 도 10의 가변 저항, 바이어스 회로 및 전류원 회로의 예시를 나타내는 회로도들이다.
도 12는 본 개시의 예시적 실시예에 따른 디지털 위상 고정 루프를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시 예에 따른 전자 장치를 나타내는 블록도이다.
도 14는 본 개시의 예시적 실시예에 따른 집적 회로를 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터(10)를 나타내는 블록도이다. 디지털 제어 오실레이터(Digitally Controlled Oscillator; DCO)(10)는, 일부 실시예들에서 반도체 공정에 의해서 제조되는 하나의 집적 회로로서 구현될 수도 있고, 일부 실시예들에서 집적 회로를 포함하는 적어도 하나의 반도체 패키지 및 반도체 패키지가 실장된 보드를 포함할 수도 있다.
디지털 제어 오실레이터(10)는 적어도 하나의 비트(bit)를 포함하는 제어 신호(CTR)에 따라 조정되는 주파수를 가지고 진동하는 출력 신호(OUT)를 생성할 수 있다. 도 1에 도시된 바와 같이, 디지털 제어 오실레이터(10)는 전류 미러(11), 피드백 회로(12), 기준 전류원(13) 및 발진 회로(14)를 포함할 수 있다. 전류 미러(11)는 피드백 회로(12), 기준 전류원(13) 및 발진 회로(14)와 연결될 수 있고, 기준 전류(IREF)를 기반으로 공급 전류(ISUP)를 생성할 수 있다. 기준 전류원(13)은 기준 전류(IREF)를 전류 미러(11)로부터 인출할 수 있고, 발진 회로(14)는 공급 전류(ISUP)에 따라 가변되는 주파수를 갖는 출력 신호(OUT)를 생성할 수 있다. 제어 신호(CTR)에 따라 기준 전류(IREF) 및/또는 공급 전류(ISUP)의 크기가 가변될 수 잇고, 결과적으로 출력 신호(OUT)의 주파수가 제어 신호(CTR)에 따라 결정될 수 있다. 본 명세서에서, 출력 신호(OUT)는 발진 신호, 클록 신호 등으로 지칭될 수 있고, 출력 신호(OUT)의 주파수는 출력 주파수로 지칭될 수 있다.
미세화된 반도체 공정에 기인하여, 집적 회로에서 공급 전압의 감소 및 누설 전류의 증가가 발생할 수 있다. 이에 따라 양호한 성능을 제공하는 아날로그 회로의 설계가 용이하지 아니할 수 있고, 기존 아날로그 회로를 대체하는 디지털 회로가 요구될 수 있다. 집적 회로에서 다양한 용도로 사용될 수 있는 발진 신호를 생성하기 위한 디지털 회로 역시 요구될 수 있다. 예를 들면, 아날로그 회로로서 CPPLL(Charge Pump Phased Locked Loop)을 대체하기 위한 디지털 PLL이 구현될 수 있고, 디지털 PLL의 성능은 디지털 제어 오실레이터(DCO)의 성능에 좌우될 수 있다.
한편, PVT 변화에 따라 전류 미러(11)의 바이어스 전압은 변할 수 있으며, 이로 인해 기준 전류(IREF) 및/또는 공급 전류(ISUP)가 변하게 되어 출력 신호(OUT)의 주파수에 영향을 끼칠 수 있다. 이러한 영향은 디지털 제어 오실레이터(10)의 성능에 부정적일 수 있다. 전류 미러(11)의 바이어스 전압은 공급 전류(ISUP)의 생성에 기초되는 요소로서 이에 대한 구체적인 내용은 도 3a 내지 도 4에서 서술한다.
본 개시의 예시적 실시예에 따른 피드백 회로(12)는 PVT 변화에 따른 전류 미러(11)의 바이어스 전압의 변화를 억제할 수 있다. 예시적 실시예로, 피드백 회로(12)는 전류 미러(11)와 제1 및 제2 노드(N1, N2)를 통해 연결될 수 있다. 제1 노드(N1)는 전류 미러(11)와 기준 전류원(13)이 연결된 노드이고, 제2 노드(N2)는 전류 미러(11)와 발진 회로(14)가 연결된 노드일 수 있다. 피드백 회로(12)는 제1 노드(N1)의 제1 전압 및 제2 노드(N2)의 제2 전압을 수신하고, 제1 및 제2 전압을 기반으로 피드백(FB)을 생성하여 전류 미러(11)에 제공할 수 있다. 피드백(FB)은 전류 미러(11)의 바이어스 전압을 제어하기 위한 것으로서, 일 예로, 피드백(FB)은 PVT 변화에 따른 바이어스 전압의 변화를 억제할 수 있다. 즉, 피드백(FB)은 전류 미러(11)에 바이어스 전압에 대한 네거티브 피드백일 수 있다.
본 명세서에서는 PVT 변화에 따라 전류 미러(11)의 바이어스 전압이 변하는 예시를 중심으로 서술하나, 이는 예시적 실시예로 이에 국한되지 않으며, PVT 변화에 따라 변하는 임의의 파라미터(예를 들면, 전원 전압(VDD))에도 본 개시의 기술적 사상이 적용될 수 있음은 분명하다.
본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터(10)는 피드백 회로(12)의 네거티브 피드백을 이용하여 PVT 변화에 따른 전류 미러(11)의 바이어스 전압의 변화를 방지함으로써 PVT 변화에 둔감한 출력 신호(OUT)를 생성할 수 있다. 또한, 디지털 제어 오실레이터(10)는 피드백 회로(12) 외에 전력을 소모하는 추가적인 회로 구성이 요구되지 않는 바, 저전력으로 동작할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터의 동작 방법을 나타내는 순서도이다.
도 2를 참조하면, 단계 S100에서 디지털 제어 오실레이터는 PVT 변화에 따른 전류 미러의 바이어스 전압의 변화를 감지할 수 있다. 예시적 실시예로, 디지털 제어 오실레이터는 전류 미러에서 생성된 기준 전류를 출력하는 노드의 전압을 모니터링하여 바이어스 전압의 변화를 감지할 수 있다. 단계 S110에서 디지털 제어 오실레이터는 감지 결과를 기반으로 바이어스 전압의 변화를 억제하기 위한 네거티브 피드백을 생성할 수 있다. 단계 S120에서 디지털 제어 오실레이터는 네거티브 피드백을 전류 미러에 제공함으로써 바이어스 전압을 조정할 수 있다.
도 3a 및 도 3b는 비교 예시들에 따른 디지털 제어 오실레이터(20a, 20b)를 나타내는 회로도이다.
구체적으로, 도 3a는 가변 저항(VR21)의 저항치에 따라 출력 신호(OUT)의 주파수가 조절되는 디지털 제어 오실레이터(20a)를 나타내고, 도 3b는 BMR(Beta Multiplier Reference)가 구비된 디지털 제어 오실레이터(20b)를 나타낸다.
도 3a를 참조하면, 디지털 제어 오실레이터(20a)는 전류 미러를 형성하는 트랜지스터들(T21, T22), 기준 전류(IREF)의 크기를 결정하는 가변 저항(VR21) 및 공급 전류(ISUP)에 따라 출력 신호(OUT)를 생성하는 발진 회로(OC21)를 포함할 수 있다. 전류 미러를 형성하는 트랜지스터들(T21, T22)은 p-채널 FET(Field-Effect Transistor)들일 수 있고, 바이어스 전압(VBIAS)을 공유할 수 있다. 본 명세서에서, FET는 트랜지스터로서 지칭될 수 있고, 일부 실시예들에서 FET는 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)일 수 있다. 가변 저항(VR21)의 저항치(resistance)가 감소할수록 기준 전류(IREF)가 증가할 수 있고, 이에 따라 공급 전류(ISUP)가 증가함으로써 출력 신호(OUT)의 주파수가 증가할 수 있다. 다른 한편으로, 가변 저항(VR21)의 저항치가 증가할수록 기준 전류(IREF)가 감소할 수 있고, 이에 따라 공급 전류(ISUP)가 감소함으로써 출력 신호(OUT)의 주파수가 감소할 수 있다.
도 3a의 디지털 제어 오실레이터(20a)는 전원 전압 또는 바이어스 전압(VBIAS)에 민감할 수 있다. 예를 들면, PVT 변화에 따라 전원 전압(VDD) 또는 바이어스 전압(VBIAS)이 변동할 수 있고, 가변 저항(VR21)의 양단의 전압이 변동함으로써 기준 전류(IREF)가 변동할 수 있다. 결과적으로, 전원 전압(VDD)의 변동에 기인하여 출력 신호(OUT)의 주파수가 변동할 수 있다.
도 3b를 참조하면, 디지털 제어 오실레이터(20b)에서 BMR(Beta Multiplier Reference)이 채용될 수 있다. 도 3b를 참조하면, 디지털 제어 오실레이터(20b)는, 도 3a의 디지털 제어 오실레이터(20a)와 유사하게 발진 회로(OC22) 및 발진 회로(OC22)에 공급 전류(ISUP)를 제공하는 p-채널 트랜지스터(T24)를 포함할 수 있고, BMR 구조(21)를 포함할 수 있다.
BMR 구조(21)는 2개의 p-채널 트랜지스터들(T25, T23), 2개의 n-채널 트랜지스터들(T27, T26) 및 가변 저항(VR32)을 포함할 수 있다. PVT 변화에 기인하여 기준 전류(IREF)가 증가하는 경우, 가변 저항(VR32)에 의해서 n-채널 트랜지스터(T26)의 소스의 전압이 증가할 수 있고, 이에 따라 n-채널 트랜지스터(T26)의 게이트-소스 전압이 감소할 수 있다. 감소된 게이트-소스 전압은 n-채널 트랜지스터(T26)의 드레인 전류, 즉 기준 전류(IREF)를 감소시킬 수 있으므로, 결과적으로 BMR 구조(21)는 네거티브 피드백(negative feedback)을 제공할 수 있다.
BMR 구조(21)에 의해서 기준 전류(IREF)가 안정적으로 유지될 수 있으나, BMR 구조(21)는 양호하지 아니한 특성, 예컨대 높은 노이즈 민감도 및 전력 소모를 가질 수 있다. 예를 들면, 전류 미러를 형성하는 2개의 p-채널 트랜지스터들(T23, T24)의 크기들의 비율에 따라 상대적으로 작은 기준 전류(IREF)를 증폭시킴으로써 공급 전류(ISUP)가 획득되는 경우, BMR 구조(21)에 기인하는 노이즈 역시 증폭될 수 있고, 이에 따라 발진 회로(OC22)가 생성하는 출력 신호(OUT)가 불안정해질 수 있다. 다른 한편으로, 상대적으로 큰 기준 전류(IREF)를 채용하는 경우, BMR 구조(21)에 의한 전력 소모에 기인하여 디지털 제어 오실레이터(20b)는 높은 전력 소모를 가질 수 있다.
본 개시의 예시적 실시예들에 따른 디지털 제어 오실레이터는 도 3a 및 도 3b의 디지털 제어 오실레이터(20a, 20b)와 비교하여 PVT 변화에 둔감한 출력 신호를 생성함과 동시에 저전력으로 동작할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터(30)를 타나내는 회로도이다. 도 3에 도시된 바와 같이, 디지털 제어 오실레이터(30)는 전류 미러(31), 피드백 회로(32), 가변 저항(33) 및 발진 회로(34)를 포함할 수 있다.
도 4를 참조하여 전술된 바와 유사하게, 전류 미러(31)는 기준 전류(IREF)에 부합하는 바이어스 전압(VBIAS)를 기반으로 공급 전류(ISUP)를 생성할 수 있고, 공급 전류(ISUP)를 발진 회로(34)에 제공할 수 있다. 전류 미러(31)는 제1 및 제2 트랜지스터(T31, T32)를 포함할 수 있다. 제1 트랜지스터(T31)는 기준 전류(IREF)를 기반으로 바이어스 전압(VBIAS)을 생성하고, 제2 트랜지스터(T32)는 바이어스 전압(VBIAS)을 기반으로 공급 전류(ISUP)를 생성할 수 있다. 기준 전류(IREF)에 대한 공급 전류(ISUP)의 비율은 제1 트랜지스터(T31)의 크기(예컨대, 채널 폭)에 대한 제2 트랜지스터(T32)의 크기의 비율에 의해서 결정될 수 있다.
가변 저항(33)의 일단은 전류 미러(31)와 제1 노드(N1)를 통해 연결되고, 타단은 접지될 수 있다. 가변 저항(33)은 도 1의 기준 전류원(13)의 일 구현예로서, 디지털 제어 오실레이터(30)에 가변되는 저항치(RVAR)를 제공할 수 있다. 예를 들어, 가변 저항(33)은 복수의 저항들 및 복수의 스위치들을 포함할 수 있다. 복수의 스위치들 각각은 제어 신호의 비트에 따라 턴-온 또는 턴-오프됨으로써 복수의 저항들 각각을 가변 저항(33)의 양단에 전기적으로 연결시키거나 해제할 수 있다. 기준 전류(IREF)는 가변 저항(33)을 통과할 수 있고, 제1 노드(N1)의 전압은 기준 전압으로서 기준 전류(IREF) 및 가변 저항(33)의 저항치(RVAR)에 의해 결정될 수 있다. 가변 저항(33)의 예시는 도 11a에서 후술될 것이다.
발진 회로(34)는 제2 노드(N2)를 통해서 공급 전류(ISUP)를 수신할 수 있고, 공급 전류(ISUP)에 따라 가변되는 주파수를 가지는 출력 신호(OUT)를 생성할 수 있다. 발진 회로(34)가 공급 전류(ISUP)를 수신함으로써 제2 노드(N2)의 전압이 생성될 수 있다. 발진 회로(33)의 예시들은 도 5a 및 도 5b를 참조하여 후술될 것이다.
예시적 실시예로, 피드백 회로(32)는 증폭기(AMP)를 포함할 수 있다. 증폭기(AMP)는 기준 전류(IREF)를 출력하는 제1 노드(N1)와 연결된 제1 입력 단자, 공급 전류(ISUP)를 출력하는 제2 노드(N2)와 연결된 제2 입력 단자 및 전류 미러(31)의 내부 노드(N3)와 연결된 출력 단자를 포함할 수 있다. 제1 노드(N1)는 가변 저항(33)과 연결되어 제1 노드(N1)의 전압은 기준 전류(IREF)의 크기에 따라 민감하게 변할 수 있으며, 제2 노드(N2)는 발진 회로(34)와 연결되어 공급 전류(ISUP)의 크기에 따라 둔감하게 변할 수 있다. 이에 따라, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 차이의 변화는, 기준 전류(IREF)의 변화를 나타내며, 더 나아가, 바이어스 전압(VBIAS)의 변화를 나타낼 수 있다.
예시적 실시예로, 증폭기(AMP)는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 비교하여 비교 결과를 기반으로 피드백을 생성할 수 있다. 구체적으로, 증폭기(AMP)는 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간의 차이를 증폭하여 피드백으로서 출력할 수 있다. 증폭기(AMP)의 증폭비는 바이어스 전압(VBIAS)을 조정하기에 적합한 수치로 미리 설정될 수 있다. 일 예로, 증폭기(AMP)의 증폭비는 디지털 제어 오실레이터(30)에 대한 캘리브레이션 동작에서 설정될 수 있다.
예시적 실시예로, 증폭기(AMP)는 출력 단자를 통해 생성한 피드백을 내부 노드(N3)에 제공할 수 있다. 증폭기(AMP)는 전류 미러(31)에 피드백을 제공함으로써 PVT 변화에 따른 바이어스 전압(VBIAS)의 변화를 줄일 수 있으며, 그 결과 전류 미러(31)는 PVT 변화에도 일정한 기준 전류(IREF) 및/또는 공급 전류(ISUP)를 생성할 수 있다.
일 예로, 증폭기(AMP)는 PVT 변화에 의해 바이어스 전압(VBIAS)이 낮아짐에 따라 증가하는 제1 노드(N1)의 입력 전압에 응답하여 바이어스 전압(VBIAS)을 증가시키기 위한 피드백을 생성하고, PVT 변화에 의해 바이어스 전압(VBIAS)이 높아짐에 따라 감소되는 제1 노드(N1)의 입력 전압에 응답하여 바이어스 전압(VBIAS)을 감소시키기 위한 피드백을 생성할 수 있다. 결과적으로, 증폭기(AMP)는 전류 미러(31)의 내부 노드(N3)의 전압인 바이어스 전압(VBIAS)에 네거티브 피드백을 제공할 수 있다.
전술된 바와 같이, 디지털 제어 오실레이터(30)는 도 2a의 디지털 제어 오실레이터(20a)와 비교하여 PVT 변화에 둔감한 출력 신호(OUT)를 생성할 수 있으며, 도 2b의 디지털 제어 오실레이터(20b)와 비교하여 기준 전류(IREF)가 흐르는 추가적인 경로를 포함하지 않아 저전력 동작에 유리할 수 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 발진 회로(40a, 40b)의 예시들을 나타내는 회로도 및 블록도이다. 도 1을 참조하여 서술된 바와 같이, 도 5a 및 도 5b의 발진 회로(40a, 40b)는 공급 전류(ISUP)에 따라 가변되는 주파수를 가지는 출력 신호(OUT)를 생성할 수 있다. 도 5a 및 도 5b의 발진 회로(40a, 40b)와 상이한 발진 회로에도 본 개시의 예시적 실시예들이 적용될 수 있는 점은 이해될 것이다.
도 5a를 참조하면, 발진 회로(40a)는 링(ring) 오실레이터를 포함할 수 있다. 도 5a에 도시된 바와 같이, 발진 회로(40a)는 복수의 인버터들(INV1 내지 INV5)의 체인을 포함할 수 있고, 복수의 인버터들(INV1 내지 INV5) 각각은 공급 전류(ISUP)를 수신할 수 있다. 복수의 인버터들(INV1 내지 INV5) 각각은 공급 전류(ISUP)에 따라 가변되는 지연을 제공할 수 있고, 이에 따라 출력 신호(OUT)는 공급 전류(ISUP)에 따라 가변되는 주파수를 가질 수 있다. 비록 도 5a의 예시에서 발진 회로(40a)는 5개의 인버터들(INV1 내지 INV5)을 포함하는 것으로 도시되었으나, 일부 실시예들에서 발진 회로(40a)는 5개 미만 혹은 5개 초과의 인버터들을 포함할 수도 있다.
도 5b를 참조하면, 발진 회로(40b)는 지연 라인(41)을 포함할 수 있다. 예를 들면, 지연 라인(41)은 지연 고정 루프(Delayed Lined Loop; DLL)에 포함될 수 있다. 도 5b에 도시된 바와 같이, 지연 라인(41)은 복수의 지연 셀들(D1, D2,..., Dn)을 포함할 수 있고(n은 2보다 큰 정수), 복수의 지연 셀들(D1, D2,..., Dn) 각각은 공급 전류(ISUP)를 수신할 수 있다. 복수의 지연 셀들(D1, D2,..., Dn) 각각은 공급 전류(ISUP)에 따라 가변되는 지연을 제공할 수 있고, 이에 따라 제2 신호(SIG2)는 제1 신호(SIG1)로부터 가변적으로 지연될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터(50)를 나타내는 블록도이다. 도 6에 도시된 바와 같이, 전류 미러(51), 피드백 회로(52), 기준 전류원(53), 발진 회로(54) 및 보정 회로(55)를 포함할 수 있다. 이하에서, 도 6에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략된다. 또한, 온도의 변화에 따라 제1 노드(N1)의 전압이 변할 수 있으며, 이는, 기준 전류원(53)이 도 4에서와 같이 가변 저항(33)으로 구현되고, 가변 저항(33)의 저항치(RVAR)가 온도에 따라 가변적인 특성을 갖는 것에 기인된 것일 수 있다. 한편, 온도에 따른 제1 노드(N1)의 전압의 변화는 출력 신호(OUT)의 주파수에 영향을 줄 우려가 있다.
도 6을 참조하면, 보정 회로(55)는 기준 전류원(53)과 제1 노드(N1)에서 병렬적으로 연결될 수 있다. 보정 회로(55)는 제1 노드(N1)와 접지 사이에 연결될 수 있다. 예시적 실시예로, 보정 회로(55)는 온도에 따라 변하는 제1 노드(N1)의 전압을 고려하여 제1 노드(N1)의 전압의 변화를 제거하기 위한 보정 전류를 생성할 수 있다. 구체적으로, 보정 회로(55)는 제1 노드(N1)로부터 인출되는 보정 전류의 크기를 조절하여 제1 노드(N1)의 전압을 온도 변화에 둔감하게 만들 수 있다.
본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터(50)는 보정 회로(55)를 이용하여 제1 노드(N1)의 전압을 온도 변화에 둔감하게 함으로써 원하는 주파수를 갖는 출력 신호(OUT)를 안정적으로 출력할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터의 동작 방법을 나타내는 순서도이다.
도 7을 참조하면, 단계 S200에서 디지털 제어 오실레이터는 온도 변화에 따른 전류 미러와 기준 전류원 사이의 제1 노드의 전압의 변화에 대응하는 보정 전류를 생성할 수 있다. 예시적 실시예로, 보정 전류는 제1 노드로부터 인출되는 전류로서, 증가하는 제1 노드의 전압에 응답하여 보정 전류는 증가하고, 감소하는 제1 노드의 전압에 응답하여 보정 전류는 감소할 수 있다. 단계 S210에서 디지털 제어 오실레이터는 보정 전류를 이용하여 제1 노드의 전압을 조정할 수 있다. 이를 통해, 디지털 제어 오실레이터는 제1 노드의 전압을 온도 변화에 둔감하게 만들 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터(60)를 나타내는 블록도이다. 도 8에 도시된 바와 같이, 전류 미러(61), 피드백 회로(62), 가변 저항(63), 발진 회로(64) 및 보정 회로(65)를 포함할 수 있다. 이하에서, 도 8에 대한 설명 중 도 1 및 도 6에 대한 설명과 중복되는 내용은 생략된다.
도 8을 참조하면, 보정 회로(65)는 보정 전류원(CS_PTAT)을 포함할 수 있다. 보정 전류원(CS_PTAT)은 가변 저항(63)과 제1 노드(N1)에서 병렬적으로 연결될 수 있다. 보정 전류원(CS_PTAT)은 제1 노드(N1)와 접지 사이에 연결될 수 있다. 일 예로, 가변 저항(63)은 온도가 증가함에 따라 저항치가 증가하는 PTAT(Proportional To Absolute Temperature)의 특성을 가질 수 있다. 이 때, 온도가 증가함에 따라 가변 저항(63)에 걸리는 전압에 대응하는 제1 노드(N1 )의 전압은 증가할 수 있다. 보정 전류원(CS_PTAT)는 증가된 제1 노드(N1)의 전압에 응답하여 증가된 보정 전류를 생성하고, 제1 노드(N1)로부터 증가된 보정 전류를 인출함으로써 제1 노드(N1)의 전압을 낮출 수 있다. 온도가 감소함에 따라 가변 저항(63)에 걸리는 전압에 대응하는 제1 노드(N1)의 전압은 감소할 수 있다. 보정 전류원(CS_PTAT)는 감소된 제1 노드(N1)의 전압에 응답하여 감소된 보정 전류를 생성하고, 제1 노드(N1)로부터 감소된 보정 전류를 인출함으로써 제1 노드(N1)의 전압을 높일 수 있다.
예시적 실시예로, 보정 전류원(CS_PTAT)는 가변 저항(63)의 PTAT의 특성과 동일한 PTAT 특성을 가질 수 있다. 즉, 보정 전류원(CS_PTAT)는 온도가 증가함에 따라 증가하는 보정 전류를 생성할 수 있다. 일부 실시예에서, 가변 저항(63)은 CTAT(Complementary To Absolute Temperature) 특성을 갖는 때에, 보정 전류원(CS_PTAT)은 CTAT 특성을 가질 수 있다.
도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터(70)를 나타내는 블록도이다. 이하에서, 도 9a 및 도 9b에 대한 설명 중 도 1 및 도 6에 대한 설명과 중복되는 내용은 생략될 것이다.
도 9a를 참조하면, 디지털 제어 오실레이터(70)는 제1 및 제2 제어 신호(CTR1, CTR2)를 포함하는 제어 신호(CTR)를 수신할 수 있고, 제어 신호(CTR)에 따라 가변되는 주파수를 갖는 출력 신호(OUT)를 생성할 수 있다. 도 9a에 도시된 바와 같이, 디지털 제어 오실레이터(70)는 전류 미러(71), 피드백 회로(72), 기준 전류원(73) 및 발진 회로(74)를 포함할 수 있다. 제1 제어 신호(CTR1)는 적어도 하나의 비트를 포함할 수 있고, 전류 미러(71) 및 기준 전류원(73)에 공통적으로 제공될 수 있다. 또한, 적어도 하나의 비트를 포함하는 제2 제어 신호(CTR2)는 전류 미러(71)에 제공될 수 있다. 전류 미러(71) 및 기준 전류원(73)은 제1 제어 신호(CTR1)를 기반으로 기준 전류(IREF)의 크기를 결정할 수 있다. 또한, 전류 미러(71)는 제2 제어 신호(CTR2) 및 기준 전류(IREF)를 기반으로 공급 전류(ISUP)의 크기를 결정할 수 있다.
일부 실시예들에서, 제1 제어 신호(CTR1)는 출력 신호(OUT)의 주파수를 조대적으로(coarsely) 조정하는데 이용될 수 있는 한편, 제2 제어 신호(CTR2)는 출력 신호(OUT)의 주파수를 미세하게(finely) 조정하는데 이용될 수 있다. 도 10을 참조하여 후술되는 바와 같이, 제1 제어 신호(CTR1)가 기준 전류원(73)뿐만 아니라 전류 미러(71)에도 제공됨으로써 제1 제어 신호(CTR1)에 따라 기준 전류(IREF)가 선형적으로 증가하거나 감소하는 대신 볼록(convex) 함수에 따라 증가하거나 감소할 수 있다.
도 9b를 더 참조하면, 제1 제어 신호(CTR1)는 전류 미러(71) 및 기준 전류원(73)에 공통적으로 제공되고, 제2 제어 신호(CTR2)는 전류 미러(71)에 제공되며, 적어도 하나의 비트를 포함하는 제3 제어 신호(CTR3)는 보정 회로(75)에 제공될 수 있다. 보정 회로(75)는 제3 제어 신호(CTR3)를 기반으로 보정 전류의 크기를 결정할 수 있다.
일부 실시예에서, 디지털 제어 오실레이터(70)는 원하는 주파수를 갖는 출력 신호(OUT)를 생성하도록 특정 값을 갖는 제어 신호(CTR)를 수신할 수 있다. 또한, 디지털 제어 오실레이터(70)는 피드백 회로(72)를 이용하여 PVT 변화에 따른 전류 미러(71)의 바이어스 전압의 변화를 억제할 수 있으며, 보정 회로(75)를 이용하여 온도의 변화에 따른 제1 노드(N1)의 전압의 변화를 억제할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터(80)를 나타내는 블록도이다. 도 9a 및 도 9b를 참조하여 서술된 바와 유사하게, 도 10은 제1 내지 제3 제어 신호(CTR1~CTR3)를 수신할 수 있고, 제1 내지 제3 제어 신호(CTR1~CTR3)에 따라 가변되는 주파수를 가지는 출력 신호(OUT)를 생성할 수 있다. 도 10에 도시된 바와 같이, 디지털 제어 오실레이터(80)는 전류 미러(81), 피드백 회로(82), 가변 저항(83), 발진 회로(84) 및 보정 회로(85)를 포함할 수 있다. 예시적 실시예에 따른 피드백 회로(82)는 증폭기(AMP)를 포함하고, 보정 회로(85)는 보정 전류원(CS_PTAT)을 포함할 수 있다.
도 10을 참조하면, 전류 미러(81)는 가변 저항(83)과 공통으로 제1 제어 신호(CTR1)를 수신할 수 있고, 제2 제어 신호(CTR2)를 단독으로 수신할 수 있다. 제1 제어 신호(CTR1)에 따라 제1 기준 전류(IREF)의 크기가 결정될 수 있고, 기준 전류(IREF) 및 제2 제어 신호(CTR2)에 따라 공급 전류(ISUP)의 크기가 결정될 수 있다. 도 10에 도시된 바와 같이, 전류 미러(81)는 바이어스 회로(81_1) 및 전류원 회로(81_2)를 포함할 수 있다.
바이어스 회로(81_1)는 제1 제어 신호(CTR1)를 수신할 수 있고, 전원 전압(VDD)으로부터 기준 전류(IREF)를 제공할 수 있으며, 제1 제어 신호(CTR1) 및 기준 전류(IREF)를 기반으로 바이어스 전압(VBIAS)을 생성할 수 있다. 바이어스 회로(81_1)는 바이어스 전압(VBIAS)을 제3 노드(N3)를 통해 전류원 회로(81_2)에 제공할 수 있다.
예를 들면, 전류원 회로(81_2)가 증가하는 바이어스 전압(VBIAS)에 응답하여 감소된 공급 전류(ISUP)를 출력하는 경우, 바이어스 회로(81_1)는 가변 저항(83)의 저항치(RVAR)를 감소시키는 제1 제어 신호(CTR1)에 응답하여 바이어스 전압(VBIAS)을 감소시킬 수 있다. 또한, 바이어스 회로(81_1)는 가변 저항(83)의 저항치(RVAR)를 증가시키는 제1 제어 신호(CTR1)에 응답하여 바이어스 전압(VBIAS)을 증가시킬 수 있다. 바이어스 회로(81_1)의 예시는 도 11b를 참조하여 후술될 것이다.
전류원 회로(81_2)는 바이어스 전압(VBIAS) 및 제2 제어 신호(CTR2)에 기초하여 공급 전류(ISUP)를 생성할 수 있다. 예를 들면, 전류원 회로(81_2)는 감소하는 바이어스 전압(VBIAS)에 응답하여 공급 전류(ISUP)를 증가시킬 수 있다. 일부 실시예들에서, 전류원 회로(81_2)는 제2 제어 신호(CTR2)의 값에 비례하거나 반비례하는 크기를 가지는 공급 전류(ISUP)를 생성할 수 있다. 전류원 회로(81_2)의 예시는 도 11c를 참조하여 후술될 것이다.
가변 저항(83)은 적어도 하나의 비트를 포함하는 제1 제어 신호(CTR1)에 따라 가변되는 저항치(RVAR)를 제공할 수 있다. 일부 실시예들에서, 가변 저항(83)은 제1 제어 신호(CTR1)의 값이 증가할수록 감소하는 저항치(RVAR)를 제공할 수 있고, 예컨대 가변 저항(83)의 저항치(RVAR)는 제1 제어 신호(CTR1)의 값에 반비례할 수 있다. 제1 제어 신호(CTR1)에 따라 가변 저항(83)의 저항치(RVAR)가 감소하는 경우 기준 전류(IREF)가 증가할 수 있는 한편, 제1 제어 신호(CTR1)에 따라 가변 저항(83)의 저항치(RVAR)가 증가하는 경우 기준 전류(IREF)가 감소할 수 있다. 가변 저항(83)의 예시는 도 11a를 참조하여 후술될 것이다. 또한, 보정 회로(85)는 적어도 하나의 비트를 포함하는 제3 제어 신호(CTR3)에 따라 가변되는 보정 전류를 제공할 수 있다.
도 11a 내지 도 11c는 본 개시의 예시적 실시예에 따라 도 10의 가변 저항(83), 바이어스 회로(81_1) 및 전류원 회로(81_2)의 예시를 나타내는 회로도들이다. 도 11a 및 도 11b의 예시에서 제1 제어 신호(CTR1)는 5-비트들을 포함하는 것으로 도시되나 본 개시의 예시적 실시예들이 이에 제한되지 않는 점은 이해될 것이다. 또한, 본 명세서에서, 비트의 값 "1"은 하이 레벨 전압에 대응하고, 비트의 값 "0"은 로우 레벨 전압에 대응하는 것으로 가정한다.
도 11a를 참조하면, 가변 저항(91)은 복수의 n-채널 트랜지스터들 및 복수의 저항들을 포함할 수 있다. 복수의 n-채널 트랜지스터들은 제1 제어 신호(CTR1)의 한 비트를 수신하는 게이트를 각각 가질 수 있고, 복수의 저항들과 각각 직렬 연결될 수 있다. 제1 제어 신호(CTR1)의 한 비트가 "1"인 경우 n-채널 트랜지스터는 턴-온될 수 있고, n-채널 트랜지스터와 직렬 연결된 저항이 가변 저항(91)의 양단에 전기적으로 연결될 수 있다. 가변 저항(91)은 제1 제어 신호(CTR1)의 k-번째 비트(CTR1[k])에 따라 단위 저항치(RUNIT)의 21-k배를 전류 미러 및 접지 전압 사이에 선택적으로 제공할 수 있다(k는 양의 정수). 예를 들면, 제1 제어 신호(CTR1)의 k-번째 비트(CTR1[k])가 '1'인 경우, "RUNIT/2k-1"의 저항치를 가지는 저항이 가변 저항(91)의 양단에 전기적으로 연결될 수 있다. 예를 들면, 제1 제어 신호(CTR1)의 2번째 비트(CTR1[2])가 '1'인 경우, "RUNIT/2"의 저항치를 가지는 저항이 가변 저항(91)의 양단에 전기적으로 연결될 수 있다. 이에 따라, 도 11a의 가변 저항(91)의 저항치는 제1 제어 신호(CTR1)의 값에 반비례할 수 있다.
도 11b를 참조하면, 바이어스 회로(92)는, 복수의 p-채널 트랜지스터들을 포함할 수 있다. 복수의 p-채널 트랜지스터들은, 제1 제어 신호(CTR1)의 한 비트를 수신하는 게이트를 각각 가지는 p-채널 트랜지스터들 및 바이어스 전압(VBIAS)이 인가되는 게이트를 각각 가지는 p-채널 트랜지스터들을 포함할 수 있다. 제1 제어 신호(CTR1)의 한 비트가 "0"인 경우 p-채널 트랜지스터는 턴-온될 수 있고, 턴-온된 p-채널 트랜지스터와 직렬 연결된 p-채널 트랜지스터가 인에이블될 수 있다.
바이어스 회로(92)는 제1 제어 신호(CTR1)의 k-번째 비트(CTR1[k])에 따라 단위 크기의 2k-1배를 갖는 p-채널 트랜지스터를 인에이블하거나 디스에이블할 수 있다. 인에이블된 p-채널 트랜지스터는 기준 전류(IREF)의 적어도 일부를 통과시킬 수 있고, 바이어스 전압(VBIAS)의 생성에 기여할 수 있다. 예를 들면, 제1 제어 신호(CTR1)의 k-번째 비트(CTR1[k])가 '0'인 경우, "2k-1·X1"의 크기를 가지는 p-채널 트랜지스터가 인에이블될 수 있다. p-채널 트랜지스터의 크기는 p-채널 폭에 대응할 수 있고, p-채널 트랜지스터는 큰 크기를 가질수록 높은 전류 구동 능력을 제공할 수 있다. 예를 들면, 제1 제어 신호(CTR1)의 2번째 비트(CTR1[2])가 '0'인 경우, "X2"의 크기를 가지는 p-채널 트랜지스터가 인에이블될 수 있다.
도 11c를 더 참조하면, 전류원 회로(93)는 바이어스 전압(VBIAS) 및 제2 제어 신호(CTR2)를 기반으로 공급 전류(ISUP)를 생성할 수 있다. 전류원 회로(93)는 반전된 제2 제어 신호(/CTR2)를 수신할 수 있고, 반전된 제2 제어 신호(/CTR2)는 11-비트들을 포함하는 것으로 도시되나 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점은 이해될 것이다.
전류원 회로(93)는 제2 제어 신호(CTR2)의 k-번째 비트(CTR2[k])에 따라 단위 크기의 2k배를 갖는 p-채널 트랜지스터를 인에이블하거나 디스에이블할 수 있다. 인에이블된 p-채널 트랜지스터는 바이어스 전압(VBIAS)에 따라 공급 전류(ISUP)의 적어도 일부를 통과시킬 수 있다. 예를 들면, 제2 제어 신호(CTR2)의 k-번째 비트(CTR2[k])가 '1'인 경우, 반전된 제2 제어 신호(/CTR2)의 k-번째 비트(/CTR2[k])가 '0'이 될 수 있고, "2k·X1"의 크기를 가지는 p-채널 트랜지스터가 인에이블될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 디지털 위상 고정 루프(1000)를 나타내는 블록도이다.
도 12를 참조하면, 디지털 위상 고정 루프(1000)는 시간-디지털 컨버터(1010), 디지털 루프 필터(1020), 디지털 제어 오실레이터(1030) 및 분주기(1040)를 포함할 수 있다.
분주기(1040)는 디지털 제어 오실레이터(1030)로부터 수신된 출력 신호(FOUT)를 분주할 수 있다. 일 예로, 분주기(1040)는 다중 계수 분주기일 수 있다. 시간-디지털 컨버터(1010)는 분주기(1040)로부터 분주 신호(FDIV)를 수신하고, 외부로부터 기준 주파수 신호(FREF)를 수신할 수 있다. 시간-디지털 컨버터(1010)는 분주 신호(FDIV)의 위상과 기준 주파수 신호(FREF)의 위상을 비교하고, 비교 결과를 나타내는 비교 신호(RS)를 생성할 수 있다. 비교 신호(RS)는 적어도 하나의 비트를 포함하는 신호로서 분주 신호(FDIV)와 기준 주파수 신호(FREF) 간의 위상 차이를 나타낼 수 있다. 디지털 루프 필터(1020)는 비교 신호(RS)를 기반으로 분주 신호(FDIV)와 기준 주파수 신호(FREF) 간의 위상 오차 신호를 포함하는 제어 신호(CNTL)를 생성할 수 있다. 디지털 제어 오실레이터(1030)는 제어 신호(CNTL)를 기반으로 출력 신호(FOUT)를 생성할 수 있다.
본 개시의 예시적 실시예에 따른 디지털 제어 오실레이터(1030)는 피드백 회로를 포함하고, 피드백 회로를 이용하여 PVT 변화에 따른 전류 미러의 바이어스 전압의 변화에 대한 네거티브 피드백을 생성함으로써 바이어스 전압의 변화를 억제할 수 있다. 또한, 예시적 실시예에 따른 디지털 제어 오실레이터(1030)는 보정 회로를 포함하고, 보정 회로를 이용하여 전류 미러와 기준 전류원 사이의 노드의 온도 변화에 따른 전압 변화를 억제하기 위한 보정 전류를 생성할 수 있다.
이에 따라, 디지털 위상 고정 루프(1000)는 PVT 변화에 둔감한 출력 신호(FOUT)를 출력할 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 전자 장치(2000)를 나타내는 블록도이다.
도 13을 참조하면, 전자 장치(2000)는 안테나(2011), 수신기(2012), 송신기(2106), 통신 모듈(2020), 입출력 장치(2040) 및 기준 발진기(2042)를 포함할 수 있다. 수신기(2012)는 본 개시의 예시적 실시예들에 따른 디지털 제어 오실레이터가 포함된 위상 고정 루프(2014)를 포함할 수 있다. 송신기(2018)도 본 개시의 예시적 실시예들에 따른 디지털 제어 오실레이터가 포함된 위상 고정 루프(2014)를 포함할 수 있다. 수신기(2012)는 외부로부터 안테나(2011)를 통해 수신한 아날로그 신호를 위상 고정 루프(2014)의 출력 신호를 이용하여 디지털 신호로 변환한 후, 통신 모듈(2020)에 제공할 수 있다. 송신기(2016)는 통신 모듈(2020)로부터 수신한 디지털 신호를 위상 고정 루프(2018)의 출력 신호를 이용하여 아날로그 신호로 변환한 후, 안테나(2011)를 통해 외부로 출력할 수 있다.
통신 모듈(2020)은 모뎀 프로세서(2022), RISC/DSP(2024), 컨트롤러/프로세서(2026), 메모리(2028), 입출력 장치(2030) 및 위상 고정 루프(2032)를 포함할 수 있다.
모뎀 프로세서(2022)는 데이터 전송 및 데이터 수신을 위한 인코딩, 변조, 복조, 디코딩 등의 프로세싱 동작을 수행할 수 있다. RISC/DSP(2024)는 통신 장치(2000)에서 일반적이거나, 특화된 프로세싱 동작을 수행할 수 있다. 컨트롤러/프로세서(2026)는 통신 모듈(1020) 내의 블록들을 제어할 수 있다. 메모리(2028)는 데이터 및 다양한 명령 코드들을 저장할 수 있다. 입출력 장치(2030)는 외부 입출력 장치(2040)와 통신할 수 있다. 위상 고정 루프(2032)는 본 개시의 예시적 실시예들에 따른 디지털 제어 오실레이터를 포함할 수 있다. 기준 발진기(2042)는 XO(crystal oscillator), VCXO(voltage controlled crystal oscillator), TCXO(temperature compensated crystal oscillator 등으로 구현될 수 있다. 통신 모듈(2020)(예를 들면, 모뎀 프로세서(2022) 또는 컨트롤러/프로세서(2026))은 위상 고정 루프(2032)에서 생성된 출력 신호를 이용하여 통신에 필요한 프로세싱 동작을 수행할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 집적 회로(3000)를 나타내는 블록도이다. 집적 회로(3000)는, 일부 실시예들에서 AP(Application Processor), TCON(Timing Controller), 반도체 메모리 장치, 사물 인터넷(Internet of Things) 부품, SIM(Subscriber Identification Module) 카드, 생체용 센서, 통신 장치 등의 적어도 일부를 구성할 수 있다. 도 14에 도시된 바와 같이, 집적 회로(3000)는 컨트롤러(3010), 제1 디지털 제어 오실레이터(3020) 및 제2 디지털 제어 오실레이터(3030)를 포함할 수 있고, 일부 실시예들에서 집적 회로(3000)는 3개 이상의 디지털 제어 오실레이터들을 포함할 수도 있다.
일부 실시예들에서, 집적 회로(3000)는 클록 신호를 생성하기 위하여 디지털 제어 오실레이터를 포함할 수 있다. 예를 들면, 제1 디지털 제어 오실레이터(3020)는 제1 클록 신호(CK1)를 생성할 수 있는 한편, 제2 디지털 제어 오실레이터(3030)는 제2 클록 신호(CK2)를 생성할 수 있다. 제1 클록 신호(CK1) 및 제2 클록 신호(CK2)는 상이한 천이 레벨들 및/또는 주파수들을 각각 가질 수 있고, 집적 회로(3000)에 포함된 다른 구성요소들에 공급되거나 집적 회로(3000)의 외부로 출력될 수 있다. 컨트롤러(3010)는 제1 클록 신호(CK1) 및 제2 클록 신호(CK2)의 주파수를 설정하기 위하여 복수의 비트들을 포함하는 제어 신호들(C1, C2)을 제1 디지털 제어 오실레이터(3020) 및 제2 디지털 제어 오실레이터(3030)에 각각 제공할 수 있다. 이상에서 도면들을 참조하여 전술된 바와 같이, 제1 디지털 제어 오실레이터(3020) 및 제2 디지털 제어 오실레이터(3030)는 각각 본 개시의 예시적 실시예들에 따른 피드백 회로 및 보정 회로를 포함하여 PVT 변화에 둔감한 제1 및 제2 클록 신호(CK1, CK2)를 출력할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 기준 전류에 부합하는 바이어스 전압을 기반으로 공급 전류를 생성하도록 구성된 전류 미러;
    상기 기준 전류가 출력되는 제1 노드를 통해 상기 전류 미러와 연결되고, 제1 제어 신호에 따라 가변적인 저항치를 제공하도록 구성된 가변 저항;
    상기 공급 전류가 출력되는 제2 노드를 통해 상기 전류 미러와 연결되고, 상기 공급 전류를 기반으로 발진 신호를 생성하도록 구성된 발진 회로; 및
    상기 제1 노드의 전압 및 상기 제2 노드의 전압을 기반으로 상기 바이어스 전압을 제어하도록 구성된 피드백 회로를 포함하는 디지털 제어 오실레이터.
  2. 제1항에 있어서,
    상기 피드백 회로는,
    증가하는 상기 제1 노드의 전압에 응답하여 상기 바이어스 전압을 증가시키거나, 감소하는 상기 제1 노드의 전압에 응답하여 상기 바이어스 전압을 감소시키도록 구성된 것을 특징으로 하는 디지털 제어 오실레이터.
  3. 제1항에 있어서,
    상기 피드백 회로는,
    상기 제1 노드의 전압과 상기 제2 노드의 전압 간의 차이를 증폭하여 피드백을 생성하고, 상기 피드백을 상기 전류 미러에 제공하도록 구성된 증폭기를 포함하는 것을 특징으로 하는 디지털 제어 오실레이터.
  4. 제3항에 있어서,
    상기 바이어스 전압은,
    상기 피드백에 응답하여 조정되는 것을 특징으로 하는 디지털 제어 오실레이터.
  5. 제1항에 있어서,
    상기 피드백 회로는,
    상기 제1 노드와 연결된 제1 입력 단자;
    상기 제2 노드와 연결된 제2 입력 단자; 및
    상기 전류 미러의 내부 노드와 연결된 출력 단자가 구비된 증폭기를 포함하는 것을 특징으로 하는 디지털 제어 오실레이터.
  6. 제5항에 있어서,
    상기 전류 미러는,
    상기 기준 전류 및 상기 제1 제어 신호를 기반으로 상기 바이어스 전압을 생성하도록 구성된 바이어스 회로; 및
    상기 바이어스 전압을 기반으로 상기 공급 전류를 생성하도록 구성된 전류원 회로를 포함하고,
    상기 내부 노드는,
    상기 바이어스 회로로부터 상기 전류원 회로로 상기 바이어스 전압이 출력되는 노드인 것을 특징으로 하는 디지털 제어 오실레이터.
  7. 제6항에 있어서,
    상기 전류원 회로는,
    제2 제어 신호를 더 기반으로 상기 공급 전류를 생성하도록 구성된 것을 특징으로 하는 디지털 제어 오실레이터.
  8. 제1항에 있어서,
    온도에 따라 변화되는 상기 가변 저항의 저항치에 의해 변화된 상기 제1 노드의 전압을 보정하도록 구성된 보정 회로를 더 포함하는 것을 특징으로 하는 디지털 제어 오실레이터.
  9. 제8항에 있어서,
    상기 보정 회로는,
    상기 제1 노드와 접지 사이에서 상기 가변 저항과 병렬적으로 연결되고, 상기 가변 저항의 온도 변화 특성에 부합하는 특성을 가지며, 상기 제1 노드의 전압을 보정하기 위한 보정 전류를 생성하도록 구성된 보정 전류원을 포함하는 것을 특징으로 하는 디지털 제어 오실레이터.
  10. 제9항에 있어서,
    상기 가변 저항 및 상기 보정 전류원은, PTAT(Proportional To Absolute Temperature) 특성을 갖는 것을 특징으로 하는 디지털 제어 오실레이터.
  11. 제9항에 있어서,
    상기 보정 전류원은,
    제2 제어 신호를 더 기반으로 상기 보정 전류를 생성하도록 구성된 것을 특징으로 하는 디지털 제어 오실레이터.
  12. 기준 전류에 부합하는 바이어스 전압을 기반으로 공급 전류를 생성하도록 구성된 전류 미러;
    상기 기준 전류가 출력되는 제1 노드를 통해 상기 전류 미러와 연결되고, 가변적인 저항치를 제공하도록 구성된 가변 저항;
    상기 공급 전류가 출력되는 제2 노드를 통해 상기 전류 미러와 연결되고, 상기 공급 전류를 수신하도록 구성된 발진 회로; 및
    상기 제1 노드 및 상기 제2 노드와 연결되어 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 입력으로 수신하고, 상기 전류 미러의 내부 노드와 연결되어 상기 제1 노드의 전압과 상기 제2 노드의 전압 간의 차이에 기반된 피드백을 상기 내부 노드로 출력하도록 구성된 증폭기를 포함하는 디지털 제어 오실레이터.
  13. 제12항에 있어서,
    상기 전류 미러의 내부 노드의 전압은, 상기 바이어스 전압에 해당하는 것을 특징으로 하는 디지털 제어 오실레이터.
  14. 제12항에 있어서,
    상기 전류 미러는,
    상기 기준 전류를 기반으로 상기 바이어스 전압을 생성하도록 구성된 바이어스 회로; 및
    상기 바이어스 전압을 기반으로 상기 공급 전류를 생성하도록 구성된 전류원 회로를 포함하며,
    상기 내부 노드는,
    상기 바이어스 회로와 상기 전류원 회로가 연결된 노드인 것을 특징으로 하는 디지털 제어 오실레이터.
  15. 제12항에 있어서,
    상기 피드백은,
    증가하는 상기 제1 노드의 전압에 응답하여 상기 바이어스 전압을 증가시키거나, 감소하는 상기 제1 노드의 전압에 응답하여 상기 바이어스 전압을 감소시키는 것을 특징으로 하는 디지털 제어 오실레이터.
  16. 제12항에 있어서,
    상기 제1 노드에서 상기 가변 저항과 병렬적으로 연결되어 상기 제1 노드의 전압을 조정하도록 구성된 보정 전류원을 더 포함하도록 구성된 것을 특징으로 하는 디지털 제어 오실레이터.
  17. 클록 신호를 분주하여 분주된 신호를 출력하는 분주기;
    상기 분주된 신호와 기준 신호를 비교하여 비교 신호를 출력하는 시간-디지털 컨버터;
    상기 비교 신호를 기반으로 제어 신호를 출력하는 디지털 루프 필터; 및
    상기 제어 신호를 기반으로 조정된 주파수를 갖는 클록 신호를 출력하는 디지털 제어 오실레이터를 포함하며,
    상기 디지털 제어 오실레이터는,
    기준 전류에 부합하는 바이어스 전압을 기반으로 공급 전류를 생성하도록 구성된 전류 미러;
    상기 기준 전류가 출력되는 제1 노드를 통해 상기 전류 미러와 연결되는 가변 저항;
    상기 공급 전류가 출력되는 제2 노드를 통해 상기 전류 미러와 연결되는 발진 회로; 및
    상기 제1 및 제2 노드에 각각 연결된 제1 및 제2 입력 단자와 상기 전류 미러의 내부 노드에 연결된 출력 단자가 구비된 증폭기를 포함하는 것을 특징으로 하는 디지털 위상 고정 루프.
  18. 제17항에 있어서,
    상기 내부 노드는, 상기 바이어스 전압을 출력하도록 구성되고,
    상기 증폭기는,
    증가하는 상기 제1 노드의 전압에 응답하여 상기 바이어스 전압을 증가시키거나, 감소하는 상기 제1 노드의 전압에 응답하여 상기 바이어스 전압을 감소시키도록 구성된 것을 특징으로 하는 디지털 위상 고정 루프.
  19. 제17항에 있어서,
    상기 디지털 제어 오실레이터는,
    상기 제1 노드에서 상기 가변 저항과 병렬적으로 연결되는 보정 전류원을 더 포함하도록 구성된 것을 특징으로 하는 디지털 위상 고정 루프.
  20. 제19항에 있어서,
    상기 가변 저항 및 상기 보정 전류원은, PTAT(Proportional To Absolute Temperature) 특성을 갖는 것을 특징으로 하는 디지털 위상 고정 루프.
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