JP2012090130A - 半導体装置 - Google Patents

Abstract

【課題】ＣＭＯＳトランジスタによって構成されたＶＣＯを備えた半導体装置において、発振信号の発振振幅のばらつきの抑制および低消費電力化を実現する。
【解決手段】ＶＣＯ３０は、ＣＭＯＳトランジスタによって構成されたＬＣタンクＶＣＯと、ＶＣＯの発振周波数帯域から一の発振周波数を選択するための周波数選択信号を生成する自動周波数選択回路４２と、ＶＣＯの制御電圧を生成するＰＬＬ３２と、周波数選択信号に基づいて差動型のＭＯＳトランジスタのゲートに供給するバイアス電圧を調整するバイアス回路５０とを備える。
【選択図】図２

Description

この発明は、半導体装置に関し、特に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタによって構成された電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）に関する。

近年、通信機器用のＲＦＩＣ（Radio Frequency Integrated Circuit）に、安価でコンパクトなＣＭＯＳ（Complementary Metal Oxide Semiconductor）技術によってＶＣＯなどの部品を構成することが注目されている。

たとえば、非特許文献１は、センサ向け短距離無線通信規格であるＺｉｇＢｅｅ（登録商標）に対応した通信機器のＲＦＩＣに、ＣＭＯＳトランジスタによって構成されたＬＣタンクＶＣＯを搭載する技術を提案している。

特開２００３−３３２８４１号公報

S. Beyer et al., "A 2.4GHz directed modulated 0.18μm CMOS IEEE 802.15.4 compliant Transmitter for ZigBeeTM", IEEE 2006 Custom Integrated Circuits Conference, pp.121-124.

しかしながら、ＣＭＯＳトランジスタを用いたＬＣタンクＶＣＯにおいては、ＭＯＳトランジスタのしきい値電圧が製造ばらつき等に起因して変動すると、ＭＯＳトランジスタを用いたＭＯＳバラクタの電圧−容量特性が変動するため、ＶＣＯの発振周波数特性が変動してしまう。

また、ＭＯＳトランジスタのしきい値電圧が変動すると、ＭＯＳトランジスタの電流駆動力（オン抵抗）が変動するため、負性抵抗を構成する差動型のＭＯＳトランジスタの相互コンダクタンスｇｍも変動する。その結果、ＶＣＯの発振振幅にもばらつきが生じてしまうという問題があった。

ここで、ＬＣタンクＶＣＯの発振周波数は、ＬＣタンク（ＬＣ共振回路）に含まれるＭＯＳバラクタ等の容量を変化させることで調整することができる。その一方で、ＬＣタンクＶＣＯの発振振幅は、差動型のＭＯＳトランジスタの相互コンダクタンスｇｍで決まる。ＭＯＳトランジスタの相互コンダクタンスｇｍが小さくなると、発振動作を停止する可能性がある。

このような不具合を回避するためには、電流駆動力が小さいＭＯＳトランジスタにおいても所望の発振振幅が確保できる電圧レベルに、ＭＯＳトランジスタのゲートに供給するバイアス電圧を固定しておくことが有効である。しかしながら、このような方法では、電流駆動力が大きいＭＯＳトランジスタに対しては、発振動作を維持するのに必要十分な電流を超える電流が流れることとなり、無駄に電力を消費してしまうという問題が生じる。

ここで、ＶＣＯの発振振幅をほぼ均一とするための技術としては、ベース−エミッタ間に帰還コンデンサが接続され、ベースと基準電位点間にバラクタダイオードを含む発振周波数設定回路が接続された発振用トランジスタを有する電圧制御発振回路において、発振用トランジスタのコレクタと基準電位点間に接続された側路コンデンサに対して、容量値が選択可能な付加側路コンデンサを並列接続し、発振周波数に対応して付加側路コンデンサの容量値を選択する構成が開示されている。

しかしながら、上記の特許文献１に記載の電圧制御発振回路においては、発振信号出力端子から出力される発振信号の発振周波数を検出し、その検出された発振周波数に応じて付加側路コンデンサの容量値を調整するものであるため、発振周波数を検出するための回路自体のばらつきを考慮する必要がある。また、検出回路を付加することによる消費電流および回路面積が増大するという不具合が生じてしまう。

それゆえ、この発明は、かかる課題を解決するためになされたものであり、その目的は、ＣＭＯＳトランジスタによって構成されたＶＣＯを備えた半導体装置において、発振信号の発振振幅のばらつきの抑制および低消費電力化を実現することである。

この発明に従う半導体装置は、制御電圧により発振周波数を可変する電圧制御発振回路と、電圧制御発振回路の発振周波数帯域から一の発振周波数を選択するための周波数選択信号に基づいて制御電圧を生成し、生成した制御電圧を電圧制御発振回路に供給する周波数選択回路とを備える。電圧制御発振回路は、出力端子間対に接続されるインダクタ素子と、インダクタ素子に並列接続され、制御電圧に応じて容量が可変する可変容量とを含むＬＣ共振回路と、ＬＣ共振回路と電源との間に接続された一対のＭＯＳトランジスタを含む負性抵抗回路とを含む。半導体装置は、周波数選択信号に基づいて一対のＭＯＳトランジスタのゲートに供給するバイアス電圧を調整するバイアス回路をさらに備える。

この発明によれば、ＣＭＯＳトランジスタによって構成されたＶＣＯを備えた半導体装置において、発振信号の発振振幅のばらつきの抑制および低消費電力化を実現できる。

本発明の実施の形態に係る半導体装置の代表例であるＲＦＩＣを用いた通信機の全体構成を示す図である。 図１におけるＶＣＯの構成を示す図である。 図２におけるバイアス回路の構成を示す図である。 図２における電流調整回路の構成を示す図である。 電流調整信号の補正量算出用のテーブルの一例を示す図である。 電流調整信号および負性抵抗回路を流れる電流の関係と、該電流および発振振幅の関係を示す図である。 本実施の形態における電流調整回路の電流調整動作を説明する図である。 ＭＯＳトランジスタのしきい値電圧によって、ＣＭＯＳ ＶＣＯの発振周波数帯域が決定される様子を説明する図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰返さない。

図１は、本発明の実施の形態に係る半導体装置の代表例であるＲＦＩＣ（Radio Frequency Integrated Circuit）を用いた通信機の全体構成を示す図である。本実施の形態に従う通信機器は、一例として、センサ向け短距離無線通信規格であるＺｉｇＢｅｅ（登録商標）の通信プロトコルに従って、２．４ＭＨｚ帯のＩＳＭバンドを使用するものとする。

図１を参照して、通信機は、ＲＦＩＣ１と、ベースバンド回路２と、ＲＦＩＣ１に電源電圧ＶＤＤを供給する電源回路３と、アンテナ素子４とを備える。

ＲＦＩＣ１は、受信部１００、発振部２００、送信部４００、ロジック回路３００およびフロントエンドモジュール５００から構成される。受信部１００は、アンテナ素子４が受信した２．４ＧＨ帯の高周波信号を、フロントエンドモジュール５００を介して受信すると、その受信した高周波信号をベースバンド信号（Ｉ信号、Ｑ信号）に変換する。なお、フロントエンドモジュール５００は、送信時と受信時とで、アンテナ素子とＲＦＩＣ１との接続を切替えるためのスイッチである。

具体的には、受信部１００は、ＬＮＡ（Low Noise Amplifier：低雑音増幅器）１０と、ＰＰＦ（Polyphase Filter：ポリフェーズフィルタ）１２と、ミキサ（混合器）１４，１６と、ＰＧＡ（Programmable Gain Amplifier：プログラマブルゲインアンプ）１８と、ＢＰＦ（Band Pass Filter：帯域通過フィルタ）２０とを含む。

ＬＮＡ１０は、受信された高周波信号を低雑音増幅する。低雑音増幅された高周波信号のうち不要な周波数成分は、ＰＰＦ１２によって減衰される。ＰＰＦ１２を通過した高周波信号は、ミキサ１４，１６によって中間周波数信号に変換される。ミキサ１４は、発振部２００内のＶＣＯ３０で生成された局部発振信号と高周波信号とを混合して同相成分であるＩ信号を生成する。ミキサ１６は、図示しない移相器によって該局部発振信号が９０°位相シフトされた局部発振信号と高周波信号とを混合して直交位相成分であるＱ信号を生成する。

ＰＧＡ１８は、ミキサ１４，１６によって生成されたＩ信号およびＱ信号をそれぞれレベル調整した後、ＢＰＦ２０に出力する。ＢＲＦ２０は、Ｉ信号およびＱ信号のうちの不要な周波数成分を減衰させる。ＢＰＦ２０を通過したＩ信号およびＱ信号は、ベースバンド回路２に出力される。ベースバンド回路２は、受信したＩ信号およびＱ信号を復調することにより、受信情報である受信ベースバンド信号を得る。

発振部２００は、送信情報である送信ベースバンド信号を直接高周波信号に変換するＤＳＭ（直接変調）３４、ＰＬＬ（Phased Locked Loop：位相同期ループ）３２、およびＶＣＯ３０から構成される。発振部２００は、ＶＣＯ３０から出力される局部発振信号を、ベースバンド回路２から出力される送信ベースバンド信号で変調し、その変調信号を送信部４００に出力する。ＶＣＯ３０における局部発振周波数は、搬送波の周波数として用いられる。ＰＬＬ３２は、ＶＣＯ３２からの局部発振信号を分周して生成される比較クロック信号と、外部からの基準クロック信号との位相差が一定になるように、ＶＣＯ３２にフィードバック制御をかけて発振させる。

送信部４００は、ＰＡ（Power Amplifier：電力増幅器）２２を含む。ＰＡ２２は、発振部２００から出力された高周波の送信信号を増幅する。増幅された送信信号は、フロントエンドモジュール５００によってアンテナ素子４に供給され、アンテナ素子４から出力される。

ロジック回路３００は、発振部２００内部のＶＣＯ３０から出力される局部発振信号の発振周波数を、ベースバンド回路２から指示された所定の周波数帯域に収めるための制御信号を生成する。また、ロジック回路３００は、局部発振信号の発振振幅を一定レベルに保つための制御信号を生成する。ロジック回路３００により生成されたこれらの制御信号は、ＰＬＬ３２およびＶＣＯ３０に与えられる。

図２は、図１におけるＶＣＯ３０の構成を示す図である。
図２を参照して、ＶＣＯ３０は、ＬＣ共振回路（ＬＣタンク回路）を有しており、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなる相補型ＭＯＳトランジスタ（以下、Complementary Metal Oxide Semiconductor：ＣＭＯＳ）により構成されたＣＭＯＳ ＶＣＯを含む。なお、ＭＯＳトランジスタは、半導体基板上に絶縁膜を形成し、その上にゲート電極を形成した構造を有する電界効果型トランジスタである。ゲートスタック構造としては、シリコン酸窒化膜をゲート絶縁膜とする構造のほかに、シリコン酸窒化膜よりも高い誘電率を有する高誘電率（Ｈｉｇｈ−ｋ）ゲート絶縁膜の上に金属膜を積層させた構造（Ｈｋメタルゲート構造）などが採用される。

ＶＣＯ３０は、該ＣＭＯＳ ＶＣＯの出力ノードＮ１，Ｎ２の電圧を受けて、第１の出力信号ＬＯＯＵＴＸおよび第２の出力信号ＬＯＯＵＴＹを出力するローカルバッファ５２をさらに含む。

ＣＭＯＳ ＶＣＯは、ＰチャネルＭＯＳトランジスタＱ１，Ｑ２と、ＮチャネルＭＯＳトランジスタＱ３，Ｑ４と、スパイラルインダクタＬ１と、ＭＯＳバラクタＭ１〜Ｍ４と、コンデンサＣ１〜Ｃ４とを含む。

スパイラルインダクタＬ１と、ＭＯＳバラクタＭ１〜Ｍ４およびコンデンサＣ１〜Ｃ４は、出力ノードＮ１，Ｎ２間に接続されたＬＣ共振回路を構成する。

ＬＣ共振回路は、負性抵抗となるＰチャネルクロスカップルトランジスタを介して第１の電源（以下、電源ＶＤＤと称す）に接続され、負性抵抗となるＮチャネルクロスカップルトランジスタを介して第２の電源（以下、電源ＶＳＳと称す）に接続される。

Ｐチャネルクロスカップルトランジスタは、差動型のＰチャネルＭＯＳトランジスタＱ１およびＱ２を備え、負性抵抗を構成する。詳細には、ＰチャネルＭＯＳトランジスタＱ１，Ｑ２のそれぞれのソースは、第１の電源ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＱ１のドレインは出力ノードＮ１に接続され、ゲートは出力ノードＮ２に接続される。また、ＰチャネルＭＯＳトランジスタＱ２のドレインは出力ノードＮ２に接続され、ゲートは出力ノードＮ１に接続される。すなわち、ＰチャネルＭＯＳトランジスタＱ１およびＱ２は、クロスカップル接続される。

同様に、Ｎチャネルクロスカップルトランジスタは、差動型のＮチャネルＭＯＳトランジスタＱ３およびＱ４を備え、負性抵抗を構成する。詳細には、ＮチャネルＭＯＳトランジスタＱ３，Ｑ４のソースは電源ＶＳＳに接続される。ＮチャネルＭＯＳトランジスタＱ３のドレインは出力ノードＮ１に接続され、ゲートは出力ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタＱ４のドレインは出力ノードＮ２に接続され、ゲートは出力ノードＮ１に接続される。

ＰチャネルＭＯＳトランジスタＱ１のゲートおよびドレイン間には、コンデンサＣ１が接続される。ＰチャネルＭＯＳトランジスタＱ２のゲートおよびドレイン間には、コンデンサＣ２が接続される。

スパイラルインダクタＬ１は、出力ノードＮ１および出力ノードＮ２の間に接続されている。ＭＯＳバラクタＭ１の一端は出力ノードＮ１に接続され、他端はＮチャネルＭＯＳトランジスタＱ５のドレインに接続される。ＭＯＳバラクタＭ２の一端は出力ノードＮ２に接続され、他端はＮチャネルＭＯＳトランジスタＱ５のソースに接続される。このＭＯＳバラクタＭ１、ＮチャネルＭＯＳトランジスタＱ５およびＭＯＳバラクタＭ２の直列回路は、出力ノードＮ１および出力ノードＮ２の間に複数個が並列に接続される。各直列回路におけるＮチャネルＭＯＳトランジスタＱ５は、ロジック回路３００内の自動周波数選択回路４２から出力される周波数選択信号ＶＣＯＴＲＭを、そのゲートに受ける。この周波数選択信号ＶＣＯＴＲＭに応じて直列回路ごとにＮチャネルＭＯＳトランジスタＱ５がオン／オフされることによって、直列回路全体での容量が可変に制御される。

ＭＯＳバラクタＭ３の一端は出力ノードＮ１に接続され、他端は出力ノードＮ３に接続される。ＭＯＳバラクタＭ４の一端は出力ノードＮ２に接続され、他端はノードＮ３に接続される。ノードＮ３は、ＭＯＳバラクタＭ３，Ｍ４の容量を制御する制御電圧ＶＣＯＮＴを、ＰＬＬ３２から受ける。ＰＬＬ３２は、図示は省略するが、位相比較器と、チャージポンプと、ループフィルタと、帰還分周回路とを含む。帰還分周回路は、ＶＣＯ３２から出力される発振信号を所定の分周比で分周して比較クロック信号を生成する。位相比較器は、外部から入力される基準クロック信号と、該比較クロック信号との立上りエッジ差を検出し、その検出結果に応じたパルス幅の位相差信号を出力する。チャージポンプは、位相比較器からの位相差信号に応答して正電流または負電流を供給する。ループフィルタは、チャージポンプの出力電流を積分して制御電圧ＶＣＯＮＴを生成する。

出力ノードＮ１および出力ノードＮ２の間には、可変容量Ｃ３，Ｃ４およびＭＯＳバラクタＭ５からなる直列回路がさらに接続される。この可変容量Ｃ３，Ｃ４の容量は、ＤＳＭ３４に内蔵されたロジック回路から出力される制御電圧ＶＣＯＫＶＳＥＬに応じて制御される。また、ＭＯＳバラクタＭ５の容量は、ＤＳＭ３４内のロジック回路から出力される制御電圧ＶＣＯＭＯＤに応じて制御される。ＶＣＯ３０の発振周波数は、送信部４００の搬送波周波数として用いられることから、ＤＳＭ３４内のロジック回路は、ＶＣＯ３０の発振周波数と搬送波周波数の設計値とのずれ量に応じて、制御電圧ＶＣＯＫＶＳＥＬ，ＶＣＯＭＯＤを生成する。

図１に示すように、本実施の形態に係るＲＦＩＣ１においては、送信用の局部発振回路と受信用の局部発振回路とを１つの局部発振回路（ＶＣＯ３０）で共用している。そのため、ＶＣＯ３０においては、ＣＭＯＳ ＶＣＯの発振周波数が、送受信時に所望の局部発振周波数となるように、ＬＣ共振回路に含まれる容量（ＭＯＳバラクタＭ１〜Ｍ４および可変容量Ｃ３，Ｃ４）を可変に制御する。

具体的には、ロジック回路３００は、自動周波数選択回路４２を含む。自動周波数選択回路４２は、予め設定されている局部発振周波数の設計値（たとえば、２４４０ＭＨｚとする）に従って、ＣＭＯＳ ＶＣＯが有する発振周波数帯域から当該設計値に応じた一の発振周波数を選択するための周波数選択信号ＶＣＯＴＲＭを設定する。この周波数選択信号ＶＣＯＴＲＭは、７ビットのデジタル信号である、ＶＣＯＴＲＩＭ［６：０］から構成されるものとする。自動周波数選択回路４２には、ベースバンド回路２（図１）から、初期値として、周波数調整信号ＶＣＯＴＲＭ［６：０］のセンター値であるＶＣＯＴＲＭ＝「６４」が与えられる。すなわち、ＶＣＯ３０においては、ＣＭＯＳ ＶＣＯの発振周波数帯域の中心周波数が、発振周波数の初期値に設定される。

自動周波数選択回路４２は、周波数選択信号ＶＣＯＴＲＩＭに基づいて、ＮチャネルＭＯＳトランジスタＱ５およびＭＯＳバラクタＭ２からなる直列回路ごとに、ＮチャネルＭＯＳトランジスタＱ５のオン／オフを制御する。この周波数選択信号ＶＣＯＴＲＭに従って、各直列回路のＮチャネルＭＯＳトランジスタＱ５がオン／オフされることによって、直列回路全体での容量が変化する。これにより、ＬＣ共振回路の共振周波数が変化する。

ＶＣＯ３２が、周波数調整信号ＶＣＯＴＲＭ（初期値）に従って、ＣＭＯＳ ＶＣＯの発振周波数帯域の中心周波数の発振信号を出力すると、ＰＬＬ３２は、該発振信号の発振周波数が局部発振周波数の設計値に一致するように制御電圧ＶＣＯＮＴを制御する。

そして、ＰＬＬ３２が局部発振周波数の設計値に従って、ＶＣＯ３０の発振周波数を調整することにより、周波数調整信号ＶＣＯＴＲＭの値は、初期値「６４」から増加または減少させられる。具体的には、ＣＭＯＳ ＶＣＯの発振周波数（発振周波数帯域の中心周波数に相当）が局部発振周波数の設計値を上回る場合には、ＰＬＬ３２は、局部発振周波数の設計値と発振周波数とのずれ量に応じた制御電圧ＶＣＯＮＴを生成することにより、ＣＭＯＳ ＶＣＯ内のＭＯＳバラクタの容量値を変化させる。この場合、周波数調整信号ＶＣＯＴＲＭは、初期値よりも低い値にロックされる。

一方、ＣＭＯＳ ＶＣＯの発振周波数が局部発振周波数の設計値を下回る場合には、ＰＬＬ３２は、局部発振周波数の設計値と発振周波数とのずれ量に応じた制御電圧ＶＣＯＮＴを生成することにより、ＭＯＳバラクタの容量値を変化させる。この場合、周波数調整値ＶＣＯＴＲＭは、初期値よりも高い値にロックされる。

このようにして、周波数調整信号ＶＣＯＴＲＭは、ＣＭＯＳ ＶＣＯに固有の発振周波数帯域に照らして、最終的に、局部発振周波数の設計値と一致した発振周波数を実現し得る最適値となるように調整される。

なお、本実施の形態においては、自動周波数選択回路４２における周波数調整信号ＶＣＯＴＲＭを調整することによって、たとえば、所定の規格周波数帯域である２４０５ＭＨｚ〜２４８０ＭＨｚに対して所定のマージンを付加した周波数帯域内でＣＭＯＳ ＶＣＯの発振周波数を変化させている。

さらに、ＣＭＯＳ ＶＣＯの発振周波数は、ＰＬＬ３２によって制御電圧ＶＣＯＮＴに応じてＭＯＳバラクタＭ３，Ｍ４の容量を変化させることによって微調整することができる。また、受信時においては、直接変調方式を採用するため、変調信号に応じて制御電圧ＶＣＯＭＯＤ，ＶＣＯＫＶＳＥＬを変化させることによって、ＭＯＳバラクタＭ５および容量素子Ｃ３，Ｃ４の容量を変化させることにより、所定の可変範囲（たとえば、±５００ｋＨｚ程度）で発振周波数を調整することができる。

以上に説明したように、ＣＭＯＳ ＶＣＯから出力される局部発振信号の発振周波数は、ＬＣ共振回路に含まれるＭＯＳバラクタ等の容量を変化させることで調整することができる。その一方で、局部発振信号の発振振幅は、負性抵抗を構成するＰチャネルクロスカップルトランジスタ（ＰＭＯＳトランジスタＱ１，Ｑ２）の相互コンダクタンスｇｍで決まる。なお、Ｐチャネルクロスカップルトランジスタの相互コンダクタンスｇｍが小さくなると、ＬＣ共振回路は、発振条件であるｇｍ／ｇｌ≧１を満足しなくなり、発振動作を停止する可能性がある。ただし、ｇｌはＬＣ共振回路のコンダクタンスである。

本実施の形態に係るＶＣＯ３０は、Ｐチャネルクロスカップルトランジスタの相互コンダクタンスを調整するために、ＰＭＯＳトランジスタＱ１，Ｑ２の各々のゲートに印加するバイアス電圧を生成するバイアス回路５０をさらに含む。具体的には、バイアス回路５０は、ロジック回路３００から受ける制御信号ＶＣＯ＿ＯＮに応じて動作状態となると、ロジック回路３００から入力される電流調整信号ＶＣＯＩに基づいて、ＰチャネルＭＯＳトランジスタＱ１，Ｑ２のゲートに印加するバイアス電圧を生成する。なお、この電流調整信号ＶＣＯＩは、４ビットのデジタル信号である、ＶＣＯＩ［３：０］（＝ＶＣＯＩ［０］〜ＶＣＯＩ［３］）から構成されるものとする。

図３は、図２におけるバイアス回路５０の構成を示す図である。
図３を参照して、バイアス回路５０は、コンスタントＧｍ回路５０２と、バイアス調整回路５０４とを含む。

コンスタントＧｍ回路５０２は、ＰチャネルＭＯＳトランジスタＱ５，Ｑ６からなる第１の電流ミラー回路と、ＮチャネルＭＯＳトランジスタＱ７，Ｑ８からなる第２の電流ミラー回路と、抵抗Ｒ１とを含む。第１の電流ミラー回路は、ＮチャネルＭＯＳトランジスタＱ７のドレインと電源ＶＤＤとの間に設けられたダイオード接続のＰチャネルＭＯＳトランジスタＱ５と、ＰチャネルＭＯＳトランジスタＱ５とゲートおよびソースが共通化されたＰチャネルＭＯＳトランジスタＱ６とから構成される。

第２の電流ミラー回路は、ＰチャネルＭＯＳＮＭＯＳトランジスタＱ６のドレインと電源ＶＳＳとの間に設けられたダイオード接続のＮチャネルＭＯＳトランジスタＱ８と、ＮチャネルＭＯＳトランジスタＱ８とゲートが共通化されたＮチャネルＭＯＳトランジスタＱ７から構成される。ＮチャネルＭＯＳトランジスタＱ７と電源ＶＳＳとの間には抵抗Ｒ１が接続されている。この抵抗Ｒ１に第１および第２のミラー回路で形成された一定電流が流れることにより、ＮチャネルＭＯＳトランジスタＱ７のゲート−ソース間には一定電圧が生成される。

この生成された一定電圧は、バイアス調整回路５０４に与えられる。バイアス調整回路５０４は、ＮチャネルＭＯＳトランジスタＱ９〜Ｑ１８と、ＰチャネルＭＯＳトランジスタＱ１９とを含む。ＮチャネルＭＯＳトランジスタＱ９は、ロジック回路３００（図２）からＨ（論理ハイ）レベルの制御信号ＶＣＯ＿ＯＮを受けてオン状態とされると、コンスタントＧｍ回路５０２の出力電圧をそのゲートに受ける。

ＮチャネルＭＯＳトランジスタＱ１０〜Ｑ１４は、ＰチャネルＭＯＳトランジスタＱ１９のドレインと電源ＶＳＳとの間に並列に接続されている。ＮチャネルＭＯＳトランジスタＱ１０は、そのゲートに、オン状態のＮチャネルＭＯＳトランジスタＱ９を介して、コンスタントＧｍ回路の出力電圧を受ける。

ＮチャネルＭＯＳトランジスタＱ１１〜Ｑ１４は、入力側のＮチャネルＭＯＳトランジスタＱ１０を基準の１として、２進の重みを持つように形成される。たとえば、ＮチャネルＭＯＳトランジスタＱ１０のサイズをＷとすると、ＮチャネルＭＯＳトランジスタＱ１１は同じくＷ、ＮチャネルＭＯＳトランジスタＱ１２はその２倍である２Ｗ、ＮチャネルＭＯＳトランジスタＱ１３はその４倍である４Ｗ、ＮチャネルＭＯＳトランジスタＱ１４はその８倍である８Ｗのサイズとされる。

ＮチャネルＭＯＳトランジスタＱ１１〜Ｑ１４の各々のゲートとＮチャネルＭＯＳトランジスタＱ１０のゲートとの間には、ＮチャネルＭＯＳトランジスタＱ１５〜Ｑ１８が設けられている。ＮチャネルＭＯＳトランジスタＱ１５〜Ｑ１８は、そのゲートに電流調整信号ＶＣＯＩ［０］〜ＶＣＯＩ［３］をそれぞれ受ける。

図３に示すバイアス調整回路５０４において、電流調整信号ＶＣＯＩ［０］〜ＶＣＯＩ［３］が全てＬ（論理ロー）レベルのときには、ＰチャネルＭＯＳトランジスタＱ１９およびＮチャネルＭＯＳトランジスタＱ１０からなる直列回路にコンスタントＧｍ回路５０２に形成される一定電流に等しい電流が流れる。これに対して、電流調整信号ＶＣＯＩ［０］のみをＨレベルとし、かつ電流調整信号ＶＣＯＩ［１］〜［３］をＬレベルとしたときには、ＮチャネルＭＯＳトランジスタＱ１５，Ｑ１１がともにオンされるため、ＮチャネルＭＯＳトランジスタＱ１０およびＱ１１に電流が流れる。これにより、ＰチャネルＭＯＳトランジスタＱ１９を流れる電流が２倍に増大する。ＰチャネルＭＯＳトランジスタＱ１９と、ＣＭＯＳ ＶＣＯ内のＰチャネルクロスカップルトランジスタとはカレントミラー回路を構成することから、この２倍に増幅された電流がＰチャネルクロスカップルトランジスタに駆動されることとなる。

同様にして、電流調整信号ＶＣＯＩ［０］およびＶＣＯＩ［１］をＨレベルとし、電流調整信号ＶＣＯＩ［２］およびＶＣＯＩ［３］をＨレベルとしたときには、コンスタントＧｍ回路５０２に流れる電流を４倍した電流が、Ｐチャネルクロスカップルトランジスタを流れることになる。このように、電流調整信号ＶＣＯＩ［０］〜［３］に応じて、コンスタントＧｍ回路５０２に流れる電流を最大１６倍した電流でＰチャネルクロスカップルトランジスタを駆動することが可能となる。

ここで、電流調整信号ＶＣＯＩは、図２に示されるように、ロジック回路３００内の電流調整回路４０によって生成される信号である。以下に、電流調整回路４０が行なう電流調整信号ＶＣＯＩの生成動作について説明する。

図４は、図２における電流調整回路４０の構成を示す図である。
図４を参照して、電流調整回路４０は、換算部４０２と、記憶部４０４と、加算部４０６とを含む。

換算部４０２は、自動周波数選択回路４２から周波数選択信号ＶＣＯＴＲＭを受けると、その受けた周波数選択信号ＶＣＯＴＲＭを、電流調整信号ＶＣＯＩの初期値に対する補正量ΔＶＣＯＩに換算する。

記憶部４０４は、予め設定された電流調整信号ＶＣＯＩの標準値ＶＣＯＩ♯を記憶している。加算部４０６は、この記憶部４０４に記憶された標準値ＶＣＯＩ♯に対して、換算部４０２により算出された補正量ΔＶＣＯＩを加算し、その加算結果を最終的な電流調整信号ＶＣＯＩとしてバイアス回路５０に出力する。すなわち、電流調整回路４０は、標準値ＶＣＯＩ♯を、周波数選択信号ＶＣＯＴＲＭに基づいた補正量ΔＶＣＯＩを用いて補正し、その補正後の電流調整信号ＶＣＯＩを出力する。

図４に示す電流調整回路４０において、換算部４０２は、図５に示すような、周波数選択信号ＶＣＯＴＲＭごとに予め設定された補正量ΔＶＣＯＩをテーブルとして記憶している。換算部４０２は、周波数選択信号ＶＣＯＴＲＭを受けると、図５のテーブルを参照することにより、周波数選択信号ＶＣＯＴＲＭに対応する補正量ΔＶＣＯＩを算出する。

詳細には、図５のテーブルにおいては、周波数選択信号ＶＣＯＴＲＭが複数の領域に分割され、領域ごとに補正量ΔＶＣＯＩが設定されている。図５の例では、周波数選択信号ＶＣＯＴＲＭの値が「５１」〜「７６」を示す領域における補正量ΔＶＣＯＩを「±０」（すなわち、補正無し）として、当該領域に比べてＶＣＯＴＲＭの値が大きくなる領域では、補正量ΔＶＣＯＩが正の値（＋１，＋２）に設定される。一方、ＶＣＯＴＲＭの値が小さくなる領域においては、補正量ΔＶＣＯＩが負の値（−１，−２）に設定される。

上述したように、周波数選択信号ＶＣＯＴＲＭは、７ビットのデジタル信号のセンター値「６４」を初期値としてＰＬＬ３２を動作させることにより、ＣＭＯＳ ＶＣＯの有する発振周波数帯域に応じて増加方向または減少方向に調整される。図５のテーブルでは、周波数選択信号ＶＣＯＴＲＭがセンター値を上回るときには、補正量ΔＶＣＯＩは正の値をとる。ここで、周波数選択信号ＶＣＯＴＲＭがセンター値を上回る場合とは、ＣＭＯＳ ＶＣＯの発振周波数帯域が、局部発振周波数の設計値（２４４０ＭＨｚ）を中心周波数とする所定の規格周波数帯域（２４０５ＭＨｚ〜２４８０ＭＨｚ）と比較して、低周波側にシフトしていることを意味している。このような場合には、電流調整信号ＶＣＯＩは増加方向に補正される。この補正後の電流調整信号ＶＣＯＩに従ってバイアス回路５０がバイアス電圧を生成することにより、ＰチャネルクロスカップルトランジスタおよびＮチャネルクロスカップルトランジスタから構成される負性抵抗回路を流れる電流が増加する。

これに対して、周波数選択信号ＶＣＯＴＲＭがセンター値を下回るときには、補正量ΔＶＣＯＩは負の値をとる。周波数選択信号ＶＣＯＴＲＭがセンター値を下回る場合とは、ＣＭＯＳ ＶＣＯの発振周波数帯域が、上記所定の規格周波数帯域と比較して高周波側にシフトしていることを意味している。このような場合には、電流調整信号ＶＣＯＩは減少方向に補正される。この補正後の電流調整信号ＶＣＯＩに従ってバイアス回路５０がバイアス電圧を生成することにより、負性抵抗回路を流れる電流が減少する。

図６には、電流調整信号ＶＣＯＩおよびＣＭＯＳ ＶＣＯの負性抵抗回路を流れる電流の関係（図６（ａ））と、負性抵抗回路を流れる電流およびＣＭＯＳ ＶＣＯの発振信号の発振振幅の関係（図６（ｂ））が示されている。図６（ａ）を参照して、横軸は４ビットの電流調整信号ＶＣＯＩ（最小値を「２」とする）を示し、縦軸は負性抵抗回路を流れる電流を示す。同図において、負性抵抗回路を流れる電流は、電流調整信号ＶＣＯＩの値が大きくなるに従って増大する。なお、電流調整信号ＶＣＯＩは最小値を「２」としている。

図６（ｂ）は、負性抵抗回路を流れる電流とＣＭＯＳ ＶＣＯの発振振幅との関係を示す図である。同図において、実線ｋ２は、図６（ａ）に示した電流調整信号ＶＣＯＩおよび電流の関係を有するＣＭＯＳ ＶＣＯにおいて現われる、該電流および発振振幅の関係を示している。電流の増加に伴なって発振振幅が増加することが分かる。

一方、図中の実線ｋ１，ｋ３は、実線ｋ２に対応するＣＭＯＳ ＶＣＯとは異なるＣＭＯＳ ＶＣＯの電流および発振振幅の関係を表わしている。これらのＣＭＯＳ ＶＣＯは、実線ｋ２に対応するＣＭＯＳ ＶＣＯと比較して、ＣＭＯＳ ＶＣＯに用いられるＭＯＳトランジスタのしきい値電圧Ｖｔｈが異なっている。なお、ＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきは、製造ばらつき等に起因して発生する。なお、ＬＳＩ中のＭＯＳトランジスタの微細化に伴い、製造パラメータの変動が大きくなるため、しきい値電圧Ｖｔｈのばらつきは増大する傾向にある。

ＭＯＳトランジスタのしきい値電圧Ｖｔｈに製造ばらつきが生じることにより、負性抵抗回路の入力インピーダンスが変動するため、Ｐチャネルクロスカップルトランジスタの相互コンダクタンスｇｍが変動する。これにより、ＣＭＯＳ ＶＣＯの発振信号の発振振幅が変動してしまう。また、ＭＯＳバラクタにおいても、ＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきによってバイアス−容量特性が変動する。

図６（ｂ）中の実線ｋ１は、実線ｋ２に対応するＭＯＳトランジスタのしきい値電圧Ｖｔｈを標準値として、しきい値電圧Ｖｔｈが標準値よりも低い方向にばらついた場合の電流および発振振幅の関係を表わす。一方、実線ｋ３は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値よりも高い方向にばらついた場合の電流および発振振幅の関係を表わす。同図に示すように、ＣＭＯＳ ＶＣＯの発振振幅は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきに起因して変動する。

ここで、ＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきによらず、発振動作を継続するのに必要な所定の発振振幅を確保するためには、実線ｋ３に示されるＭＯＳトランジスタのしきい値電圧Ｖｔｈが高い方向にばらついたときの関係に基づいてバイアス電圧を設定することが有効である。しかしながら、このような方法では、実線ｋ１およびｋ２に対応するＭＯＳトランジスタにおいては電流量が必要以上に大きくなってしまい、その結果、消費電力を無駄に増大させるという問題が生じる。

あるいは、このようなしきい値Ｖｔｈのばらつきによって変動した発振振幅を検波回路で検出し、その検出結果に応じて負性抵抗回路を流れる電流を調整する構成とした場合には、検波回路自体の特性ばらつきを考慮する必要が新たに生じるとともに、該検波回路を付加することによる消費電力および回路面積の増加が問題となる。

本実施の形態に係るＶＣＯにおいては、図４および図５で説明したように、電流調整回路４０は、自動周波数選択回路４２によって最適化された周波数選択信号ＶＣＯＴＲＭに応じて電流調整信号ＶＣＯＩを調整する。具体的には、電流調整回路４０は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値となるときに所定の発振振幅を実現可能なバイアス電圧を生成するための電流調整信号ＶＣＯＩを標準値として有している。そして、周波数選択信号ＶＣＯＴＲＭに応じて、当該標準値に加算する補正量ΔＶＣＯＩを調整する。

このような構成としたことにより、バイアス回路５０からＰチャネルクロスカップルに供給されるバイアス電圧は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値となるときに対応して設定されたバイアス電圧を中心として、該バイアス電圧から増加または減少するように調整される。したがって、従来のように、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値から高くなる方向にばらついた場合を想定してバイアス電圧を設定する構成と比較して、消費電力の低減を実現できる。

（電流調整信号の調整）
以下、図面を参照して、本実施の形態における電流調整回路４０の電流調整動作を詳細に説明する。

本実施の形態に係る電流調整回路４０は、上述したように、自動周波数選択回路４２によって生成された周波数選択信号ＶＣＯＴＲＭに応じて電流調整信号ＶＣＯＩを調整するように構成される。かかる構成は、本発明者が、図７に示すような、ＭＯＳトランジスタのしきい値電圧ＶｔｈとＣＭＯＳ ＶＣＯの発振振幅との関係、および、ＣＭＯＳ ＶＣＯの発振周波数帯域と発振振幅との関係を確認したことに基づいている。本発明者は、これらの関係から、周波数選択信号ＶＣＯＴＲＭとＭＯＳトランジスタのしきい値電圧Ｖｔｈとの間に相関関係があることを知見した。そして、検討を重ねることによって、周波数選択信号ＶＣＯＴＲＭに応じて電流調整信号ＶＣＯＩを調整してバイアス電圧を調整することにより、ＣＭＯＳ ＶＣＯの発振振幅のばらつきを抑制できることを解明し、本発明の完成に至ったものである。

図７（ａ）は、ＭＯＳバラクタの電圧−容量特性を示す図である。同図において、横軸はＭＯＳバラクタ制御用の制御電圧ＶＣＯＮＴを示し、縦軸はＭＯＳバラクタの容量値を示す。図中に実線ｋ１〜ｋ３で示す特性は、ＭＯＳバラクタを構成するＭＯＳトランジスタのしきい値電圧Ｖｔｈが異なっている。詳細には、実線ｋ５は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値のときの電圧−容量特性である。実線ｋ４は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値よりも高いときの電圧−容量特性であり、実線ｋ６は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値を低いときの電圧−容量特性である。

図７（ａ）を参照して、ＭＯＳバラクタの容量は、制御電圧ＶＣＯＮＴの増加に応じて減少するように変化する。なお、ＭＯＳバラクタの容量が減少することによって、ＣＭＯＳ ＶＣＯの発振周波数が上昇する。

さらに、ＭＯＳバラクタの電圧−容量特性は、しきい値電圧Ｖｔｈが変動することによって変動する。具体的には、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値から高い方向に変動したときには、容量が標準値に対応する容量よりも大きくなる。その一方で、しきい値電圧Ｖｔｈが標準値から低い方向に変動したときには、容量が標準値に対応する容量よりも小さくなる。

ここで、ＭＯＳバラクタの容量が増加したときには、発振周波数が低下するとともに、ＬＣ共振回路のＱ値が低下することによってＣＭＯＳ ＶＣＯの発振振幅が小さくなる。すなわち、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが高い方向に変動したときには、ＣＭＯＳ ＶＣＯの発振振幅は小さくなる。その一方で、ＭＯＳバラクタの容量が減少したときには、発振周波数が増加するとともに、ＬＣ共振回路のＱ値が増加することによってＣＭＯＳ ＶＣＯの発振振幅が大きくなる。すなわち、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが低い方向に変動したときには、ＣＭＯＳ ＶＣＯの発振振幅が大きくなる。

図７（ｂ）は、ＣＭＯＳ ＶＣＯの発振周波数および発振振幅とＭＯＳトランジスタのしきい値電圧Ｖｔｈとの関係を説明する図である。同図において、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値よりも低いときには、発振周波数が増加するとともに、発振振幅が増加している。

図７（ｃ）は、ＣＭＯＳ ＶＣＯが有する発振周波数帯域における、発振周波数と発振振幅との関係を説明する図である。同図では、所定の発振周波数帯域は、２４４０ＭＨｚと中心周波数とするものとする。発振周波数帯域において、発振周波数が高いときと発振周波数が低いときとでは、発振振幅が異なっている。発振周波数が高いときには発振振幅が大きく、発振周波数が低いときには発振振幅が小さい。発振周波数が高いときに発振振幅が大きくなるのは、ＬＣ共振回路において容量が小さくなることによってＱ値が増加することによると考えられる。一方、発振周波数が低いときに発振振幅が小さくなるのは、ＬＣ共振回路の容量が大きくなることによってＱ値が低下することによると考えられる。このように、発振周波数帯域内における発振振幅は、発振周波数に応じて異なるものとなる。

図８は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈによって、ＣＭＯＳ ＶＣＯの発振周波数帯域が決定される様子を説明する図である。

図８を参照して、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値であるときのＣＭＯＳ ＶＣＯの発振周波数帯域を、２４４０ＭＨｚを中心周波数とし、２２４６ＭＨｚ〜２６７６ＭＨｚである場合を想定する。この場合、自動周波数選択回路４２においては、発振周波数帯域の中心周波数２４４０ＭＨｚが局部発振周波数の設計値である２４４０ＭＨｚに一致することから、周波数選択信号ＶＣＯＴＲＭはセンター値である「６４」にロックされる。

これに対して、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値よりも低いときには、発振周波数帯域は高周波側にシフトする。これは、図７（ａ），（ｂ）で示したように、ＭＯＳトランジスタのしきい値電圧Ｖｔｈの低下によってＭＯＳバラクタの容量が減少することにより、発振周波数が上昇したことによる。自動周波数選択回路４２は、発振周波数帯域の中心周波数が局部発振周波数の設計値２４４０ＭＨｚを上回ることから、周波数選択信号ＶＣＯＴＲＭを初期値（センター値「６４」）から減少させる。図８の例では、周波数選択信号ＶＣＯＴＲＭは「１６」にロックされる。

また、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが標準値よりも高いときには、発振周波数帯域は低周波側にシフトする。これは、ＭＯＳトランジスタのしきい値電圧Ｖｔｈの増加によってＭＯＳバラクタの容量が増加することにより、発振周波数が減少したことによる。

このように、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが変動することにより、ＣＭＯＳ ＶＣＯの発振周波数帯域が変動する。そして、自動周波数選択回路４２から出力される周波数選択信号ＶＣＯＴＲＭは、この発振周波数帯の変動を反映した値にロックされる。したがって、自動周波数選択回路４２から出力される周波数選択信号ＶＣＯＴＲＭをモニタすることにより、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが高い方向に変動しているのか、低い方向に変動しているのかを知ることができる。

ここで、ＣＭＯＳ ＶＣＯの発振振幅に着目すると、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが高いときには、図７（ｂ）に示す関係に従えば、発振振幅は増加することが予想される。その一方で、発振周波数帯域において発振周波数２４４０ＭＨｚは中心周波数よりも低周波側に位置することから、図７（ｃ）に示す関係に従えば、発振振幅は減少することが予想される。すなわち、発振振幅は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈの観点からは増加することが予想され、発振周波数帯域の観点からは減少することが予想される。したがって、この発振振幅の増加量と減少量とが同等であれば、発振振幅に変動が生じない結果となる。一方、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが発振振幅に及ぼす影響力と、発振周波数帯域が発振振幅に及ぼす影響力とが異なる場合には、発振振幅の変動量は、より影響力が大きい方に支配されることになる。

本実施の形態においては、本発明者は、検討を重ねた結果、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが発振振幅に及ぼす影響の方が、発振周波数帯域が発振振幅に及ぼす影響よりも大きいという知見を得た。この知見によれば、周波数選択信号ＶＣＯＴＲＭがセンター値を下回る場合には、発振振幅が増加する傾向にあることが推定される。したがって、電流調整回路４０は、電流調整信号ＶＣＯＩを標準値から減少させるように補正することにより、負性抵抗回路に流れる電流を低減させる。この結果、発振振幅の増加が抑えられる。

一方で、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが低いとき、すなわち、周波数選択信号ＶＣＯＴＲＭがセンター値を上回る場合には、しきい値電圧Ｖｔｈの影響を受けて発振振幅が減少することが推定される。したがって、電流調整回路４０は、電流調整信号ＶＣＯＩを標準値から増加させるように補正することによって、負性抵抗回路に流れる電流を増加させる。この結果、発振振幅の低下が抑えられる。

以上に述べたように、周波数選択信号ＶＣＯＴＲＭをモニタすることにより、ＣＭＯＳ ＶＣＯの発振振幅が増加傾向にあるのか、減少傾向にあるのかを推定することができる。そして、この推定結果に基づいて、電流調整信号ＶＣＯＩを調整することにより、発振振幅の変動を抑えることが可能となる。図５に示すテーブルは、以上のような知見および検討結果に基づいて作成したものである。なお、図５のテーブルにおいては、発振周波数帯域が複数の周波数領域に分割され、当該周波数領域ごとに電流調整信号ＶＣＯＩの補正量ΔＶＣＯＩが設定されている。この補正量ΔＶＣＯＩは、周波数領域ごとの周波数が高くなるほど負性抵抗回路に流れる電流が大きくなるように設定される。これにより、バイアス回路５０においては、周波数領域の周波数が高くなるほど、ＭＯＳトランジスタのゲート−ソース間電圧の絶対値が大きくなるように、バイアス電圧が生成される。

以上のように、電流調整回路４０は、このテーブルを参照することにより、発振振幅のばらつきを抑制するのに適した値に電流調整信号を補正することができる。この結果、従来のように、発振周波数を検波する検波回路が不要となるため、検波回路の設置による消費電力および回路面積の増大を抑えることができる。

なお、図７で説明した、ＭＯＳトランジスタのしきい値電圧ＶｔｈとＣＭＯＳ ＶＣＯの発振振幅との関係、および発振周波数帯域と発振振幅との関係は、図２に示すＣＭＯＳ ＶＣＯにおいて確認されたものであり、これに限定されるものではない。さらに、図７の関係に基づいて設定された図５のテーブルにおいても、これに限定されるものではない。すなわち、本実施の形態は、周波数選択信号ＶＣＯＴＲＭとＭＯＳトランジスタのしきい値電圧Ｖｔｈとの相関関係に基づいて、周波数選択信号ＶＣＯＴＲＭに応じて電流調整信号ＶＣＯＩを調整することに技術的意義を有するものであり、相関関係および設定値そのものは例示であることを確認的に記載する。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ ＲＦＩＣ、２ ベースバンド回路、３ 電源回路、４ アンテナ素子、１０ ＬＮＡ、１２ ＰＰＦ、１４，１６ ミキサ、１８ ＰＧＡ、２０ ＢＰＦ、２２ ＰＡ、３０ ＶＣＯ、３２ ＰＬＬ、３４ ＤＳＭ、１００ 受信部、２００ 発振部、３００ ロジック回路、４００ 送信部、４０ 電流調整回路、４２ 自動周波数選択回路、５０ バイアス回路、５２ ローカルバッファ、４０２ 換算部、４０４ 記憶部、４０６ 加算部、５０２ コンスタントＧｍ回路、５０４ バイアス調整回路、Ｃ１〜Ｃ４ コンデンサ、Ｌ１ スパイラルインダクタ、Ｍ１〜Ｍ５ ＭＯＳバラクタ。

Claims (7)

1. 制御電圧により発振周波数を可変する電圧制御発振回路と、
   前記電圧制御発振回路の発振周波数帯域から一の発振周波数を選択するための周波数選択信号に基づいて前記制御電圧を生成し、生成した前記制御電圧を前記電圧制御発振回路に供給する周波数選択回路とを備え、
   前記電圧制御発振回路は、
   出力端子間対に接続されるインダクタ素子と、前記インダクタ素子に並列接続され、前記制御電圧に応じて容量が可変する可変容量とを含むＬＣ共振回路と、
   前記ＬＣ共振回路と電源との間に接続された一対のＭＯＳトランジスタを含む負性抵抗回路とを含み、
   前記周波数選択信号に基づいて前記一対のＭＯＳトランジスタのゲートに供給するバイアス電圧を調整するバイアス回路をさらに備える、半導体装置。
2. 前記周波数選択信号は、前記発振周波数帯域における前記一の発振周波数の位置を指示する信号である、請求項１に記載の半導体装置。
3. 前記バイアス回路は、前記電圧制御発振回路の発振振幅および前記差動型のＭＯＳトランジスタのしきい値電圧の関係と、前記電圧制御発振回路の発振周波数帯域および発振振幅の関係とに基づいて推定される、前記一の発振周波数における発振振幅に応じて、前記バイアス電圧を調整する、請求項２に記載の半導体装置。
4. 前記電圧制御発振回路の発振周波数と前記一の発振周波数との比較結果に応じて前記制御電圧を制御する位相同期ループをさらに備え、
   前記周波数選択回路は、前記位相同期ループによってフィードバック制御される発振周波数に基づいて前記周波数選択信号を生成する、請求項１に記載の半導体装置。
5. 前記バイアス回路は、前記バイアス電圧として、互いに異なる複数の電圧値を設定可能であり、
   前記発振周波数帯域を互いに重複しない複数の周波数領域に分割したときに、前記複数の電圧値は、前記複数の周波数領域にそれぞれ対応付けられており、
   前記バイアス回路は、前記複数の周波数領域のうち前記一の発振周波数の属する周波数領域に対応する電圧値をバイアス値として出力し、
   前記複数の周波数領域の周波数が高くなるほど前記負性抵抗回路に生じる電流が大きくなるように前記複数の電圧値が設定される、請求項１に記載の半導体装置。
6. 前記一対のＭＯＳトランジスタは、差動型のＭＯＳトランジスタである、請求項１から請求項５のいずれか１項に記載の半導体装置。
7. 前記差動型のＭＯＳトランジスタは、Ｐチャネル型ＭＯＳトランジスタからなる、請求項６に記載の半導体装置。

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