JP2006060395A - 電圧制御発振器 - Google Patents
電圧制御発振器 Download PDFInfo
- Publication number
- JP2006060395A JP2006060395A JP2004238536A JP2004238536A JP2006060395A JP 2006060395 A JP2006060395 A JP 2006060395A JP 2004238536 A JP2004238536 A JP 2004238536A JP 2004238536 A JP2004238536 A JP 2004238536A JP 2006060395 A JP2006060395 A JP 2006060395A
- Authority
- JP
- Japan
- Prior art keywords
- section
- voltage
- controlled oscillator
- oscillation signal
- capacitors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
【課題】発振周波数の安定化を図りつつ、位相ノイズの増加を抑えることができる電圧制御発振器を提供する。
【解決手段】電圧制御発振器は、インダクタセクション20、バラクタセクション22、ネガティブGmセクション21、トリミングキャパシタアレイ23及びバイアス回路R10〜R15,R20〜R25を備えている。バイアス回路は、上記トランジスタ26−0〜26−5,27−0〜27−5とキャパシタC10〜C15,C20〜C25との接続点N4にバイアス電圧Vbiasを与える。キャパシタを切り離すトランジスタのドレインをバイアスすることによって寄生ダイオードをオンしないようにでき、それによって位相ノイズの増加を抑制することができる。
【選択図】 図1
【解決手段】電圧制御発振器は、インダクタセクション20、バラクタセクション22、ネガティブGmセクション21、トリミングキャパシタアレイ23及びバイアス回路R10〜R15,R20〜R25を備えている。バイアス回路は、上記トランジスタ26−0〜26−5,27−0〜27−5とキャパシタC10〜C15,C20〜C25との接続点N4にバイアス電圧Vbiasを与える。キャパシタを切り離すトランジスタのドレインをバイアスすることによって寄生ダイオードをオンしないようにでき、それによって位相ノイズの増加を抑制することができる。
【選択図】 図1
Description
この発明は、例えば無線通信集積回路装置に用いられる電圧制御発振器(VCO:Voltage Controlled Oscillator)に関する。
近年、無線通信回路の集積化が進んでいる。無線通信集積回路装置の一例として、例えばBluetooth(登録商標)LSIでは、電圧制御発振器を内蔵している。この電圧制御発振器は、PLL(phase-locked loop)回路によって予め所定の周波数で発振するように設定されている。そして、上記電圧制御発振器の制御端子に印加する電圧をデータの“1”または“0”に応じて変えることによって周波数変調を行っている。
この種のLSIで用いられる電圧制御発振器は、例えばインダクタとバラクタダイオード(またはバリキャップダイオード)で生成した発振信号を、MOSFETで構成した増幅回路により増幅する構成となっている。しかしながら、バラクタダイオードやMOSFETにはプロセスばらつきや温度変化による特性変動があるので、基本発振周波数を所望の範囲に設定することは容易ではない。
このような発振周波数の変動を抑えるために、非特許文献1には、容量値に重み付けがされた複数のキャパシタ(トリミングキャパシタ)を設け、電圧制御発振器の発振出力端子にこれらのキャパシタをMOSFETからなるスイッチによって選択的に接続することにより、発振周波数を広範囲に調整する技術が開示されている。
ところで、電圧制御発振器の重要なもう一つの特性として位相ノイズが知られている。位相ノイズは、電圧制御発振器を構成する素子の熱雑音、基板や電源のノイズ等によって発振出力信号に重畳される位相のランダムなノイズである。この位相ノイズは、送受信信号に対するノイズ源となり、感度や信号品質の悪化を招く。
上記非特許文献1に開示されている技術では、電圧制御発振器の発振振幅が大きい場合には、トリミング用のキャパシタを切り離すためのMOSFETのドレイン電位が容量結合によって発振出力端子と同相で且つほとんど同じ振幅で変化する。そして、ドレイン−基板間の寄生ダイオードが導通する程度の振幅になると基板からドレインにホールが移動し、ドレイン電位が上昇する。この際、電荷注入によって発振出力端子の電位も変動し、この結果、電圧制御発振器の瞬時全体容量が変わって発振周期が瞬間的に変化してしまう。また、ドレイン部の動作点がゼロであるとすると、基板やソースにリーク電流が流れ、寄生ダイオードの導通とリーク電流で電位が戻る現象を交互に繰り返してしまう。このため、トリミングキャパシタを設けて発振周波数を調整すると、電圧制御発振器の位相ノイズが増加してしまう。
A. Kral et al., "RF-CMOS oscillators with switched tuning," Proceedings of the IEEE 1998 Custom Integrated Circuits Conference, pp. 555-558, 1998.
A. Kral et al., "RF-CMOS oscillators with switched tuning," Proceedings of the IEEE 1998 Custom Integrated Circuits Conference, pp. 555-558, 1998.
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、発振周波数の安定化を図りつつ、位相ノイズの増加を抑えることができる電圧制御発振器を提供することにある。
この発明の一態様によると、第1,第2の発振信号出力端子と、前記第1,第2の発振信号出力端子に接続されたインダクタセクションと、前記インダクタセクションに接続され、制御電圧に応答して容量値が変化するバラクタセクションと、前記インダクタセクションと前記バラクタセクションで生成された発振信号を増幅して前記第1,第2の発振信号出力端子から出力するネガティブGmセクションと、一方の電極が前記第1,第2の発振信号出力端子にそれぞれ接続された複数のキャパシタと、電流通路が前記複数のキャパシタの他方の電極と接地点間に接続され、スイッチ信号で選択的にオン/オフ制御されるトランジスタとを有し、発振周波数を調整するトリミングキャパシタアレイと、前記トランジスタと前記キャパシタとの接続点にバイアス電圧を与えるバイアス回路とを具備する電圧制御発振器が提供される。
また、この発明の一態様によると、第1,第2の発振信号出力端子と、前記第1,第2の発振信号出力端子に接続されたインダクタセクションと、前記インダクタセクションに接続され、制御電圧に応答して容量値が変化するバラクタセクションと、前記インダクタセクションと前記バラクタセクションで生成された発振信号を増幅して前記第1,第2の発振信号出力端子から出力するネガティブGmセクションと、一方の電極が前記第1の発振信号出力端子に接続された第1キャパシタと、一方の電極が前記第2の発振信号出力端子に接続された第2キャパシタと、電流通路が前記第1,第2キャパシタの他方の電極間に接続され、スイッチ信号で選択的にオン/オフ制御されるトランジスタとを有し、発振周波数を調整するトリミングキャパシタセクションと、前記トランジスタの電流通路の両端にバイアス電圧を与えるバイアス回路とを具備する電圧制御発振器が提供される。
この発明によれば、発振周波数の安定化を図りつつ、位相ノイズの増加を抑えることができる電圧制御発振器が得られる。
以下、この発明の実施形態について図面を参照して説明する。
[第1の実施形態]
図1は、この発明の第1の実施形態に係る電圧制御発振器を示す回路図である。図2は、上記図1に示した電圧制御発振器が用いられる無線通信回路を示している。まず、図2に示す無線通信回路について説明し、その後で図1の電圧制御発振器について詳しく説明する。
[第1の実施形態]
図1は、この発明の第1の実施形態に係る電圧制御発振器を示す回路図である。図2は、上記図1に示した電圧制御発振器が用いられる無線通信回路を示している。まず、図2に示す無線通信回路について説明し、その後で図1の電圧制御発振器について詳しく説明する。
図2に示す如く、無線通信回路は、アンテナ1、所望の周波数帯域の信号だけを通すRFフィルタ(RF-filter)2、スイッチ(Switch)3及び無線通信集積回路装置としてのLSI15等を含んで構成されている。
ここでは、無線通信集積回路装置の例としてBluetooth(登録商標)LSIを示している。このLSI15は、RFブロック14、ベースバンド(Base Band)制御回路13及びメモリ16等を備えている。上記RFブロック14は、ローノイズアンプ(LNA)4、混合器(MIX)5、バンドパスフィルタ(BPF)6、ゲインコントロールアンプ(GCA)7、アナログデジタルコンバータ(ADC)8、パワーアンプ(PA)9、電圧制御発振器(VCO)10、フェイズ・ロックト・ループ(PLL)11、ガウシアンローパスフィルタ(G−Fil)12及び検波器(DET)17等で構成されている。
アンテナ1から入力された電波は、上記RFフィルタ2とスイッチ3を介してLSI15内に取り込まれる。LSI15で受信した信号は、ローノイズアンプ4によって信号強度が増幅される。増幅されたRF信号は、電圧制御発振器10から出力されるローカル信号LOによって制御される混合器5で中間周波数IFにダウンコンバートされる。バンドパスフィルタ6は、上記IF信号のうちチャネル周波数のみを通す。ゲインコントロールアンプ7は、上記バンドパスフィルタ6から入力されたチャネル周波数のIF信号を、アナログデジタルコンバータ8のダイナミックレンジに収まるように信号振幅を制御する。上記アナログデジタルコンバータ8でサンプリングされたデジタル信号は、ベースバンド処理を行うベースバンド制御回路13に送られ、このベースバンド制御回路13で復調が行われる。
データの送信時には、ベースバンド制御回路13からデジタルデータをガウシアンローパスフィルタ12に転送し、このガウシアンローパスフィルタ12によってデジタル信号の高周波成分を除去する。電圧制御発振器10は、フェイズ・ロックト・ループ11によって予め所定のチャネル周波数で発振するように設定されている。上記ガウシアンローパスフィルタ12の出力は電圧制御発振器10の変調端子に供給され、この電圧制御発振器10の発振信号を周波数変調する。上記変調信号はパワーアンプ9によって所望のパワーまで増幅され、スイッチ3とRFフィルタ2を介してアンテナ1から送信される。
上記電圧制御発振器10は、図1に示すように、インダクタとバラクタダイオードで生成した発振信号の基本発振周波数を、増幅回路で増幅する構成となっている。すなわち、この電圧制御発振器10は、インダクタセクション(Inductor section)20、ネガティブGmセクション(Negative-Gm section)21、バラクタセクション(Varactor section)22及びトリミングキャパシタアレイ(Trimming capacitor array)23等を備えている。
上記インダクタセクション20には、発振信号Vout1,Vout2を出力する発振出力端子(ノードN1,N2)間にインダクタL1が接続されている。
上記ネガティブGmセクション21は、入力端と出力端が互いに接続され、増幅回路として働くインバータ24,25で構成されている。上記インバータ24の入力端と上記インバータ25の出力端はインダクタL1の一端(ノードN1)に接続され、上記インバータ25の入力端と上記インバータ24の出力端はインダクタL1の他端(ノードN2)に接続される。
上記バラクタセクション22は、周波数変調用のバラクタダイオード(電圧可変容量素子)Cv1,Cv2、線形キャパシタCmim1,Cmim2及び抵抗R1,R2を含んで構成されている。上記線形キャパシタCmim1の一方の電極はノードN1に接続され、他方の電極はバラクタダイオードCv1のアノード及び抵抗R1の一端に接続される。上記線形キャパシタCmim2の一方の電極はノードN2に接続され、他方の電極はバラクタダイオードCv2のアノード及び抵抗R2の一端に接続される。上記バラクタダイオードCv1,Cv2のカソードは共通接続され、変調端子として働く共通接続点(ノードN3)にガウシアンローパスフィルタ12から制御電圧Vctrlが供給される。上記抵抗R1,R2の他端にはバイアス電圧Vcap_biasが印加される。
上記トリミングキャパシタアレイ23は、ノードN1に接続されたトリミングキャパシタTC1−0〜TC1−5と、ノードN2に接続されたトリミングキャパシタTC2−0〜TC2−5を備えている。トリミングキャパシタTC1−0〜TC1−5はそれぞれ、容量値に重み付け(例えば1:2:4:8:16:32)がされた複数のキャパシタC10〜C15と、これらのキャパシタC10〜C15をノードN1に選択的に接続するスイッチとして働くMOSFET26−0〜26−5と、一端が上記キャパシタC10〜C15とMOSFET26−0〜26−5との接続点(ノードN4)に接続され、他端にバイアス電圧Vbiasが印加される抵抗R10〜R15とを含んで構成されている。
また、トリミングキャパシタTC2−0〜TC2−5はそれぞれ、容量値に重み付け(例えば1:2:4:8:16:32)がされた複数のキャパシタC20〜C25と、これらのキャパシタC20〜C25をノードN2に選択的に接続するスイッチとして働くMOSFET27−0〜27−5と、一端が上記キャパシタC20〜C25とMOSFET27−0〜27−5との接続点(ノードN4)に接続され、他端にバイアス電圧Vbiasが印加される抵抗R20〜R25とを含んで構成されている。
上記MOSFET26−0〜26−5,27−0〜27−5のゲートにはトリミング信号T<0>〜T<5>がそれぞれ供給される。上記トリミング信号T<0>〜T<5>により、MOSFET26−0〜26−5,27−0〜27−5をオン/オフしてノードN1,N2(発振出力端子)にキャパシタC10〜C15,C20〜C25を選択的に接続することによって発振周波数が調整される。
図3は、上記図1に示した電圧制御発振器におけるバイアス電圧Vbiasの発生回路の構成例を示している。このバイアス電圧発生回路は、各トリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5(抵抗R10〜R15,R20〜R25)にそれぞれ対応して設けられるもので、図3ではその一つを抽出して代表的に示している。
このバイアス電圧発生回路は、電流発生回路(Current generator)31、ロウパスフィルタ(Low-pass filter)32及び出力セクション(Output section)33を備えており、バンドギャップリファレンス回路である。そして、発生するバイアス電圧Vbiasが、ネガティブGmセクション21の増幅電圧Vampより高くなるように設定されている。
上記電流発生回路31は、Pチャネル型MOSFET34,35、Nチャネル型MOSFET36,37、抵抗R3及びダイオードD1,D2で構成されている。上記MOSFET34,35のソースは電源Vddに接続され、ドレインはMOSFET36,37のドレインにそれぞれ接続される。上記MOSFET34,35のゲートはMOSFET35,37のドレイン共通接続点に接続される。上記MOSFET36,37のゲートはMOSFET34,36のドレイン共通接続点に接続される。上記MOSFET36のソースはダイオードD1のアノードに接続され、このダイオードD1のカソードは接地点Vssに接続される。また、上記MOSFET37のソースは抵抗R3の一端に接続され、この抵抗R3の他端はダイオードD2のアノードに接続される。このダイオードD2のカソードは、接地点Vssに接続される。上記ダイオードD2は、ダイオードD1のN倍のサイズ(N個のダイオードD1が並列接続されたものと等価)になっている。
上記ロウパスフィルタ32は、抵抗R4とキャパシタC3を備えている。上記抵抗R4の一端はMOSFET35,37のドレイン共通接続点に接続される。この抵抗R4の他端と接地点Vss間にキャパシタC3が接続される。
上記出力セクション33は、電流源として働くPチャネル型MOSFET38と抵抗R5とを備えている。上記MOSFET38のソースは電源Vddに接続され、ゲートは上記抵抗R4の他端に接続される。このMOSFET38のドレインと接地点Vss間には抵抗R5が接続される。そして、上記MOSFET38と抵抗R5との接続点からバイアス電圧Vbiasが出力される。
図4は、上記図1に示した電圧制御発振器における制御電圧Vctrlと発振信号Vout1,Vout2の発振周波数Freq.との関係を示している。トリミング信号T<5:0>が全て“0”の時、すなわち<000000>ではMOSFET26−0〜26−5,27−0〜27−5は全てオフ状態となり、発振出力端子(ノードN1,N2)にはキャパシタC10〜C15,C20〜C25は接続されず、発振周波数が最も高くなる。一方、トリミング信号T<5:0>が全て“1”の時、すなわち<111111>ではMOSFET26−0〜26−5,27−0〜27−5は全てオン状態となり、発振出力端子(ノードN1,N2)にキャパシタC10〜C15,C20〜C25が接続され、発振周波数が最も低くなる。上記<000000>と<111111>が発振周波数の調整範囲である。よって、上記トリミング信号T<5:0>の“0”または“1”に応じてMOSFET26−0〜26−5,27−0〜27−5を選択的にオン/オフ制御することにより、上記<000000>と<111111>との間で広範囲に発振周波数Freq.を設定できる。これによって、バラクタダイオードCv1,Cv2やインバータ24,25を構成するMOSFETにプロセスばらつきや温度変化による特性変動があっても、基本発振周波数を容易に所望の範囲に設定できる。
また、図5(a)に示すように、上記トリミングキャパシタアレイ23中のMOSFET26−0〜26−5,27−0〜27−5がオンした場合は、そのオンしたMOSFETのドレインは0Vとなり、MOSFETがオフした場合は、そのオフしたMOSFETのドレインはバイアス電圧Vbiasを中心に、ほぼ「Vbias+Vamp」〜「Vbias−Vamp」を振動する。上記バイアス電圧Vbiasは、増幅電圧Vampより高く設定されているのでノードN4は0V以上になる。
なお、図5(a)では、発振信号Vout2を出力する発振出力端子であるノードN2側の電圧を示したが、発振信号Vout1を出力する発振出力端子であるノードN1側は位相が逆になるだけで同様である。
よって、トリミング用のキャパシタC10〜C15,C20〜C25を切り離すためのMOSFET26−0〜26−5,27−0〜27−5のドレインは、容量結合によって発振出力端子(ノードN1,N2)と同相で且つ同じ振幅で発振するが、バイアス電圧Vbiasが増幅電圧Vampより高く設定され、このバイアス電圧Vbiasを中心に振動するので、図5(b)に示すように0Vを中心に振動する非特許文献1の技術と比べて、寄生ダイオードが導通するのを効果的に防止できる。
しかも、バイアス電圧発生回路におけるバイアス電圧Vbiasを出力する最終段のMOSFET38のゲートにロウパスフィルタ32を介して制御電圧を印加することにより、電流発生回路31で発生した熱ノイズの伝播によるバイアス電圧Vbiasの変動を抑制でき、より安定したバイアス電圧Vbiasを生成できる。
従って、上記のような構成によれば、トリミング用のキャパシタを発振出力端子に接続したり切り離したりすることによって発振周波数を調整する電圧制御発振器において、キャパシタを切り離すMOSFETのドレインをバイアスすることで寄生ダイオードを導通しないようにできるので、発振周波数の安定化を図りつつ、位相ノイズの増加を抑制できる。また、バイアス電圧発生回路における出力セクションの電流源として働くMOSFETのゲートを、ロウパスフィルタを介してバイアスすることによって、電流源で発生したノイズが電圧制御発振器へ伝播するのを抑え、安定したバイアス電圧Vbiasを生成できるので、この点からも位相ノイズの増加を抑えることができる。
(変形例1)
なお、上述した第1の実施形態では、バイアス電圧発生回路をトリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5(抵抗R10〜R15,R20〜R25)にそれぞれ対応して設ける場合について説明したが、一つのバイアス電圧発生回路からバイアス電圧Vbiasを与えるように構成しても良い。この場合には、スイッチ回路を設け、トリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5のうち、MOSFET26−0〜26−5,27−0〜27−5がオフ状態にあるもののみにバイアス電圧発生回路から選択的にバイアス電圧Vbiasを印加する。
なお、上述した第1の実施形態では、バイアス電圧発生回路をトリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5(抵抗R10〜R15,R20〜R25)にそれぞれ対応して設ける場合について説明したが、一つのバイアス電圧発生回路からバイアス電圧Vbiasを与えるように構成しても良い。この場合には、スイッチ回路を設け、トリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5のうち、MOSFET26−0〜26−5,27−0〜27−5がオフ状態にあるもののみにバイアス電圧発生回路から選択的にバイアス電圧Vbiasを印加する。
このような構成によれば、バイアス電圧発生回路は一つで済むので、LSI15のパターン占有面積を小さくできる。
(変形例2)
図6は、上記図1に示した電圧制御発振器におけるネガティブGmセクション21の他の構成例を示している。この回路21’は、電流発生回路(Current generator)41、ロウパスフィルタ(Low-pass filter)42及びネガティブGm回路(Negative-Gm circuit)43を備えている。
図6は、上記図1に示した電圧制御発振器におけるネガティブGmセクション21の他の構成例を示している。この回路21’は、電流発生回路(Current generator)41、ロウパスフィルタ(Low-pass filter)42及びネガティブGm回路(Negative-Gm circuit)43を備えている。
上記電流発生回路41は、Pチャネル型MOSFET44,45、Nチャネル型MOSFET46,47、抵抗R6及びダイオードD3,D4で構成されている。上記MOSFET44,45のソースは電源Vddに接続され、ドレインはMOSFET46,47のドレインにそれぞれ接続される。上記MOSFET44,45のゲートはMOSFET45,47のドレイン共通接続点に接続される。上記MOSFET46,47のゲートはMOSFET44,46のドレイン共通接続点に接続される。上記MOSFET46のソースにはダイオードD3のアノードが接続され、このダイオードD3のカソードは接地点Vssに接続される。また、上記MOSFET47のソースには抵抗R6の一端が接続され、この抵抗R6の他端はダイオードD4のアノードに接続される。このダイオードD4のカソードは、接地点Vssに接続される。上記ダイオードD4は、ダイオードD3のN倍のサイズになっている。
上記ロウパスフィルタ42は、抵抗R7とキャパシタC4を備えている。上記抵抗R7の一端はMOSFET45,47のドレイン共通接続点に接続される。この抵抗R7の他端と接地点Vss間にキャパシタC4が接続される。
ネガティブGm回路43は、Pチャネル型MOSFET48〜50とNチャネル型MOSFET51,52とを備えている。上記MOSFET48のソースは電源Vddに接続され、ゲートは上記抵抗R7の他端に接続される。このMOSFET48のドレインにはMOSFET49,50のソースが接続される。これらMOSFET49,50のドレインにはそれぞれMOSFET51,52のドレインが接続される。上記MOSFET51,52のソースは接地点Vssに接続される。上記MOSFET49,51のゲートはMOSFET50,52のドレイン共通接続点に接続され、上記MOSFET50,52のゲートはMOSFET49,51のドレイン共通接続点に接続される。また、MOSFET49,51のドレイン共通接続点はノードN1に、MOSFET50,52のドレイン共通接続点はノードN2にそれぞれ接続される。上記MOSFET50,52は図1に示した回路におけるインバータ24に対応し、上記MOSFET49,51はインバータ25に対応する。
上記のような構成によれば、電流発生回路41で発生した熱ノイズによる電流の変化をロウパスフィルタ42によって除去し、電流源として働くMOSFET48のゲートに供給するので、電圧制御発振器の位相ノイズの増加を更に抑制できる。
(変形例3)
図7は、上記図1に示した電圧制御発振器におけるバラクタセクション22の他の構成例を示している。図7に示す回路22’は、図1に示したバラクタセクション22における線形キャパシタCmim1,Cmim2及び抵抗R1,R2を削除した構成である。
図7は、上記図1に示した電圧制御発振器におけるバラクタセクション22の他の構成例を示している。図7に示す回路22’は、図1に示したバラクタセクション22における線形キャパシタCmim1,Cmim2及び抵抗R1,R2を削除した構成である。
他の基本的な構成は図1に示した回路と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
このような構成であっても、基本的には上述した第1の実施形態と同様な作用効果が得られる。
[第2の実施形態]
図8は、この発明の第2の実施形態に係る電圧制御発振器について説明するための回路図である。この図8に示す回路では、電圧制御発振器がディセーブル(Disable)のときに、バイアス電圧発生回路で電流を消費しないように構成している。
図8は、この発明の第2の実施形態に係る電圧制御発振器について説明するための回路図である。この図8に示す回路では、電圧制御発振器がディセーブル(Disable)のときに、バイアス電圧発生回路で電流を消費しないように構成している。
本第2の実施形態に係る電圧制御発振器は、前述した第1の実施形態と同様に無線通信回路に用いられるものである。この回路は、図1と同様にインダクタセクション20、ネガティブGmセクション21、バラクタセクション22及びトリミングキャパシタアレイ60等を備えており、トリミングキャパシタアレイ60の構成単位であるトリミングキャパシタTC3−0〜TC3−5,TC4−0〜TC4−5の回路構成が第1の実施形態と異なっている。本第2の実施形態では、バイアス電圧Vbiasを発生するバイアス電圧発生部を、NANDゲート65−0〜65−5,66−0〜66−5、Pチャネル型MOSFET63−0〜63−5,64−0〜64−5及び抵抗R30〜R35,R40〜R45,R50〜R55,R60〜65で構成している。
すなわち、上記トリミングキャパシタTC3−0〜TC3−5はそれぞれ、容量値に重み付け(例えば1:2:4:8:16:32)がされた複数のキャパシタC30〜C35、これらのキャパシタC30〜C35をノードN1に選択的に接続するスイッチとして働くMOSFET61−0〜61−5、電流源として働くPチャネル型MOSFET63−0〜63−5、電源電圧を分圧する抵抗R30〜R35,R40〜R45及びNANDゲート65−0〜65−5を含んで構成されている。
また、上記トリミングキャパシタTC4−0〜TC4−5も同様に、容量値に重み付け(例えば1:2:4:8:16:32)がされた複数のキャパシタC40〜C45、これらのキャパシタC40〜C45をノードN2に選択的に接続するスイッチとして働くMOSFET62−0〜62−5、電流源として働くPチャネル型MOSFET64−0〜64−5、電源電圧を分圧する抵抗R50〜R55,R60〜R65及びNANDゲート66−0〜66−5を含んで構成されている。
すなわち、ノードN1には、キャパシタC30〜C35の一方の電極がそれぞれ接続される。これらキャパシタC30〜C35の他方の電極には、MOSFET61−0〜61−5のドレインが接続され、これらMOSFET61−0〜61−5のソースは接地点Vssに接続される。上記キャパシタC30〜C35とMOSFET61−0〜61−5との接続点(ノードN4)にはそれぞれ、抵抗R30〜R35と抵抗R40〜R45の一端側の接続点がそれぞれ接続される。上記抵抗R30〜R35の他端にはMOSFET63−0〜63−5のドレインが接続され、これらMOSFET63−0〜63−5のソースは電源Vddに接続される。上記抵抗R40〜R45の他端は、接地点Vssに接続される。上記NANDゲート65−0〜65−5の第1の入力端にはパワーダウン信号PDBが共通に供給され、第2の入力端にはスイッチ信号T<0>B〜T<5>Bがそれぞれ個別に供給される。これらNANDゲート65−0〜65−5の出力端は、上記MOSFET63−0〜63−5のゲートにそれぞれ接続される。上記信号PDBは電圧制御発振器がディセーブルのときに“L”レベル、イネーブルのときに“H”レベルとなる。上記スイッチ信号T<0>B〜T<5>BはMOSFET61−0〜61−5のゲートに供給されるスイッチ信号T<0>〜T<5>の反転信号である。
ノードN4には、キャパシタC40〜C45の一方の電極がそれぞれ接続される。これらキャパシタC40〜C45の他方の電極には、MOSFET62−0〜62−5のドレインが接続され、これらMOSFET62−0〜62−5のソースは接地点Vssに接続される。上記キャパシタC40〜C45とMOSFET62−0〜62−5との接続点(ノードN4)にはそれぞれ、抵抗R50〜R55と抵抗R60〜R65の一端側の接続点がそれぞれ接続される。上記抵抗R50〜R55の他端にはMOSFET64−0〜64−5のドレインが接続され、これらMOSFET64−0〜64−5のソースは電源Vddに接続される。上記抵抗R60〜R65の他端は、接地点Vssに接続される。上記NANDゲート66−0〜66−5の第1の入力端にはパワーダウン信号PDBが共通に供給され、第2の入力端にはスイッチ信号T<0>B〜T<5>Bがそれぞれ個別に供給される。これらNANDゲート66−0〜66−5の出力端は、上記MOSFET64−0〜64−5のゲートにそれぞれ接続される。上記信号PDBは電圧制御発振器がディセーブルのときに“L”レベル、イネーブルのときに“H”レベルとなる。スイッチ信号T<0>B〜T<5>BはMOSFET62−0〜62−5のゲートに供給されるスイッチ信号T<0>〜T<5>の反転信号である。
上記のような構成において、例えばトリミングキャパシタTC3−0に着目すると、電圧制御発振器がイネーブルのときはパワーダウン信号PDBが“L”レベルであり、且つスイッチ信号T<0>が“H”レベルでMOSFET61−0がオンのときには、スイッチ信号T<0>Bが“L”レベルであり、NANDゲート65−0の出力が“H”レベルとなってMOSFET63−0がオフする。
一方、電圧制御発振器がディセーブルのときはパワーダウン信号PDBが“H”レベルであり、スイッチ信号T<0>Bのレベルに拘わらずNANDゲート65−0の出力が“L”レベルとなり、MOSFET63−0がオンし、抵抗R30,R40による電源Vdd,Vss間の電圧の抵抗分割によって生成されたバイアス電圧VbiasがノードN4(キャパシタC30とMOSFET61−0との接続点)に印加される。
また、スイッチ信号T<0>が“L”レベルでMOSFET61−0がオフのときにはスイッチ信号T<0>Bが“H”レベルとなるので、たとえ電圧制御発振器がイネーブルでパワーダウン信号PDBが“L”レベルであってもNANDゲート65−0の出力は“L”レベルとなる。よって、MOSFET63−0がオンし、抵抗R30,R40による抵抗分割によって生成されたバイアス電圧VbiasがノードN4に印加される。
従って、電圧制御発振器がイネーブルで、且つMOSFET61−0がオンのときの電流消費を低減できる。
(変形例1)
なお、図8に示した電圧制御発振器におけるネガティブGmセクション21を、図6に示したように、電流発生回路41、ロウパスフィルタ42及びネガティブGm回路43で構成しても良い。
なお、図8に示した電圧制御発振器におけるネガティブGmセクション21を、図6に示したように、電流発生回路41、ロウパスフィルタ42及びネガティブGm回路43で構成しても良い。
このような構成によれば、電流発生回路41で発生した熱ノイズによる電流の変化を、ロウパスフィルタ42によって除去し、電流源として働くMOSFET48のゲートに供給するので、電圧制御発振器の位相ノイズの増加を更に抑制できる。
(変形例2)
図9は、上記図8に示した電圧制御発振器の変形例2について説明するためのもので、バラクタセクション22の他の構成例を示している。図9に示す回路22’は、図8に示したバラクタセクション22における線形キャパシタCmim1,Cmim2及び抵抗R1,R2を削除した構成である。
図9は、上記図8に示した電圧制御発振器の変形例2について説明するためのもので、バラクタセクション22の他の構成例を示している。図9に示す回路22’は、図8に示したバラクタセクション22における線形キャパシタCmim1,Cmim2及び抵抗R1,R2を削除した構成である。
他の基本的な構成は図8に示した回路と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
このような構成であっても、上記図8に示した回路と実質的に同様な動作を行い、同じ作用効果が得られる。
[第3の実施形態]
図10は、この発明の第3の実施形態に係る電圧制御発振器を示す回路図である。この図10に示す回路は、インダクタセクション(Inductor section)70、バラクタセクション(Varactor section)71、ネガティブGmセクション(Negative-Gm section)72及びトリミングキャパシタアレイ(Trimming capacitor array)73等を備えている。
図10は、この発明の第3の実施形態に係る電圧制御発振器を示す回路図である。この図10に示す回路は、インダクタセクション(Inductor section)70、バラクタセクション(Varactor section)71、ネガティブGmセクション(Negative-Gm section)72及びトリミングキャパシタアレイ(Trimming capacitor array)73等を備えている。
上記インダクタセクション70は、一端が電源Vddに接続され、他端が発振信号Vout1,Vout2を出力する発振出力端子(ノードN1,N2)に接続されたインダクタL1,L2で構成されている。
上記バラクタセクション71は、アノードが上記インダクタL1の他端(ノードN1)に接続されたバラクタダイオードCv1と、アノードが上記インダクタL2の他端(ノードN2)に接続されたバラクタダイオードCv2とで構成されている。上記バラクタダイオードCv1,Cv2のカソードは共通接続され変調端子として働く。この変調端子(ノードN3)に制御電圧Vctrlが印加される。
上記ネガティブGmセクション72は、Nチャネル型MOSFET74,75で構成されている。上記MOSFET74のドレインはノードN1に接続され、上記MOSFET75のドレインはノードN2に接続される。上記MOSFET74,75のソースには、トリミングキャパシタアレイ73が接続されている。また、上記MOSFET75のゲートはノードN1に接続され、上記MOSFET74のゲートはノードN2に接続される。
上記トリミングキャパシタアレイ73は、図1及び図7に示した回路と同様な構成になっている。また、上記トリミングキャパシタアレイ73にバイアス電圧Vbiasを与えるバイアス電圧発生回路は、図3に示した回路と同様である。もちろん、バイアス電圧発生回路をトリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5にそれぞれ対応して設けるのではなく、前述した第1の実施形態の変形例1のように、一つのバイアス電圧発生回路からバイアス電圧Vbiasを与えるように構成しても良い。トリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5のうち、MOSFET26−0〜26−5,27−0〜27−5がオフ状態にあるもののみにスイッチ回路を介して選択的にバイアス電圧Vbiasを印加することで、トリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5に個別にバイアス電圧Vbiasを与えるのと同様な効果が得られる。
従って、このような構成であっても、基本的には前述した第1及び第2の実施形態と同様な動作を行い、同様な作用効果が得られる。
(変形例1)
本第3の実施形態では、ネガティブGmセクション72をNチャネル型MOSFET74,75で構成する場合を示したが、Pチャネル型MOSFETで構成することもできる。この場合には、各々のMOSFETのゲートをトリミングキャパシタアレイ73側にクロスカップルに接続すれば良い。
本第3の実施形態では、ネガティブGmセクション72をNチャネル型MOSFET74,75で構成する場合を示したが、Pチャネル型MOSFETで構成することもできる。この場合には、各々のMOSFETのゲートをトリミングキャパシタアレイ73側にクロスカップルに接続すれば良い。
[第4の実施形態]
図11は、この発明の第4の実施形態に係る電圧制御発振器について説明するための回路図である。この図11に示す回路は、インダクタセクション(Inductor section)70、バラクタセクション(Varactor section)71、ネガティブGmセクション(Negative-Gm section)72及びトリミングキャパシタアレイ(Trimming capacitor array)76等を備えている。上記インダクタセクション70、バラクタセクション71及びネガティブGmセクション72は、図10に示した回路と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。
図11は、この発明の第4の実施形態に係る電圧制御発振器について説明するための回路図である。この図11に示す回路は、インダクタセクション(Inductor section)70、バラクタセクション(Varactor section)71、ネガティブGmセクション(Negative-Gm section)72及びトリミングキャパシタアレイ(Trimming capacitor array)76等を備えている。上記インダクタセクション70、バラクタセクション71及びネガティブGmセクション72は、図10に示した回路と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。
一方、上記トリミングキャパシタアレイ76は、図8及び図9に示した回路と同様な構成になっている。
このような構成であっても、基本的には前述した第1乃至第3の実施形態と同様な動作を行い、同様な作用効果が得られる。
(変形例1)
本第4の実施形態では、上述した第3の実施形態と同様に、ネガティブGmセクション72をNチャネル型MOSFET74,75で構成する場合を示したが、各々のMOSFETのゲートをトリミングキャパシタアレイ76側にクロスカップルに接続することにより、Pチャネル型MOSFETで構成することもできる。
本第4の実施形態では、上述した第3の実施形態と同様に、ネガティブGmセクション72をNチャネル型MOSFET74,75で構成する場合を示したが、各々のMOSFETのゲートをトリミングキャパシタアレイ76側にクロスカップルに接続することにより、Pチャネル型MOSFETで構成することもできる。
[第5の実施形態]
図12は、この発明の第5の実施形態に係る電圧制御発振器について説明するための回路図である。この図12に示す回路は、インダクタセクション(Inductor section)80、バラクタセクション(Varactor section)81、ネガティブGmセクション(Negative-Gm section)82及びトリミングキャパシタアレイ(Trimming capacitor array)83等を備えている。
図12は、この発明の第5の実施形態に係る電圧制御発振器について説明するための回路図である。この図12に示す回路は、インダクタセクション(Inductor section)80、バラクタセクション(Varactor section)81、ネガティブGmセクション(Negative-Gm section)82及びトリミングキャパシタアレイ(Trimming capacitor array)83等を備えている。
上記インダクタセクション80は、電流源I1,I2とインダクタL1で構成されている。上記電流源I1は電源VddとインダクタL1の一端(発振出力端子、ノードN1)との間に接続され、上記電流源I2は電源VddとインダクタL1の他端(発振出力端子、ノードN2)との間に接続される。
上記バラクタセクション81は、アノードが上記インダクタL1の一端(ノードN1)に接続されたバラクタダイオードCv1と、アノードが上記インダクタL1の他端(ノードN2)に接続されたバラクタダイオードCv2とで構成されている。上記バラクタダイオードCv1,Cv2のカソードには変調端子(ノードN3)が接続され、制御電圧Vctrlが印加される。
上記ネガティブGmセクション82は、Nチャネル型MOSFET84,85で構成されている。上記MOSFET84のドレインはノードN1に接続され、上記MOSFET85のドレインはノードN2に接続される。上記MOSFET84,85のソースは、トリミングキャパシタアレイ83に接続されている。また、上記MOSFET84,85のゲートは、ノードN2,N1にクロスカップルに接続される。
上記トリミングキャパシタアレイ83は、図1、図7及び図10に示した回路と同様な構成になっている。また、上記トリミングキャパシタアレイ83にバイアス電圧Vbiasを与えるバイアス電圧発生回路は、図3に示した回路と同様である。もちろん、バイアス電圧発生回路をトリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5にそれぞれ対応して設けるのではなく、前述した第1の実施形態の変形例1のように、一つのバイアス電圧発生回路からバイアス電圧Vbiasを与えるように構成しても良い。トリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5のうち、MOSFET26−0〜26−5,27−0〜27−5がオフ状態にあるもののみにスイッチ回路を介して選択的にバイアス電圧Vbiasを印加することで、トリミングキャパシタTC1−0〜TC1−5,TC2−0〜TC2−5に個別にバイアス電圧Vbiasを与えるのと同様な効果が得られる。
従って、このような構成であっても、基本的には前述した第1乃至第4の実施形態と同様な動作を行い、同様な作用効果が得られる。
(変形例1)
本第5の実施形態では、上述した第3,第4の実施形態と同様に、ネガティブGmセクション82をNチャネル型MOSFET84,85で構成する場合を示したが、各々のMOSFETのゲートをトリミングキャパシタアレイ83側にクロスカップルに接続することにより、Pチャネル型MOSFETで構成することもできる。
本第5の実施形態では、上述した第3,第4の実施形態と同様に、ネガティブGmセクション82をNチャネル型MOSFET84,85で構成する場合を示したが、各々のMOSFETのゲートをトリミングキャパシタアレイ83側にクロスカップルに接続することにより、Pチャネル型MOSFETで構成することもできる。
[第6の実施形態]
図13は、この発明の第6の実施形態に係る電圧制御発振器について説明するための回路図である。この図13に示す回路は、インダクタセクション(Inductor section)80、バラクタセクション(Varactor section)81、ネガティブGmセクション(Negative-Gm section)82及びトリミングキャパシタアレイ(Trimming capacitor array)86等を備えている。上記インダクタセクション80、バラクタセクション81及びネガティブGmセクション82は、図12に示した回路と同様である。また、上記トリミングキャパシタアレイ86は、図8、図9及び図11に示した回路と同様な構成になっている。
図13は、この発明の第6の実施形態に係る電圧制御発振器について説明するための回路図である。この図13に示す回路は、インダクタセクション(Inductor section)80、バラクタセクション(Varactor section)81、ネガティブGmセクション(Negative-Gm section)82及びトリミングキャパシタアレイ(Trimming capacitor array)86等を備えている。上記インダクタセクション80、バラクタセクション81及びネガティブGmセクション82は、図12に示した回路と同様である。また、上記トリミングキャパシタアレイ86は、図8、図9及び図11に示した回路と同様な構成になっている。
よって、同一部分に同じ符号を付してその詳細な説明は省略する。
このような構成であっても、基本的には前述した第1乃至第3の実施形態と同様な動作を行い、同様な作用効果が得られる。
(変形例1)
なお、図10乃至図13の回路と同様にして、ネガティブGmセクション82のMOSFETをPチャネル型MOSFETで構成することもできる。
なお、図10乃至図13の回路と同様にして、ネガティブGmセクション82のMOSFETをPチャネル型MOSFETで構成することもできる。
[第7の実施形態]
図14は、この発明の第7の実施形態に係る電圧制御発振器について説明するための回路図である。この図14に示す回路は、インダクタセクション(Inductor section)20、バラクタセクション(Varactor section)21、ネガティブGmセクション(Negative-Gm section)22及びトリミングキャパシタセクション(Trimming capacitor section)90等を備えている。上記インダクタセクション20、バラクタセクション21及びネガティブGmセクション22は、図1に示した回路と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。
図14は、この発明の第7の実施形態に係る電圧制御発振器について説明するための回路図である。この図14に示す回路は、インダクタセクション(Inductor section)20、バラクタセクション(Varactor section)21、ネガティブGmセクション(Negative-Gm section)22及びトリミングキャパシタセクション(Trimming capacitor section)90等を備えている。上記インダクタセクション20、バラクタセクション21及びネガティブGmセクション22は、図1に示した回路と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。
上記トリミングキャパシタセクション90は、キャパシタC5,C6、MOSFET91及び抵抗R7,R8を備えている。上記キャパシタC5の一方の電極はノードN1に接続され、上記キャパシタC6の一方の電極はノードN2に接続される。上記キャパシタC5,C6の他方の電極間にはMOSFET91のソース/ドレインが接続され、そのゲートに信号T<0>が供給される。また、MOSFET91のソース/ドレインには抵抗R7,R8の一端がそれぞれ接続される。これらの抵抗R7,R8の他端には、バイアス電圧Vbiasが印加される。このバイアス電圧Vbiasは、図3に示した回路で生成される。
上記のような構成において、発振出力端子(ノードN1,N2)の接合容量を低減するときには、スイッチ信号T<0>を“L”レベルにしてMOSFET91をオフ状態にし、この状態で抵抗R7,R8を介してMOSFET91のソース,ドレインをバイアスする。これによって、MOSFET91のソース−ウェル領域間、及びドレイン−ウェル領域間を逆バイアスして接合容量を低減できる。また、スイッチ信号T<0>を“H”レベルにした時には、MOSFET91がオン状態になり接合容量は高くなる。この際、抵抗R7,R8を介してMOSFET91のソース,ドレインにバイアス電圧Vbiasが印加されているので、MOSFET91のソース,ドレインからPウェル領域に順方向電流が流れるのを防止できる。
従って、第1乃至第5の実施形態に比べて発振周波数の調整範囲が狭くなるものの、このような構成であっても前述した各実施形態と同様な作用効果が得られる。
(変形例1)
図15は、上記図14に示した電圧制御発振器におけるバラクタセクション22の他の構成例を示している。図15に示す回路22’は、図1に示したバラクタセクション22における線形キャパシタCmim1,Cmim2及び抵抗R1,R2を削除した構成である。
図15は、上記図14に示した電圧制御発振器におけるバラクタセクション22の他の構成例を示している。図15に示す回路22’は、図1に示したバラクタセクション22における線形キャパシタCmim1,Cmim2及び抵抗R1,R2を削除した構成である。
他の基本的な構成は図14に示した回路と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
このような構成であっても、基本的には上述した第7の実施形態と同様な作用効果が得られる。
[第8の実施形態]
図16は、この発明の第8の実施形態に係る電圧制御発振器について説明するための回路図である。図16に示す回路は、図10及び図11に示した回路におけるトリミングキャパシタアレイ73,76を図14及び図15に示した回路におけるトリミングキャパシタセクション90に置き換えたものである。
図16は、この発明の第8の実施形態に係る電圧制御発振器について説明するための回路図である。図16に示す回路は、図10及び図11に示した回路におけるトリミングキャパシタアレイ73,76を図14及び図15に示した回路におけるトリミングキャパシタセクション90に置き換えたものである。
このような構成であっても、第1乃至第5の実施形態に比べて発振周波数の調整範囲が狭くなるものの、基本的には上述した各実施形態と同様な作用効果が得られる。
[第9の実施形態]
図17は、この発明の第9の実施形態に係る電圧制御発振器について説明するための回路図である。図17に示す回路は、図12及び図13に示した回路におけるトリミングキャパシタアレイ83,86を図14乃至図16に示した回路におけるトリミングキャパシタセクション90に置き換えたものである。
図17は、この発明の第9の実施形態に係る電圧制御発振器について説明するための回路図である。図17に示す回路は、図12及び図13に示した回路におけるトリミングキャパシタアレイ83,86を図14乃至図16に示した回路におけるトリミングキャパシタセクション90に置き換えたものである。
このような構成であっても、第1乃至第5の実施形態に比べて発振周波数の調整範囲が狭くなるものの、基本的には上述した各実施形態と同様な作用効果が得られる。
以上第1乃至第9実施形態とその変形例を用いてこの発明の説明を行ったが、この発明は上記各実施形態やその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態とその変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
10…電圧制御発振器、20…インダクタセクション、21…ネガティブGmセクション、22…バラクタセクション、23…トリミングキャパシタアレイ、24,25…インバータ、Vout1,Vout2…発振信号、N1,N2…ノード(発振出力端子)、L1,L2…インダクタ、Cmim1,Cmim2…線形キャパシタ、Cv1,Cv2…バラクタダイオード(電圧可変容量素子)、R1,R2…抵抗、Vctrl…制御電圧、Vbias…バイアス電圧、TC1−0〜TC1−5,TC2−0〜TC2−5…トリミングキャパシタ、C10〜C15,C20〜C25…キャパシタ、26−0〜26−5,27−0〜27−5…MOSFET、R10〜R15,R20〜R25…抵抗。
Claims (5)
- 第1,第2の発振信号出力端子と、
前記第1,第2の発振信号出力端子に接続されたインダクタセクションと、
前記インダクタセクションに接続され、制御電圧に応答して容量値が変化するバラクタセクションと、
前記インダクタセクションと前記バラクタセクションで生成された発振信号を増幅して前記第1,第2の発振信号出力端子から出力するネガティブGmセクションと、
一方の電極が前記第1,第2の発振信号出力端子にそれぞれ接続された複数のキャパシタと、電流通路が前記複数のキャパシタの他方の電極と接地点間に接続され、スイッチ信号で選択的にオン/オフ制御されるトランジスタとを有し、発振周波数を調整するトリミングキャパシタアレイと、
前記トランジスタと前記キャパシタとの接続点にバイアス電圧を与えるバイアス回路と
を具備することを特徴とする電圧制御発振器。 - 前記バイアス回路は、前記トランジスタがオフ状態の時にバイアス電圧を出力することを特徴とする請求項1に記載の電圧制御発振器。
- 第1,第2の発振信号出力端子と、
前記第1,第2の発振信号出力端子に接続されたインダクタセクションと、
前記インダクタセクションに接続され、制御電圧に応答して容量値が変化するバラクタセクションと、
前記インダクタセクションと前記バラクタセクションで生成された発振信号を増幅して前記第1,第2の発振信号出力端子から出力するネガティブGmセクションと、
一方の電極が前記第1の発振信号出力端子に接続された第1キャパシタと、一方の電極が前記第2の発振信号出力端子に接続された第2キャパシタと、電流通路が前記第1,第2キャパシタの他方の電極間に接続され、スイッチ信号で選択的にオン/オフ制御されるトランジスタとを有し、発振周波数を調整するトリミングキャパシタセクションと、
前記トランジスタの電流通路の両端にバイアス電圧を与えるバイアス回路と
を具備することを特徴とする電圧制御発振器。 - 前記バイアス回路から出力されるバイアス電圧は、前記ネガティブGmセクションの増幅電圧より高いことを特徴とする請求項1または3に記載の電圧制御発振器。
- 前記バイアス回路は、電流を発生する電流発生回路と、前記電流発生回路の出力電流が供給され、熱ノイズを除去するロウパスフィルタと、前記ロウパスフィルタを介して電圧が供給される増幅回路を有する出力セクションとを備えることを特徴とする請求項1または3に記載の電圧制御発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004238536A JP2006060395A (ja) | 2004-08-18 | 2004-08-18 | 電圧制御発振器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004238536A JP2006060395A (ja) | 2004-08-18 | 2004-08-18 | 電圧制御発振器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006060395A true JP2006060395A (ja) | 2006-03-02 |
Family
ID=36107530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004238536A Pending JP2006060395A (ja) | 2004-08-18 | 2004-08-18 | 電圧制御発振器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006060395A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9236872B2 (en) | 2012-03-12 | 2016-01-12 | Seiko Epson Corporation | Voltage-controlled oscillator, signal generation apparatus, and electronic device |
WO2017085942A1 (ja) * | 2015-11-18 | 2017-05-26 | 株式会社ソシオネクスト | 電圧制御発振回路及びpll回路 |
-
2004
- 2004-08-18 JP JP2004238536A patent/JP2006060395A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9236872B2 (en) | 2012-03-12 | 2016-01-12 | Seiko Epson Corporation | Voltage-controlled oscillator, signal generation apparatus, and electronic device |
WO2017085942A1 (ja) * | 2015-11-18 | 2017-05-26 | 株式会社ソシオネクスト | 電圧制御発振回路及びpll回路 |
CN108352810A (zh) * | 2015-11-18 | 2018-07-31 | 株式会社索思未来 | 电压控制振荡电路以及pll电路 |
US10554173B2 (en) | 2015-11-18 | 2020-02-04 | Socionext Inc. | Voltage controlled oscillator and PLL circuit |
CN108352810B (zh) * | 2015-11-18 | 2021-08-20 | 株式会社索思未来 | 电压控制振荡电路以及pll电路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7375596B2 (en) | Quadrature voltage controlled oscillator | |
KR101071599B1 (ko) | 자기-바이어스 전압 제어 발진기 | |
US6867658B1 (en) | Enhanced architectures of voltage-controlled oscillators with single inductor (VCO-1L) | |
US8067995B2 (en) | Voltage controlled oscillator, and PLL circuit and wireless communication device each using the same | |
JP6206397B2 (ja) | 信号発生装置、及び、電子機器 | |
JP2007104152A (ja) | 電圧制御発振器及び電圧制御発振器ユニット | |
US7737797B2 (en) | Controllable oscillating system and related method for selectively adjusting currents passing through cross-coupling driving device | |
TWI448068B (zh) | 低相位雜訊放大器電路 | |
US7626470B2 (en) | Voltage-controlled oscillator for multi-band and RF communication apparatus having the same | |
US8031020B1 (en) | Bias circuit to reduce flicker noise in tunable LC oscillators | |
US20040251975A1 (en) | Unilateral coupling for a quadrature voltage controlled oscillator | |
US8264290B2 (en) | Dual positive-feedbacks voltage controlled oscillator | |
JP4566182B2 (ja) | 周波数混合器 | |
US7319366B2 (en) | Offset local oscillator without using frequency divider | |
KR101455638B1 (ko) | 모드 변환 광대역 저잡음 증폭기 및 이를 구비하는 광대역무선 수신기 | |
US8493156B2 (en) | High amplitude voltage-controlled oscillator with dynamic bias circuit | |
US20080164954A1 (en) | Voltage controlled oscillator for controlling phase noise and method using the same | |
JP2010278658A (ja) | 電圧制御発振器 | |
JP2012090130A (ja) | 半導体装置 | |
JP2006060395A (ja) | 電圧制御発振器 | |
KR20000029346A (ko) | 저 입력 임피던스를 가지는 전류 증폭기 | |
JP2009278616A (ja) | 電圧制御発振器、並びにそれを用いたpll回路及び無線通信機器 | |
CN104184416A (zh) | 一种压控振荡器电路 | |
JP2006216763A (ja) | キャパシタアレイ回路及び電圧制御発振器 | |
JP7216023B2 (ja) | 増幅回路および受信回路 |