KR101071599B1 - 자기-바이어스 전압 제어 발진기 - Google Patents

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Abstract

자기-바이어스 발진기 (VCO) 는 복수의 스위칭 트랜지스터들 (18, 20, 22, 24), VCO 코어에 동작가능하게 결합되어 있는 공진 탱크 회로 (14), VCO 코어 (12) 에 바이어스 전류를 공급하기 위해 VCO 코어 (12) 에 동작가능하게 결합되어 있는 전류 소스 (16), 및 공진 탱크 회로 및 전류 소스 (16) 양자에 동작가능하게 결합되어 있는 바이어스 회로 (38) 를 포함하는 VCO 코어 (12) 를 포함한다. VCO 코어의 바이어스 회로 (38) 및 VCO 코어의 스위칭 트랜지스터들 (18, 20, 22, 24) 은 함께 기능하여 전류 소스 (16) 를 바이어싱하며, 이에 의해 VCO (10) 는 자기-바이어싱된다.
자기-바이어스, 전압 제어 발진기

Description

자기-바이어스 전압 제어 발진기 {SELF-BIASED VOLTAGE CONTROLLED OSCILLATOR}
본 출원은 2002년 10 월 30일자로 출원된 미국 가출원 제 60/422,658 호의 우선권을 주장하며, 그 내용은 여기에 전체가 참조로서 포함되었다.
분야
본 발명은 전압 제어 발진기를 바이어싱하는 방법에 관한 것으로, 특히, 바이어싱에 의해 기인된 위상 잡음이 감소되도록 전압 제어 발진기를 바이어싱하는 실시형태에 관한 것이다.
배경
전압 제어 발진기 (Voltage Controlled Oscillator: VCO) 는 공지되어 있다. VCO 는 상이한 요구를 가지는 광범위하게 다양한 애플리케이션에 이용되어 왔다. 예를 들어, VCO 는, 중간 주파수 (Intermediate Frequency: IF) 신호를 생성하기 위해 다운컨버터에서 인커밍 RF 신호와 믹싱되는 국부 발진기 (Local Oscillator: LO) 신호를 생성하기 위한 셀룰러 전화기와 같은 무선 통신 장치에 대한 트랜시버에 현재 이용되며, 그 IF 신호는 그 후 장치내의 다운스트림 회로에 의해 더 프로세싱된다. 일반적으로, VCO가 낮은 위상 잡음을 가지는 LO 신호를 생성하는 것이 바람직하다. 위상 잡음은 잡음대 LO 신호 전력비이다.
현재 이용가능한 셀룰러 시스템은 GSM (Global System for Mobile Communication: 이동 통신을 위한 글로벌 시스템), TDMA (Time Division Multiple Access: 시분할 다중 접속), 및 CDMA (Code Division Multiple Access: 코드 분할 다중 접속) 을 포함하는, 다양한 서로다른 무선 인터페이스를 활용한다. 일반적으로, CDMA 셀룰러 트랜시버에 대한 LO 위상 잡음 요구는 TDMA 또는 GSM 셀룰러 트랜시버에 대한 위상 잡음 요구보다 더 엄격하다. 또한, 저 위상 잡음은 예를 들어 광학 트랜시버를 포함하는 많은 다른 VCO 애플리케이션에 바람직하다.
셀룰러 트랜시버 및 다른 애플리케이션에 이용되는 VCO들은 VCO 코어의 전류를 제한하기 위해 요구되는 바이어스 전류를 생성하기 위하여 전류 미러 및 바이어스 전류 발생기와 같은 별도의 바이어스 회로를 요구한다. 그러나, 이러한 별도의 바이어스 회로는 전류 미러율에 의해 증폭되는 위상 잡음을 초래한다. 낮은 전류 미러율 (예를 들어, 1:1 전류 미러율) 의 이용은 위상 잡음 성능을 향상시킬 수 있으나, 바이어스 회로에 의한 바람직하지 않은 큰 전력 소모를 그 대가로 한다. 또한, 통상적인 바이어스 회로는 몇몇 유형의 정귀환 (positive feedback) 을 포함하며, 이는 또한 LO 위상 잡음을 증가시킨다.
현재 이용가능한 바이어싱 방식도 특정 애플리케이션에 대해 적절한 위상 잡음 성능을 제공할 수 있으나, 많은 애플리케이션이 향상된 위상 잡음 성능으로부터 이익을 얻을 수 있다.
상술한 바에 기초하여, 당업계에서는, 전력-효율적인 방식으로 뛰어난 위상 잡음 성능을 획득하기 위한 방식으로 바이어싱되는 VCO 에 대한 필요성이 존재한다. 본 발명은 당업계에서의 이러한 필요성 및 다른 필요성을 해결한다.
요약
본 발명의 일 양태는 복수의 스위칭 트랜지스터들, VCO 코어에 동작가능하게 결합된 공진 탱크 회로, VCO 코어에 바이어스 전류를 공급하기 위해 VCO 코어에 동작가능하게 결합된 전류 소스, 및 공진 탱크 회로 및 전류 소스 양자에 동작가능하게 결합된 바이어스 회로를 구비하는 VCO 코어를 포함하는 자기-바이어스 전압 제어 발진기 (VCO) 를 포함한다. VCO 코어의 바이어스 회로 및 스위칭 트랜지스터들은 함께 기능하여 전류 소스를 바이어싱하며, 이에 의해 VCO 는 자기-바이어싱된다.
본 발명의 다른 양태에 따르면, VCO 코어의 바이어스 회로 및 스위칭 트랜지스터는 결합하여 VCO 코어의 스위칭 트랜지스터의 상호 컨덕턴스를 제어하는 일정 상호컨덕턴스 바이어스 회로를 구성한다.
본 발명의 예시적인 제 1 실시형태에서, 전류 소스는 PMOS 트랜지스터이고, 공진 탱크 회로는 한 쌍의 버랙터 다이오드, 및 인덕터가 병렬로 배열되어 있는 LC 공진 탱크 회로이다. DC 바이어스 전압은 인덕터의 중앙 텝으로 공급된다. VCO 코어의 스위칭 트랜지스터들은 제 1 쌍의 교차-결합된 PMOS 트랜지스터들 및 제 2 쌍의 교차-결합된 NMOS 트랜지스터들을 도식적으로 포함할 수 있다. 도식적으로 LC 공진 탱크 회로는 VCO 코어의 제 1 쌍의 교차-결합된 CMOS 트랜지스터들과 제 2 쌍의 교차-결합된 CMOS 트랜지스터들 사이에 병렬로 배열될 수 있다.
예시적인 제 1 실시형태에서, 바이어스 회로는, 전력공급 전압에 결합된 제 1 전극, 전류 소스의 게이트 전극에 결합된 게이트 전극, 및 최상부 CMOS 트랜지스터의 게이트 전극 및 전류 소스에 결합된 제 2 전극을 가지는 최상부 CMOS 트랜지스터; 최상부 CMOS 트랜지스터의 제 2 전극에 결합된 제 1 전극, 전류 소스의 제 2 전극에 결합된 게이트 전극, 및 제 2 전극을 가지는 중앙부 CMOS 트랜지스터; 중앙부 CMOS 트랜지스터의 제 2 전극에 결합된 제 1 전극, 접지에 결합된 제 2 전극, 및 VCO 코어의 바이어싱 포인트에 결합된 게이트 전극을 가지는 최하부 CMOS 트랜지스터; 및 최하부 CMOS 트랜지스터의 제 2 전극과 접지 사이에 연결된 저항기를 포함한다.
예시적인 제 1 실시형태에서, VCO 코어의 제 1 쌍의 스위칭 트랜지스터들은, 게이트 전극, 제 1 노드에 결합된 제 1 전극, 및 인덕터의 제 1 단자에 결합된 제 2 전극을 가지는 제 1 PMOS 트랜지스터; 및 제 1 PMOS 트랜지스터의 제 2 전극에 결합된 게이트 전극, 제 1 노드에 결합된 제 1 전극, 및 인덕터의 제 2 단자 및 제 1 PMOS 트랜지스터의 게이트 전극 양자에 결합된 제 2 전극을 가지는 제 2 PMOS 트랜지스터를 포함한다. VCO 코어의 제 2 쌍의 스위칭 트랜지스터들은, 게이트 전극, 제 2 노드에 결합된 제 1 전극, 및 인덕터의 제 1 단자에 결합된 제 2 전극을 가지는 제 1 NMOS 트랜지스터; 및 제 1 NMOS 트랜지스터의 제 2 전극에 결합된 게이트 전극, 제 2 노드에 결합된 제 1 전극, 및 인덕터의 제 2 단자 및 제 1 NMOS 트랜지스터의 게이트 전극 양자에 결합된 제 2 전극을 가지는 제 2 NMOS 트랜지스터를 포함한다.
또한 예시적인 제 1 실시형태는 전류 소스의 제 2 전극과 제 1 노드 사이에 결합된 제 1 인덕터, 및 접지와 제 2 노드 사이에 결합된 제 2 인덕터를 포함한다.
본 발명의 예시적인 제 2 실시형태에서, VCO 는 제 1 버랙터의 플레이트와 VCO 코어의 제 2 쌍의 스위칭 트랜지스터들의 제 1 NMOS 트랜지스터의 제 2 전극 사이에 결합된 제 1 커패시터; 및 제 2 버랙터의 제 2 플레이트와 VCO 코어의 제 2 쌍의 스위칭 트랜지스터들의 제 2 NMOS 트랜지스터의 제 2 전극 사이에 연결된 제 2 커패시터를 더 포함한다. 예시적인 제 2 실시형태는 제 1 탱크 회로 노드와 VCO 주파수 튜닝 전압 사이에 결합된 제 1 바이어스 저항기; 및 제 2 탱크 회로 노드와 VCO 주파수 튜닝 전압 사이에 결합된 제 2 바이어스 저항기를 더 포함한다. 제 1 탱크 회로 노드는 제 1 커패시터와 탱크 회로의 제 1 버랙터 사이에 있고, 제 2 탱크 회로 노드는 제 2 커패시터와 탱크 회로의 제 2 버랙터 사이에 있다.
본 발명의 목적, 특징, 및 이점은 본 발명을 설명하는 예를 드는 방식으로 도시되어 있는 첨부된 도면과 함께 이하의 상세한 설명으로부터 명백히 알 수 있다.
도면의 간단한 설명
도 1 은 본 발명의 예시적인 제 1 실시형태에 따라 구성된 VCO 의 개략도이다.
도 2 는 도 1 에 도시된 회로의 등가 회로도이다.
도 3 은 본 발명의 예시적인 제 2 실시형태에 따라 구성된 VCO 의 개략도이다.
상세한 설명
도 1 을 참조하면, 본 발명의 예시적인 제 1 실시형태에 따라 구성된 VCO (10) 의 개략도를 볼 수 있다. VCO (10) 는 이하에 설명할 방식으로 결합된 VCO 코어 (12), 공진 탱크 회로 (14), 전류 소스 (16), 및 바이어스 회로 (38) 를 포함한다.
VCO 코어 (12) 는 CMOS 스위칭 트랜지스터들 (18, 20, 22, 및 24) 을 포함한다. CMOS 스위칭 트랜지스터들 (18 및 20) 은, PMOS 트랜지스터 (18) 의 게이트 전극이 PMOS 트랜지스터 (20) 의 드레인 전극에 결합되고, PMOS 트랜지스터 (20) 의 게이트 전극은 PMOS 트랜지스터 (18) 의 드레인 전극에 결합되어 있는 도식적으로 교차-결합된 PMOS 트랜지스터들이다. CMOS 스위칭 트랜지스터들 (22 및 24) 은, NMOS 트랜지스터 (22) 의 게이트 전극이 NMOS 트랜지스터 (24) 의 드레인 전극에 결합되고, NMOS 트랜지스터 (24) 의 게이트 전극이 NMOS 트랜지스터 (22) 의 드레인 전극에 결합되어 있는 도식적으로 교차-결합된 NMOS 트랜지스터들이다.
공진 탱크 회로 (14) 는 한 쌍의 교차-결합된 PMOS 트랜지스터들 (18, 20) 과 한 쌍의 교차-결합된 NMOS 트랜지스터들 (22, 24) 사이의 칩상의 MOS 버랙터와 같은 한 쌍의 공간적으로 분리된 버랙터들 (30, 32) 과 병렬로 배열된 칩상의 나선형 인덕터와 같은 인덕터 (28) 를 포함하는 예시적인 병렬 LC 공진 탱크 회로이다. 인덕터 (28) 는 DC 주파수에서 무시할 정도의 저항 (예를 들어, 몇백 mΩ) 을 나타내는 중앙 탭 (29) 를 가진다. 이하에서 더 명백해질 바와 같이 가장 실용적인 애플리케이션에서, 이 무시할 정도의 저항값은 무시되며, 이에 의해 DC 바이어스 목적을 위하여 중앙 탭 (29) 으로부터 DC 전압이 획득되게 한다.
(종종 "꼬리 (tail) 전류 소스" 라 부르는) 전류 소스 (16) 는 전력공급 전압 Vdd 와 인덕터 (37) 의 제 1 단자 사이에 도식적으로 연결된 PMOS 트랜지스터이다. 전류 소스 (16) 는 VCO 코어 (12) 의 스위칭 트랜지스터들 (18, 20, 22, 및 24) 을 통하여 전류를 제한하고, VCO 코어 (12) 의 바이어싱 포인트에서 저항값을 증가시키는 기능을 한다. 인덕터 (37) 는 전력 공급 잡음 제거 목적을 위해 PMOS 트랜지스터들 (18, 20) 의 공통 소스에서 임피던스를 증가시키는 기능을 한다. 이러한 유형의 인덕터는 본 기술분야에서 종종 "소스 감쇠 (degeneration) 인덕터" 라 부른다. 부가적인 소스 감쇠 인덕터 (39) 는 동일한 목적을 위해 NMOS 트랜지스터들 (22, 24) 과 접지 사이에 제공된다.
바이어스 회로 (38) 는 직렬로 연결된 PMOS 트랜지스터 (42), NMOS 트랜지스터 (44), NMOS 트랜지스터 (46), 및 저항기 (49) 를 포함한다. PMOS 트랜지스터 (42) 의 소스 전극은 전력공급 전압 Vdd 에 연결되고, PMOS 트랜지스터 (42) 의 게이트 전극은 VCO 코어 (12) 에 대한 전류 소스로서 기능하는 PMOS 트랜지스터 (16) 의 게이트 전극에 결합된다. PMOS 트랜지스터 (16) 및 PMOS 트랜지스터 (42) 양자의 게이트 전극은 PMOS 트랜지스터 (42) 의 드레인 전극에 공통으로 결합된다. NMOS 트랜지스터 (44) 의 게이트 전극은 소스 감쇠 인덕터 (37) 의 제 1 단자와 PMOS 트랜지스터 (16) 의 드레인 전극 사이 노드에 결합된다. 커패시터 (48) 는 전류 소스 (16) 에 의해 발생한 고주파수 잡음을 접지로 필터링할 목적으로 NMOS 트랜지스터 (44) 의 게이트 전극과 접지 사이에 연결된다. NMOS 트랜지스터 (44) 의 드레인 전극은 PMOS 트랜지스터 (42) 의 드레인 전극에 연결된다. NMOS 트랜지스터 (46) 의 게이트 전극은 공진 탱크 회로 (14) 의 인덕터 (28) 의 중앙 탭 (29) 에 결합되고, NMOS 트랜지스터 (46) 의 드레인 전극은 NMOS 트랜지스터 (44) 의 소스 전극에 연결되며, NMOS 트랜지스터 (46) 의 소스 전극은 저항기 (49) 의 제 1 단자에 결합된다. 저항기 (49) 의 제 2 단자는 접지와 연결된다.
이제 도 2 를 부가적으로 참조하면, VCO 코어 (12) 및 바이어스 회로 (38) 를 포함하는 VCO 바이어스 회로 (50) 의 등가 회로도를 볼 수 있다. 당업자가 이해하는 바와 같이, VCO 코어 (12) 의 스위칭 트랜지스터들 (18, 20, 22, 및 24) 또한 이하에서 설명할 방식으로 바이어스 회로 (38) 를 따라 VCO 바이어스 회로 (50) 의 일부분으로 기능한다. 더 상세하게, 도 2 에 도시된 바와 같이, VCO 코어 (12) 의 PMOS 트랜지스터들 (18, 20) 의 쌍은 함께 다이오드-연결된 PMOS 트랜지스터 (52) 를 형성하고, VCO 코어 (12) 의 NMOS 트랜지스터들 (22, 24) 의 쌍은 함께 다이오드-연결된 NMOS 트랜지스터 (54) 를 형성하며, 다이오드-연결된 PMOS 트랜지스터 (52) 와 다이오드-연결된 NMOS 트랜지스터 (54) 는 PMOS 트랜지스터 (16; 전류 소스) 의 드레인 전극과 접지 사이에 캐스코드 (cascode) 로 연결된다. 따라서, VCO 코어 (12) 는 2 개의 다이오드-연결된 트랜지스터들 (52, 54) 의 캐스코드 배열에 의해 형성된다.
계속하여 도 2 를 참조하면, 다이오드-연결된 PMOS 트랜지스터 (52) 의 소스 전극은 바이어스 회로 (38) 의 NMOS 트랜지스터 (44) 의 게이트 전극에 결합된다. VCO 코어 (12) 의 다이오드-연결된 NMOS 트랜지스터 (54) 의 게이트 및 드레인 전극은 바이어스 회로 (38) 의 NMOS 트래지스터 (46) 에 결합된다. 바이어스 회로 (38) 의 PMOS 트랜지스터 (42) 는, PMOS 트랜지스터 (16; 전류 소스) 의 게이트 전극 및 PMOS 트랜지스터 (42) 의 게이트 전극이 PMOS 트랜지스터 (42) 의 드레인 전극에 공통으로 결합된 채로 다이오드-연결되어 있다.
계속하여 도 2 를 참조하면, VCO 코어 (12) 의 다이오드-연결된 트랜지스터들 (52, 54), PMOS 트랜지스터 (16; 전류 소스), 바이어스 회로 (38) 의 다이오드-연결된 PMOS 트랜지스터 (42), 바이어스 회로 (38) 의 NMOS 트랜지스터들 (44, 46), 및 바이어스 회로 (38) 의 저항기 (49) 는 VCO (10) 에 대한 일정 상호컨덕턴스 (gm) 바이어스 회로 (50) 로서 기능하는 캐스코드 전류 미러를 집합적으로 구성한다. NMOS 트랜지스터 (44) 는 일정 상호컨덕턴스 (gm) 바이어스 회로 (50) 의 하부에 대한 출력 임피던스를 증가시키도록 기능한다.
일정 상호컨덕턴스 (gm) 바이어스 회로 (50) 의 최상단부의 전류 미러율을 N 이라 가정하고, N 은 충분히 크고/크거나 바이어스 회로 (38) 의 NMOS 트랜지스터 (46) 의 크기는 VCO 코어 (12) 의 다이오드-연결된 NMOS 트랜지스터 (54) 보다 매우 크다고 가정하며, 트랜지스터들 (46 및 54) 의 문턱 전압은 동일하다 가정하면, gm = 2N/R 이며, 이 때, gm 은 VCO 코어 (12) 의 스위칭 트랜지스터들 (18, 20, 22, 및 24) 의 상호컨덕턴스이고, R 은 바이어스 회로 (38) 의 저항기 (49) 의 저항 값이다.
당업자는 gm 의 절대값이 VCO (10) 의 발진을 시작할 만큼 충분히 크다면 임계적이지 않음을 안다. 이러한 관점에서, gm 은 공진 탱크 회로 (14) 의 손실을 보상하기에 충분할 수 있다. 또한, 당업자는 일정 상호컨덕턴스 (gm) 바이어스 회로 (50) 가 저항기 (49) 의 저항 값 R 의 값을 조정함으로써 gm 의 제어가능한 조정을 가능하게 함을 안다.
본 실시형태의 자기-발진된 VCO 는 외부 전류 미러와 같은, 외부 바이어스 회로를 이용하여 바이어싱되는 현재 이용가능한 VCO 에 비해 몇몇 중요한 장점을 제공한다. 특히, 본 실시형태의 자기-바이어스 VCO 에 의하면, NMOS 트랜지스터 (46) 의 게이트에서 DC 바이어스 전압을 생성하기 위해 부가적인 외부회로가 필요하지 않으며, 그보다는 공진 탱크 회로 (14) 의 인덕터 (28) 의 중앙 탭 (29) 으로부터 DC 바이어스 전압을 획득한다. 또한, VCO 코어 (12) 의 스위칭 트랜지스터들 (18, 20, 22, 및 24) 이 VCO 바이어스 회로 (50) 의 일부분으로 기능하기 때문에 (즉, 이러한 목적을 위하여 그들이 "재사용" 되기 때문에), VCO 의 위상 잡음은 이러한 방식으로 자기-바이어싱되지 않는 현재 이용가능한 VCO에 비해 현저하게 감소한다. 이러한 연결에서, 본 발명의 실시형태의 자기-바이어스 VCO 의 위상 잡음 이득은 종래의 외부-바이어스 VCO 와 비교할 때, 10 dB 이하일 수 있다. 시뮬레이션의 결과는 종래의 외부 바이어싱된 회로, 즉 외부-바이어스 VCO 가 지배적인 잡음 기여자이던 것에 반하여, VCO 바이어스 회로 (50) 의 위상 잡음 기여가 1 퍼센트 미만임을 보여준다. 또한, 본 실시형태의 자기-바이어스 VCO 의 전력 소모는 상대적으로 작다.
이제 도 3 을 참조하면, 본 발명의 예시적인 제 2 실시형태에 따라 구성된 VCO (10') 의 개략도를 볼 수 있다. 도 1 과 도 3 을 비교하여 쉽게 알 수 있듯이, 예시적인 제 2 실시형태의 VCO (10') 는 예시적인 제 1 실시형태의 VCO (10) 와, 부가적인 커패시터들 (60, 62) 및 저항기들 (64, 66) 을 제외하고 동일한 회로 구성요소를 가진다. 예시적인 양 실시형태들의 공통 요소는 도 1 에 도시된 예시적인 제 1 실시형태의 설명과 관련하여 이미 이상에서 상세하게 설명하였으므로, 그러한 공통 회로 구성요소들의 설명은 여기서 반복되지 않을 것이다.
도 3 에서 보는 바와 같이, VCO (10') 의 커패시터 (60) 는 버랙터 (30) 의 외부 플레이트와, PMOS 트랜지스터 (18) 의 드레인 전극과 NMOS 트랜지스터 (22) 의 드레인 전극 사이 노드와의 사이에 결합된다. VCO (10') 의 커패시터 (62) 는 버랙터 (32) 의 외부 플레이트와, PMOS 트랜지스터(20) 의 드레인 전극과 NMOS 트랜지스터 (24) 의 드레인 전극 사이 노드와의 사이에 연결된다. 버랙터들 (30, 32) 은 커패시터들 (60, 62) 에 의해 DC 적으로 고립되어 있기 때문에, 버랙터들 (30, 32) 사이의 노드는 공진 탱크 회로 (14) 의 인덕터 (28) 의 중앙 탭 (29) 에 결합되어 있고, 이에 의해 버랙터들 (30, 32) 에 대한 DC 바이어스 전압은 인덕터 (28) 의 중앙 탭 (29) 으로부터 획득된다. 버랙터 (30) 와 커패시터 (60) 사이의 노드는 저항기 (64) 의 하나의 단자에 연결되고, 저항기 (64) 의 반대편 단자는 주파수 튜닝 전압 (V_tune) 에 결합된다. 이와 유사하게, 버랙터 (32) 와 커패시터 (62) 사이의 노드는 저항기 (66) 의 하나의 단자에 연결되고, 저항기 (66) 의 반대편 단자는 주파수 튜닝 전압 (V_tune) 에 결합된다.
본 발명의 원리 및 여러 실시형태들은 이상에서 상세하게 설명되었지만, 당 업자에게 자명한 본 발명의 많은 변화, 확장, 변형, 및 다른 실시형태들 역시 첨부된 청구범위에서 정의된 바와 같이 본 발명의 기술적 사상 및 범위 내에 포함된다.

Claims (33)

  1. 복수의 스위칭 트랜지스터들을 구비하는 전압 제어 발진기 (VCO) 코어;
    상기 VCO 코어에 동작가능하게 결합된 공진 탱크 회로;
    상기 VCO 코어에 바이어스 전류를 공급하기 위해 상기 VCO 코어에 동작가능하게 결합된 전류 소스; 및
    상기 공진 탱크 회로 및 상기 전류 소스 양자에 동작가능하게 결합된 바이어스 회로를 포함하며,
    상기 VCO 코어의 상기 스위칭 트랜지스터들 및 상기 바이어스 회로는 상기 전류 소스를 바이어싱하도록 함께 기능하며, 이에 의해 상기 VCO 는 자기-바이어싱되는 (self-biased), 자기-바이어스 전압 제어 발진기.
  2. 제 1 항에 있어서,
    상기 전류 소스는 전력 공급 전압에 결합된 제 1 전극, 제 2 전극, 및 게이트 전극을 가지는 테일 전류 소스 (tail current source) 를 포함하는, 자기-바이어스 전압 제어 발진기.
  3. 제 1 항에 있어서,
    상기 전류 소스는 PMOS 트랜지스터를 포함하는, 자기-바이어스 전압 제어 발진기.
  4. 제 1 항에 있어서,
    상기 공진 탱크 회로는 LC 공진 탱크 회로를 포함하는, 자기-바이어스 전압 제어 발진기.
  5. 제 4 항에 있어서,
    상기 LC 공진 탱크 회로는 병렬로 배열된 하나 이상의 버랙터 및 인덕터를 포함하는, 자기-바이어스 전압 제어 발진기.
  6. 제 5 항에 있어서,
    상기 인덕터는 DC 주파수에서 무시할 정도의 저항값을 나타내는 중앙 탭을 가지는, 자기-바이어스 전압 제어 발진기.
  7. 제 6 항에 있어서,
    상기 인덕터의 중앙 탭은 상기 바이어스 회로에 연결되어 DC 바이어스 전압을 공급하는, 자기-바이어스 전압 제어 발진기.
  8. 제 1 항에 있어서,
    상기 VCO 코어의 스위칭 트랜지스터들은 CMOS 트랜지스터들을 포함하는, 자기-바이어스 전압 제어 발진기.
  9. 제 1 항에 있어서,
    상기 VCO 코어의 스위칭 트랜지스터들은,
    제 1 쌍의 교차-결합된 CMOS 트랜지스터들; 및
    제 2 쌍의 교차-결합된 CMOS 트랜지스터들을 포함하며,
    상기 제 1 쌍은 상기 전류 소스와 상기 공진 탱크 회로 사이에 결합되고, 상기 제 2 쌍은 상기 공진 탱크 회로와 접지 사이에 결합되는, 자기-바이어스 전압 제어 발진기.
  10. 제 9 항에 있어서,
    상기 제 1 쌍은 PMOS 트랜지스터들을 포함하고, 상기 제 2 쌍은 NMOS 트랜지스터들을 포함하는, 자기-바이어스 전압 제어 발진기.
  11. 제 9 항에 있어서,
    상기 공진 탱크 회로는, 상기 제 1 쌍의 교차-결합된 CMOS 트랜지스터들과 상기 제 2 쌍의 교차-결합된 CMOS 트랜지스터들 사이에서 병렬로 배열된 하나 이상의 버랙터 및 인덕터를 구비하는 LC 공진 탱크 회로를 포함하는, 자기-바이어스 전압 제어 발진기.
  12. 제 1 항에 있어서,
    상기 바이어스 회로는 전력 공급 전압과 접지 사이에서 직렬로 연결된 복수 의 CMOS 트랜지스터들을 포함하는, 자기-바이어스 전압 제어 발진기.
  13. 제 12 항에 있어서,
    전류 미러의 상기 복수의 CMOS 트랜지스터들 중 최하부 CMOS 트랜지스터와 접지 사이에 연결된 저항기를 더 포함하는, 자기-바이어스 전압 제어 발진기.
  14. 제 12 항에 있어서,
    상기 전류 소스는 상기 전력 공급 전압에 결합된 제 1 전극, 게이트 전극, 및 제 2 전극을 가지는 CMOS 트랜지스터를 포함하는, 자기-바이어스 전압 제어 발진기.
  15. 제 14 항에 있어서,
    상기 바이어스 회로의 복수의 CMOS 트랜지스터들은,
    상기 전력 공급 전압에 결합된 제 1 전극, 상기 전류 소스의 게이트 전극에 결합된 게이트 전극, 및 상기 전류 소스의 게이트 전극 및 최상부 CMOS 트랜지스터의 게이트 전극에 결합된 제 2 전극을 가지는 상기 최상부 CMOS 트랜지스터;
    상기 최상부 CMOS 트랜지스터의 제 2 전극에 결합된 제 1 전극, 상기 전류 소스의 제 2 전극에 결합된 게이트 전극, 및 제 2 전극을 가지는 중간 CMOS 트랜지스터; 및
    상기 중간 CMOS 트랜지스터의 제 2 전극에 결합된 제 1 전극, 접지에 결합된 제 2 전극, 및 상기 VCO 코어의 바이어싱 포인트에 결합된 게이트 전극을 가지는 최하부 CMOS 트랜지스터를 포함하는, 자기-바이어스 전압 제어 발진기.
  16. 제 15 항에 있어서,
    상기 최하부 CMOS 트랜지스터의 제 2 전극과 접지 사이에 연결된 저항기를 더 포함하는, 자기-바이어스 전압 제어 발진기.
  17. 제 16 항에 있어서,
    상기 중간 CMOS 트랜지스터 및 상기 최하부 CMOS 트랜지스터는 NMOS 트랜지스터들을 포함하고, 상기 최상부 CMOS 트랜지스터는 PMOS 트랜지스터를 포함하는, 자기-바이어스 전압 제어 발진기.
  18. 제 17 항에 있어서,
    상기 전류 소스는 PMOS 트랜지스터를 포함하는, 자기-바이어스 전압 제어 발진기.
  19. 제 16 항에 있어서,
    상기 VCO 코어의 스위칭 트랜지스터들은,
    제 1 쌍의 교차-결합된 CMOS 트랜지스터들; 및
    제 2 쌍의 교차-결합된 CMOS 트랜지스터들을 포함하며,
    상기 제 1 쌍은 상기 전류 소스와 상기 공진 탱크 회로 사이에 결합되고, 상기 제 2 쌍은 상기 공진 탱크 회로와 접지 사이에 결합되는, 자기-바이어스 전압 제어 발진기.
  20. 제 19 항에 있어서,
    상기 공진 탱크 회로는 상기 제 1 쌍의 교차-결합된 CMOS 트랜지스터들과 상기 제 2 쌍의 교차-결합된 CMOS 트랜지스터들 사이에 병렬로 배열된 하나 이상의 버랙터 및 인덕터를 포함하는 LC 공진 탱크 회로를 포함하는, 자기-바이어스 전압 제어 발진기.
  21. 제 20 항에 있어서,
    상기 인덕터는 DC 주파수에서 무시할 정도의 저항값을 나타내는 중앙 탭을 가지고;
    상기 인덕터의 상기 중앙 탭은 상기 바이어스 회로의 상기 최하부 CMOS 트랜지스터의 게이트 전극에 연결되어, DC 바이어스 전압을 공급하는, 자기-바이어스 전압 제어 발진기.
  22. 제 21 항에 있어서,
    상기 제 1 쌍의 스위칭 트랜지스터들의 상기 CMOS 트랜지스터들 각각의 제 1 전극에 공통인 제 1 노드와 상기 전류 소스의 제 2 전극 사이에 결합된 제 1 인덕터; 및
    상기 제 2 쌍의 스위칭 트랜지스터들의 상기 CMOS 트랜지스터들 각각의 제 1 전극에 공통인 제 2 노드와 접지 사이에 결합된 제 2 인덕터를 더 포함하는, 자기-바이어스 전압 제어 발진기.
  23. 제 21 항에 있어서,
    상기 바이어스 회로의 상기 중간 CMOS 트랜지스터의 게이트 전극 및 상기 전류 소스의 제 2 전극에 결합된 제 1 플레이트, 및 접지에 결합된 제 2 플레이트를 가지는 커패시터를 더 포함하는, 자기-바이어스 전압 제어 발진기.
  24. 제 22 항에 있어서,
    상기 바이어스 회로의 상기 중간 CMOS 트랜지스터의 게이트 전극 및 상기 전류 소스의 제 2 전극에 결합된 제 1 플레이트, 및 접지에 결합된 제 2 플레이트를 가지는 커패시터를 더 포함하는, 자기-바이어스 전압 제어 발진기.
  25. 제 21 항에 있어서,
    상기 VCO 코어의 상기 제 1 쌍의 스위칭 트랜지스터들은,
    게이트 전극, 제 1 노드에 결합된 제 1 전극, 및 상기 인덕터의 제 1 단자에 결합된 제 2 전극을 가지는 제 1 PMOS 트랜지스터; 및
    상기 제 1 PMOS 트랜지스터의 제 2 전극에 결합된 게이트 전극, 상기 제 1 노드에 결합된 제 1 전극, 및 상기 인덕터의 제 2 단자 및 상기 제 1 PMOS 트랜지스터의 게이트 전극 양자에 결합된 제 2 전극을 가지는 제 2 PMOS 트랜지스터를 포함하며,
    상기 VCO 코어의 제 2 쌍의 스위칭 트랜지스터들은,
    게이트 전극, 제 2 노드에 결합된 제 1 전극, 및 상기 인덕터의 제 1 단자에 결합된 제 2 전극을 가지는 제 1 NMOS 트랜지스터; 및
    상기 제 1 NMOS 트랜지스터의 제 2 전극에 결합된 게이트 전극, 상기 제 2 노드에 결합된 제 1 전극, 및 상기 인덕터의 제 2 단자 및 상기 제 1 NMOS 트랜지스터의 게이트 전극 양자에 결합된 제 2 전극을 가지는 제 2 NMOS 트랜지스터를 포함하는, 자기-바이어스 전압 제어 발진기.
  26. 제 25 항에 있어서,
    상기 전류 소스의 제 2 전극과 상기 제 1 노드 사이에 결합된 제 1 인덕터; 및
    접지와 상기 제 2 노드 사이에 결합된 제 2 인덕터를 더 포함하는, 자기-바이어스 전압 제어 발진기.
  27. 제 26 항에 있어서,
    상기 하나 이상의 버랙터는,
    제 1 플레이트 및 제 2 플레이트를 가지는 제 1 버랙터; 및
    제 1 플레이트 및 제 2 플레이트를 가지는 제 2 버랙터를 포함하며,
    상기 제 1 버랙터의 제 1 플레이트와 상기 제 2 버랙터의 제 1 플레이트 사이의 노드는 상기 공진 탱크 회로의 상기 인덕터의 상기 중앙 탭에 결합되는, 자기-바이어스 전압 제어 발진기.
  28. 제 27 항에 있어서,
    상기 VCO 코어의 상기 제 2 쌍의 스위칭 트랜지스터들의 상기 제 1 NMOS 트랜지스터의 제 2 전극과 상기 제 1 버랙터의 제 2 플레이트 사이에 연결된 제 1 커패시터; 및
    상기 VCO 코어의 상기 제 2 쌍의 스위칭 트랜지스터들의 상기 제 2 NMOS 트랜지스터의 제 2 전극과 상기 제 2 버랙터의 제 2 플레이트 사이에 연결된 제 2 커패시터를 더 포함하는, 자기-바이어스 전압 제어 발진기.
  29. 제 28 항에 있어서,
    제 1 탱크 회로 노드와 VCO 주파수 튜닝 전압 사이에 결합된 제 1 바이어스 저항기; 및
    제 2 탱크 회로 노드와 상기 VCO 주파수 튜닝 전압 사이에 결합된 제 2 바이어스 저항기를 더 포함하며,
    상기 제 1 탱크 회로 노드는 상기 제 1 커패시터와 상기 공진 탱크 회로의 상기 제 1 버랙터 사이에 있고, 상기 제 2 탱크 회로 노드는 상기 제 2 커패시터와 상기 공진 탱크 회로의 상기 제 2 버랙터 사이에 있는, 자기-바이어스 전압 제어 발진기.
  30. 제 1 항에 있어서,
    상기 VCO 코어의 상기 스위칭 트랜지스터들 및 상기 바이어스 회로는, 결합하여, 상기 VCO 코어의 상기 스위칭 트랜지스터들의 상호컨덕턴스를 제어하는 일정한 상호컨덕턴스 바이어스 회로를 포함하는, 자기-바이어스 전압 제어 발진기.
  31. 제 21 항에 있어서,
    상기 VCO 코어의 상기 스위칭 트랜지스터들 및 상기 바이어스 회로는, 결합하여, 상기 VCO 코어의 상기 스위칭 트랜지스터들의 상호컨덕턴스를 제어하는 일정한 상호컨덕턴스 바이어스 회로를 포함하는, 자기-바이어스 전압 제어 발진기.
  32. 제 25 항에 있어서,
    상기 VCO 코어의 상기 스위칭 트랜지스터들 및 상기 바이어스 회로는, 결합하여, 상기 VCO 코어의 상기 스위칭 트랜지스터들의 상호컨덕턴스를 제어하는 일정한 상호컨덕턴스 바이어스 회로를 포함하는, 자기-바이어스 전압 제어 발진기.
  33. 제 29 항에 있어서,
    상기 VCO 코어의 상기 스위칭 트랜지스터들 및 상기 바이어스 회로는, 결합하여, 상기 VCO 코어의 상기 스위칭 트랜지스터들의 상호컨덕턴스를 제어하는 일정한 상호컨덕턴스 바이어스 회로를 포함하는, 자기-바이어스 전압 제어 발진기.
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