KR101759780B1 - 전압 제어 오실레이터를 위한 시스템 및 방법 - Google Patents

전압 제어 오실레이터를 위한 시스템 및 방법 Download PDF

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Abstract

실시예에 따라, 오실레이터는 탱크 회로와 탱크 회로에 연결된 복수의 교차 연결 복합 트랜지스터를 갖는 오실레이터 코어 회로를 포함한다. 복수의 복합 트랜지스터의 각각은 바이폴라 트랜지스터와 바이폴라 트랜지스터의 베이스에 연결된 소스를 갖는 전계 효과 트랜지스터(FET)를 포함한다.

Description

전압 제어 오실레이터를 위한 시스템 및 방법{SYSTEM AND METHOD FOR A VOLTAGE CONTROLLED OSCILLATOR}
본 개시는 일반적으로 전자 디바이스에 관한 것이고, 더 구체적으로는 오실레이터를 위한 시스템 및 방법에 관한 것이다.
밀리미터 파동 주파수 체제에서의 적용예는 실리콘 게르마늄(SiGe) 및 정교한 기하학 CMOS(complementary metal-oxide semiconductor) 프로세스와 같은 저비용 반도체 기술에서의 빠른 발전 때문에 지난 몇년 동안 상당한 관심을 얻고 있다. 고속 바이폴라 및 MOS(metal-oxide semiconductor) 트랜지스터의 효용성은 60GHz, 77GHz, 및 80GHz에서 및 또한 100GHz를 넘는 ㎜ 파장 적용예를 위한 집적 회로에 대해 증가하는 수요로 이어진다. 이러한 적용예는, 예를 들어, 자동차 레이더 및 멀티 기가비트 통신 시스템을 포함한다.
일부 레이더 시스템에서, 레이더와 타겟 사이의 거리는 주파수 변조 신호를 전송하는 것, 주파수 변조 신호의 반사를 수신하는 것, 시간 지연 및/또는 주파수 변조 신호의 전송과 수신 사이의 주파수 차에 기초하여 거리를 판정하는 것에 의해 결정된다. 레이더 시스템의 분해능(resolution), 정확도 및 민감도는 부분적으로 레이더의 주파수 생성 회로의 위상 잡음 성능 및 주파수 민첩성(agility)에 의존할 수 있고, 주파수 생성 회로는 RF 오실레이터의 주파수를 제어하는 RF 오실레이터 및 회로를 일반적으로 포함한다. 위상 잡음 성능에 영향을 주는 인자들 중 하나는 RF 오실레이터에 의해 생성되는 오실레이션(oscillation) 신호의 진폭이다. 그러나, 많은 RF 오실레이터에서, 오실레이션을 생성하는데 사용되는 활성 디바이스의 포화는 오실레이션 신호의 진폭을 제한할 수 있다.
실시예에 따라, 오실레이터는 탱크 회로와 탱크 회로에 연결된 복수의 교차 연결 복합 트랜지스터를 갖는 오실레이터 코어 회로를 포함한다. 복수의 복합 트래지스터의 각각은 바이폴라 트랜지스터와 바이폴라 트랜지스터의 베이스에 연결된 소스를 갖는 전계 효과 트랜지스터(FET)를 포함한다.
본 발명 및 이들의 장점의 더 완전한 이해를 위해, 이제 첨부 도면과 함께 취해진 다음의 설명에 대한 참조가 이루어진다.
도 1은 통상적인 오실레이터를 도시한다.
도 2는 실시예의 오실레이터를 도시한다.
도 3은 다른 실시예에 따른 오실레이터를 도시한다.
도 4(a) 및 도 4(b)는 추가 실시예에 따른 오실레이터를 도시한다.
도 5는 실시예의 오실레이터를 사용하는 레이더 시스템을 도시한다.
도 6은 실시예의 방법의 흐름도를 도시한다.
도 7은 실시예의 오실레이터에서 전류 소스를 구현하는데 사용될 수 있는 예시의 전류 소스를 도시한다.
달리 명시하지 않는다면 상이한 도면에서 대응하는 숫자 및 부호는 일반적으로 대응하는 부분을 지칭한다. 도면은 선호되는 실시예의 관련 양상을 분명하게 예시하도록 도시되고 반드시 일정한 비율로 도시되는 것은 아니다. 특정 실시예를 더 분명하게 도시하기 위해, 동일한 구조, 재료 또는 프로세스 단계의 변형을 나타내는 문자가 도면 숫자에 후속할 수 있다.
현재 선호되는 실시예를 만들고 사용하는 것이 이하에서 자세하게 논의된다. 그러나, 본 발명은 광범위한 특정 콘텍스트에서 구현될 수 있는 많은 적용가능한 발명의 개념을 제공한다는 것이 이해될 것이다. 논의된 특정 실시예는 단지 본 발명을 만들고 사용하는 예시적인 특정 방식이고 본 발명의 범위를 제한하지 않는다.
본 발명은 특정 콘텍스트, 전압 제어 오실레이터(VCO)와 같은 오실레이터를 위한 시스템 및 방법에서 선호되는 실시예와 관련하여 설명될 것이다. 본 발명은 또한 일반적인 레이더 시스템 및 무선 통신 시스템과 같은 RF 오실레이터를 사용하는 시스템 및 적용예에 적용될 수 있다.
본 발명의 실시예에서, 저 위상 잡음 오실레이터는 금속 산화물 반도체 FET와 같은 바이폴라 트랜지스터 및 전계 효과 트랜지스터(FET)를 포함하는 복합 디바이스를 사용하여 구현되는 오실레이터 코어를 활용한다. FET의 소스는 복합 디바이스에서 바이폴라 트랜지스터의 베이스에 연결되어 바이폴라 트랜지스터가 포화에 진입하는 것을 방지하도록 돕는다.
일반적으로, 주파수 오프셋 Δω의 함수로서 RF 오실레이터의 위상 잡음은 이송(leeson) 공식을 사용하여 경험적으로(heuristically) 설명될 수 있다.
Figure 112015064390619-pat00001
여기서 F는 오실레이터 회로 내에서 활성 디바이스의 잡음 계수이고, k는 볼츠만(Boltzman) 상수이고, T는 켈빈 온도이고, P sig 는 오실레이터의 탱크 또는 공진기에서의 신호 전력이고, ω c 는 플리커 잡음(flicker noise)에 대한 코너 주파수(corner frequency)이고, Q는 오실레이터의 탱크 또는 공진기의 품질 계수이고, Δω는 주파수 오프셋을 나타낸다. 이송 공식으로부터, 위상 잡음은 신호 전력 P sig 에 반비례하는 것을 알 수 있다. 따라서, 대부분의 실시예에서, 오실레이션 진폭이 감소된다면 오실레이터의 위상 잡음이 감소될 수 있다.
도 1은 바이폴라 트랜지스터 Qa 및 Qb와, 인덕터 La 및 Lb 및 캐패시터 C1a 및 C2b를 사용하여 구현되는 탱크 회로를 포함하는 통상적인 VCO(100)를 도시한다. 동작 중에, 트랜지스터 Qa 및 Qb는, 탱크에서의 기생 저항값을 상쇄시키고 오실레이션을 유지하기 위해 탱크에 전력을 제공하는 부의 저항값을 합성한다. 캐패시터 C2a 및 C2b는 트랜지스터 Qa 및 Qb의 베이스를 바이어싱(bias)하는데 사용된다. 그러나, 바이어스 전류가 증가됨에 따라, 트랜지스터 Qa 및 Qb는 포화에 진입하고 오실레이션 진폭을 제한할 것이다.
VCO(100)의 오실레이션 주파수는 대략적으로 다음과 같다.
Figure 112015064390619-pat00002
여기서 L은 인덕턴스 La 및 Lb의 합이고 C는 직렬로 연결된 캐패시터 Cta 및 Ctb의 캐패시턴스이다.
도 2는 본 발명의 실시예에 따른 오실레이터(200)를 도시한다. 여기서, NMOS 트랜지스터 Ma 및 Mb의 소스는 트랜지스터 Qa 및 Qb의 베이스에 각각 연결된다. 도시된 실시예에서, NMOS 트랜지스터 Ma 및 Mb의 소스는 바이폴라 트랜지스터 Qa 및 Qb의 베이스에 각각 직접적으로 연결된다. 그러나, 대안적인 실시예에서, 다른 소자들은 NMOS 트랜지스터 Ma 및 Mb의 소스와 바이폴라 트랜지스터 Qa 및 Qb의 베이스 사이에서 연결될 수 있다. NMOS 트랜지스터 Ma 및 Mb가 트랜지스터 Qa 및 Qb가 포화에 진입하는 것을 방지하도록 돕기 때문에, 더 큰 오실레이션 진폭이 지원될 수 있다. 또한, MOS 트랜지스터가 더 큰 드레인 전류에서의 더 큰 게이트 소스 전압을 갖는다는 사실은 또한 더 큰 오실레이션 진폭 및 더 낮은 위상 잡음을 지원하도록 돕는다.
도시된 바와 같이, 바이폴라 트랜지스터 Qa 및 NMOS 트랜지스터 Ma는 복합 디바이스를 형성하고 바이폴라 트랜지스터 Qb 및 NMOS 트랜지스터 Mb는 다른 복합 디바이스를 형성하여 서로 교차 연결된다. 또한, NMOS 트랜지스터 Ma의 드레인은 바이폴라 트랜지스터 Qa의 콜렉터에 연결되고, NMOS 트랜지스터 Mb의 드레인은 바이폴라 트랜지스터 Qb의 드레인에 연결된다. 일부 실시예에서, npn 바이폴라 트랜지스터 이외에 다른 트랜지스터 타입은 바이폴라 트랜지스터 Qa 및 Qb를 구현하는데 사용될 수 있고, NMOS 트랜지스터 이외에 트랜지스터 타입은 FET Ma 및 Mb를 구현하는데 사용될 수 있다. 예를 들어, 일부 실시예에서, 트랜지스터 Qa 및 Qb는 pnp 바이폴라 트랜지스터를 사용하여 구현될 수 있고 트랜지스터 Ma 및 Mb는 PMOS 트랜지스터를 사용하여 구현될 수 있다. 추가 대안적인 실시예에서, Ma 및 Mb의 벌크 노드는 기판(NMOS) 또는 전원 노드 VCC(PMOS) 대신에 이들의 개별적인 소스 노드가 될 수 있는 것이다.
실시예에서, 인덕터 La 및 Lb는 구분 인덕터, 온칩 인덕터, 온칩 변환기, 및 전송라인 소자와 같은 다양한 타입의 인덕터를 사용하여 구현될 수 있다. 온칩 인덕터는 예를 들어, 집적 회로의 하나 이상의 금속 층에서 제조되는 나선형 인덕터를 포함할 수 있다. 조정가능한 캐패시터 Cta 및 Ctb는 예를 들어, 당 기술분야에서 알려진 스위치가능한 캐패시터 네트워크, 버랙터 다이오드(varactor diodes) 및/또는 다른 조정가능한 캐패시터 회로 및 시스템을 사용하여 구현될 수 있다. 일부 실시예에서, 예를 들어, 조정가능한 캐패시턴스 캐패시터 Cta 및 Ctb를 버랙터 다이오드 또는 전압에 의해 조정가능한 캐패시턴스를 갖는 MOS 버랙터로서 구현함으로써, 오실레이터(200)가 VCO로서 구현될 수 있다. 대안적으로, 조정가능한 캐패시턴스를 갖는 다른 구조 또는 컴포넌트는 캐패시터 Cta 및 Ctb를 구현하는데 사용될 수 있다.
실시예에서, 오실레이터(200)의 출력은 오실레이터(200)의 탱크 회로에 연결되는 노드 Out 및 Outm에서 상이하게 취해진다. 일부 실시예에서, 이들 노드는 당 기술 분야에서 알려진 고주파수 버퍼 회로를 사용하여 버퍼링될 수 있다. 대안적으로, 이중 주파수는 바이폴라 트랜지스터 Qa 및 Qb의 에미터에서 싱글 엔드 방식(a single-ended fashion)으로 취해질 수 있다.
도 3은 NMOS 트랜지스터 Ma 및 Mb가 소스 팔로워(source follower)로서 동작되는 추가 실시예의 오실레이터(300)를 도시한다. 여기서 NMOS 트랜지스터 Ma 및 Mb의 드레인은 도 2에 도시된 바와 같이 바이폴라 트랜지스터 Qa 및 Qb의 각각의 콜렉터 대신에 전원 노드 VCC에 연결된다. 이 소스 팔로워 구성은 또한 더 큰 오실레이션 진폭 및 더 낮은 위상 잡음을 지원하도록 돕는다.
도 4(a)는 실시예의 VCO(400)를 도시하고, 여기서 조정가능한 캐패시턴스는 버랙터(402 및 404)를 사용하여 구현되며, 이의 단자를 가로질러 인가되는 전압에 반비례하는 캐패시턴스를 갖는 다이오드로서 구현될 수 있다. 인가되는 전압에서의 이 감소는 이의 캐패시턴스에서 대응하는 감소를 야기하는 역 바이어스 다이오드에서의 공핍 영역(depletion region)의 폭의 증가에 기인할 수 있다. 실시예에서, 버랙터(402 및 404)의 캐패시턴스는 Vtune의 전압을 조정함으로써 조정된다. 일례에서, 버랙터 (402 및 404)의 캐패시턴스는 전압 Vtune이 증가함에 따라 감소한다. 도 4(a)에서 더 도시되는 바와 같이, 저항기 RE는 바이폴라 트랜지스터 Qa 및 Qb의 에미터에 연결되고 도 2에 도시된 전류 소스 IE를 구현하는데 사용된다.
일부 실시예에서, 인덕터 La 및 Lb는 가변 또는 조정가능한 인덕턴스를 가질 수 있고 버랙터(402 및 404)를 대체하여 또는 추가로 탱크 회로의 주파수를 튜닝하는데 사용될 수 있다. 일부 실시예에서, 인덕터 La 및 Lb는 회로의 안팎으로 유도성(inductive) 소자를 스위칭하는 유도성 소자와 연결된 스위치를 사용함으로써, 및/또는 당 기술분야에서 알려진 다른 조정가능한 인덕터 구조를 사용함으로써 조정가능할 수 있다. 예를 들어, 인덕터 La 및 Lb의 인덕턴스는, 본원에서 그 전체가 참조로서 통합된 2002년 유럽전자회로협회(ESSCIRC) 포고문(Proc.)의 페이지 799 내지 802, M.Tiebout의 "전압 제어 인덕터를 갖는 CMOS 완전 집적된 1GHz 및 2GHz 듀얼 밴드 VCO"에서 설명된 조정가능한 차동 전압 제어 인덕터가 될 수 있다. 또 다른 실시예에서, 탱크는, 예를 들어, 본원에서 그 전체가 참조로서 통합된 2007년 2월 11일-15일, IEEE 국제 전자회로 협회 기술 요약서(Dig.), 페이지 194 내지 596, Kwok, J.R.Long, 및 J.J.Pekarik의 "0.13μm CMOS에서 23 내지 29GHz 차동 튜닝된 버랙터 없는 VCO"에서 개시된 버랙터 없는 구조를 사용하여 튜닝될 수 있다. 가변 인덕턴스, 가변 캐패시턴스 및/또는 대안적인 탱크 튜닝 기술을 사용하는 것은 임의의 개시된 실시예에 적용될 수 있음이 이해될 것이다.
대안적인 실시예에서, 도 4(b)에 도시된 바와 같이 바이폴라 트랜지스터 Qa 및 Qb에 대한 전류는 전원 VCC에 연결된 전류 소스 IC를 사용하여 공급될 수 있다. 저항기 RE는 바이폴라 트랜지스터 Qa 및 Qb의 에미터와 접지 사이에서 선택적으로 연결될 수 있다. 대안적으로, RE가 생략될 수 있다.
도 5는 업컨버터(upconverter)(502), 전력 증폭기(504) 및 주파수 생성 회로(506)를 포함하는 단일 칩 레이더 전송 시스템(500)을 도시한다. 도시된 바와 같이, 업컨버터(502)는 기저대역 신호 BB를 더 높은 주파수 신호로 업컨버팅하고, 이는 그 다음 전력 증폭기(504)에 의해 증폭되고 핀 OUT 상에서 출력된다. 일부 실시예에서, 기저대역 신호 BB는 스위프 주파수(a swept frequencey) 또는 레이더 시스템에서 사용되는 다른 신호 타입이 될 수 있다. 주파수 생성 회로(506)는 예를 들어, 수정 오실레이터(a crystal oscillator)를 사용하여 생성될 수 있는 핀 REF 상의 기준 주파수에 기초하여 로컬 오실레이터 신호 LO를 생성한다. 실시예에서, 주파수 생성 회로(506)는 위상 검출기(512), 루프 필터(510), VCO(508) 및 분배기(514)를 갖는 위상 동기 루프(PLL)를 사용하여 구현된다. VCO(508)는 본원에서 설명된 실시예의 VCO를 사용하여 구현될 수 있다. 시스템(500)은 실시예의 오실레이터를 활용할 수 있는 실시예의 시스템의 많은 예시들 중 단지 하나임이 이해될 것이다. 대안적인 시스템은, 예를 들어, 무선 및 유선 통신 시스템, 및 VCO를 사용하는 다른 시스템을 포함할 수 있다.
도 6은 오실레이터를 동작시키는 실시예의 방법의 흐름도(600)를 도시한다. 단계(602)에서, 전류는 탱크 회로에 연결된 오실레이터 코어에 인가된다. 실시예에서, 오실레이터 코어는 탱크 회로에 연결된 복수의 교차 연결 복합 트랜지스터를 포함하고, 복수의 복합 트랜지스터의 각각은 바이폴라 트랜지스터 및 바이폴라 트랜지스터의 베이스에 연결된 소스를 갖는 전계 FET를 포함한다. 상술된 바와 같이, FET에 의해 형성된 복합 디바이스 및 바이폴라 트랜지스터는 헤드룸(headroom)을 증가시켜, 일부 실시예에서 오실레이터가 오실레이션의 증가된 진폭 및 더 낮은 위상 잡음을 갖는 것을 가능하게 한다. 이 전류는 예를 들어, 저항기에 의해 구현된 전류 소스를 사용하여 오실레이터 코어로 전달될 수 있다. VCO 코어가 전류를 수신하면, 부의 저항값이 단계(604)에서 형성된다. 이 부의 저항값은 탱크 회로의 저항값을 상쇄시키고 오실레이션을 유지하도록 전력이 탱크 회로에 전달되는 것을 가능하게 한다.
단계(606)에서, 오실레이터의 주파수는 탱크 회로에서 캐패시턴스를 조정함으로써 튜닝된다. 일부 실시예에서, 캐패시턴스는 탱크 회로 내에서 버랙터 다이오드를 통과하는 전압을 조정함으로써 조정되고, 이 경우에 오실레이터는 VCO로서 동작된다. 대안으로, 버랙터는 예를 들어 함께 연결된 소스 및 드레인을 갖는 MOS 디바이스를 사용하여, MOS 버랙터로서 구현될 수 있다. 이 경우에, 캐패시턴스는 MOS 버랙터의 게이트와 MOS 버랙터의 소스/드레인 접속 연결 사이에 전압을 인가함으로써 조정될 수 있다. 대안으로, 캐패시턴스는 오실레이션 주파수를 선택하기 위해 탱크 회로 안팎으로 스위칭될 수 있다. 일부 실시예에서, 캐패시턴스의 스위칭은 디지털로 제어될 수 있어서 오실레이터는 디지털로 제어되는 오실레이터(DCO)로서 동작한다.
도 7은 도 2 및 도 3에 도시된 실시예의 오실레이터에서 전류 소스 IE를 구현하는데 사용될 수 있는 전류 소스(700)를 도시한다. 도시된 바와 같이, 전류(700)는 NMOS 디바이스(704)에 연결된 다이오드 연결 NMOS 디바이스(702)를 포함한다. 실시예에서, 전류 Iin은 NMOS 디바이스(702)를 통과하여 흐르고 입력 전류에 따라 게이트 소스 전압을 수립한다. NMOS 디바이스(702)의 게이트 소스 전압은 NMOS 디바이스(704)의 게이트 및 소스에 인가되어서, 대응하는 전류 Iout이 NMOS 디바이스(704)를 통과하여 흐르게 한다. 실시예에서, Iout은 대략 m*Iin이고, 여기서 m은 NMOS 디바이스(702)에 대한 NMOS 디바이스(702)의 크기 비율이다. 대안으로, 전류 소스(700)는 다른 디바이스 타입을 사용하여 구현될 수 있다. 예를 들어, PMOS 기반 전류 미러는 도 4(b)에 도시된 전류 소스 IC를 구현하는데 사용될 수 있다. 일부 실시예에서, BJT 트랜지스터는 MOS 디바이스 대신 사용될 수 있고/거나 축퇴(degeneration) 저항기(도시되지 않음)는 전류 소스 트랜지스터의 소스 및/또는 에미터 노드와 직렬로 연결될 수 있다. 대안으로, 당 기술 분야에 알려진 다른 전류 소스 구조가 사용될 수 있다.
실시예에 따라, 오실레이터는 탱크 회로와 탱크 회로에 연결된 복수의 교차 연결 복합 트랜지스터를 갖는 오실레이터 코어 회로를 포함한다. 복수의 복합 트랜지스터의 각각은 바이폴라 트랜지스터 및 바이폴라 트랜지스터의 베이스에 연결된 소스를 갖는 전계 효과 트랜지스터(FET)를 포함한다. 일부 실시예에서, FET의 드레인은 바이폴라 트랜지스터의 콜렉터에 연결된다. 대안으로, FET의 드레인은 일정 기준 전압에 연결될 수 있다. 오실레이터는 BiCMOS 집적 회로에 배치될 수 있고/거나 약 10GHz와 약 30GHz 사이의 동작 주파수를 가질 수 있다.
실시예에서, 탱크는 인덕턴스 소자 및 캐패시턴스 소자를 포함한다. 캐패시턴스 소자의 캐패시턴스는 조정가능할 수 있고, 버랙터를 사용하여 구현될 수 있다. 바이폴라 트랜지스터는 NPN 트랜지스터를 포함할 수 있고 FET는 n-채널 금속 산화물 전계 효과 트랜지스터(NMOS) 디바이스를 포함할 수 있다.
추가 실시예에 따라서, 오실레이터는 탱크 회로와, 탱크 회로의 제 1 단자에 연결된 제 1 컬렉터를 갖는 제 1 바이폴라 트랜지스터와, 제 1 바이폴라 트랜지스터의 제 1 베이스에 연결된 제 1 소스 및 탱크 회로의 제 2 단자에 연결된 제 1 게이트를 갖는 제 1 전계 효과 트랜지스터(FET)와, 탱크 회로의 제 2 단자에 연결된 제 2 컬렉터를 갖는 제 2 바이폴라 트랜지스터와, 제 2 바이폴라 트랜지스터의 제 2 베이스에 연결된 제 2 소스 및 탱크 회로의 제 1 단자에 연결된 제 2 게이트를 포함하는 제 2 FET를 포함한다.
실시예에서, 오실레이터는 제 1 바이폴라 트랜지스터의 제 1 에미터 및 제 2 바이폴라 트랜지스터의 제 2 에미터에 연결된 제 1 단자를 갖는 전류 소스를 더 포함할 수 있다. 전류 소스는 전류 소스의 제 1 단자와 제 1 기준 노드 사이에 연결된 저항기를 포함할 수 있다.
실시예에서, 제 1 FET는 제 1 바이폴라 트랜지스터의 제 1 컬렉터에 연결된 제 1 드레인을 포함하고, 제 2 FET는 제 2 바이폴라 트랜지스터의 제 2 컬렉터에 연결된 제 2 드레인을 포함한다. 대안으로, 제 1 FET는 제 2 기준 노드에 연결된 제 1 드레인을 포함하고, 제 2 FET는 제 2 기준 노드에 연결된 제 2 드레인을 포함한다. 실시예에서, 제 1 FET 및 제 2 FET는 n-채널 금속 산화물 반도체 디바이스를 사용하여 구현된다.
탱크 회로는 탱크 회로의 제 1 단자와 전원 노드 사이에 연결된 제 1 인덕터와, 탱크 회로의 제 2 단자와 전원 노드 사이에 연결된 제 2 인덕터와, 탱크 회로의 제 1 단자와 탱크 회로의 제 2 단자 사이에 연결된 조정가능한 캐패시턴스를 포함할 수 있다. 조정가능한 캐패시턴스는, 예를 들어, 탱크 회로의 제 1 단자와 튜닝 노드 사이에 연결된 제 1 버랙터 다이오드와, 탱크 회로의 제 2 단자와 튜닝 노드 사이에 연결된 제 2 버랙터 다이오드를 포함할 수 있다.
추가 실시예에 따라, 오실레이터를 동작시키는 방법은 탱크 회로에 연결된 복수의 교차 연결 복합 트랜지스터를 포함하는 탱크 회로에 연결된 오실레이터 코어에 전류를 인가함으로써 탱크 회로의 단자에서 오실레이션 신호를 생성하는 단계를 포함한다. 복수의 복합 트랜지스터의 각각은 바이폴라 트랜지스터 및 바이폴라 트랜지스터의 베이스에 연결된 소스를 갖는 전계 효과 트랜지스터(FET)를 포함한다. 방법은 탱크 회로에서 조정가능한 캐패시터를 통해 오실레이터를 튜닝하는 단계를 더 포함할 수 있다. 일부 실시예에서, 오실레이션 신호를 생성하는 단계는 오실레이터 코어를 사용하여 부의 저항값을 제공하는 단계를 더 포함한다.
실시예의 장점은 오실레이션 신호의 증가된 진폭에 기인한 저 위상 잡음을 포함한다. 일 실시예에서, 약 10dB의 위상 잡음 향상은 단일 바이폴라 트랜지스터를 사용하는 회로에 비교되는 실시예의 복합 디바이스를 사용하여 달성된다.
본 발명은 예시적인 실시예와 관련하여 설명되었지만, 이 설명은 제한하는 의미로 해석되도록 의도되지 않는다. 예시적인 실시예의 다양한 수정 및 조합 뿐만 아니라, 본 발명의 다른 실시예는, 설명을 참조할 시에 당업자에게 명백해질 것이다.

Claims (27)

  1. 탱크 회로(a tank circuit)와,
    상기 탱크 회로에 연결된 복수의 교차 연결 복합 트랜지스터(cross-coupled compound transistor)를 포함하는 오실레이터 코어 회로(a oscillator core circuit)를 포함하되, 상기 복수의 복합 트랜지스터의 각각은 바이폴라 트랜지스터및 상기 바이폴라 트랜지스터의 베이스에 연결된 소스를 갖는 전계 효과 트랜지스터(FET)를 포함하고,
    상기 FET의 드레인은 상기 바이폴라 트랜지스터의 콜렉터에 연결되는
    오실레이터.
  2. 삭제
  3. 탱크 회로(a tank circuit)와,
    상기 탱크 회로에 연결된 복수의 교차 연결 복합 트랜지스터(cross-coupled compound transistor)를 포함하는 오실레이터 코어 회로(a oscillator core circuit)를 포함하되, 상기 복수의 복합 트랜지스터의 각각은 바이폴라 트랜지스터및 상기 바이폴라 트랜지스터의 베이스에 연결된 소스를 갖는 전계 효과 트랜지스터(FET)를 포함하고,
    상기 FET의 드레인은 일정 기준 전압(a contant reference voltage)에 연결되는
    오실레이터.
  4. 제 1 항에 있어서,
    상기 탱크 회로는 인덕턴스 소자 및 캐패시턴스 소자를 포함하는
    오실레이터.
  5. 제 4 항에 있어서,
    상기 캐패시턴스 소자의 캐패시턴스는 조정가능한
    오실레이터.
  6. 제 5 항에 있어서,
    상기 캐패시턴스 소자는 버랙터(a varactor)를 포함하는
    오실레이터.
  7. 제 4 항에 있어서,
    상기 인덕턴스 소자의 인덕턴스는 조정가능한
    오실레이터.
  8. 제 1 항에 있어서,
    상기 바이폴라 트랜지스터는 NPN 트랜지스터를 포함하고 상기 FET는 n-채널 금속 산화물 전계 효과 트랜지스터(NMOS) 디바이스를 포함하는
    오실레이터.
  9. 제 1 항에 있어서,
    상기 오실레이터는 10GHz와 30GHz 사이의 동작 주파수를 포함하는
    오실레이터.
  10. 제 1 항에 있어서,
    상기 오실레이터는 BiCMOS 집적 회로 상에 배치되는
    오실레이터.
  11. 탱크 회로와,
    상기 탱크 회로의 제 1 단자에 연결된 제 1 컬렉터를 포함하는 제 1 바이폴라 트랜지스터와,
    상기 제 1 바이폴라 트랜지스터의 제 1 베이스에 연결된 제 1 소스 및 상기 탱크 회로의 제 2 단자에 연결된 제 1 게이트를 포함하는 제 1 전계 효과 트랜지스터(FET)- 상기 제 1 FET는 상기 제 1 바이폴라 트랜지스터의 상기 제 1 컬렉터에 연결되는 제 1 드레인을 포함함- 와,
    상기 탱크 회로의 제 2 단자에 연결된 제 2 컬렉터를 포함하는 제 2 바이폴라 트랜지스터와,
    상기 제 2 바이폴라 트랜지스터의 제 2 베이스에 연결된 제 2 소스 및 상기 탱크 회로의 제 1 단자에 연결된 제 2 게이트를 포함하는 제 2 FET를 포함- 상기 제 2 FET는 상기 제 2 바이폴라 트랜지스터의 상기 제 2 컬렉터에 연결되는 제 2 드레인을 포함함- 하는
    오실레이터.
  12. 제 11 항에 있어서,
    상기 제 1 바이폴라 트랜지스터의 제 1 에미터 및 상기 제 2 바이폴라 트랜지스터의 제 2 에미터에 연결된 제 1 단자를 갖는 전류 소스를 더 포함하는
    오실레이터.
  13. 제 12 항에 있어서,
    상기 전류 소스는 전류 미러(a current mirror)를 포함하는
    오실레이터.
  14. 제 12 항에 있어서,
    상기 전류 소스는 상기 전류 소스의 제 1 단자와 제 1 기준 노드 사이에 연결된 저항기를 포함하는
    오실레이터.
  15. 삭제
  16. 삭제
  17. 제 11 항에 있어서,
    상기 탱크 회로는,
    상기 탱크 회로의 제 1 단자와 전원 노드 사이에 연결된 제 1 인덕터와,
    상기 탱크 회로의 제 2 단자와 상기 전원 노드 사이에 연결된 제 2 인덕터와,
    상기 탱크 회로의 제 1 단자와 상기 탱크 회로의 제 2 단자 사이에 연결된 조정가능한 캐패시턴스를 포함하는
    오실레이터.
  18. 제 17 항에 있어서,
    상기 조정가능한 캐패시턴스는,
    상기 탱크 회로의 제 1 단자와 튜닝 노드(a tuning node) 사이에 연결된 제 1 버랙터 다이오드와,
    상기 탱크 회로의 제 2 단자와 상기 튜닝 노드 사이에 연결된 제 2 버랙터 다이오드를 포함하는
    오실레이터.
  19. 제 11 항에 있어서,
    상기 제 1 FET 및 상기 제 2 FET는 n-채널 금속 산화물 반도체 디바이스를 포함하는
    오실레이터.
  20. 오실레이터를 동작시키는 방법에 있어서,
    탱크 회로의 단자에서 오실레이션 신호(a oscillation signal)를 생성하는 단계를 포함하고, 상기 생성하는 단계는 상기 탱크 회로에 연결된 복수의 교차 연결 복합 트랜지스터를 포함하는 탱크 회로에 연결된 오실레이터 코어에 전류를 인가하는 단계를 포함하고, 상기 복수의 교차 연결 복합 트랜지스터의 각각은 바이폴라 트랜지스터 및 상기 바이폴라 트랜지스터의 베이스에 연결된 소스를 갖는 전계 효과 트랜지스터(FET)를 포함하되, 상기 FET의 드레인은 상기 바이폴라 트랜지스터의 콜렉터 또는 일정 기준 전압에 연결되는
    오실레이터 동작 방법.
  21. 제 20 항에 있어서,
    상기 탱크 회로에서 조정가능한 캐패시터 및 조정가능한 인덕터 중 적어도 하나를 통해 상기 오실레이터를 튜닝하는 단계를 더 포함하는
    오실레이터 동작 방법.
  22. 제 20 항에 있어서,
    상기 오실레이션 신호를 생성하는 단계는 상기 오실레이터 코어를 사용하여 부의 저항값(a negative resistance)을 제공하는 단계를 더 포함하는
    오실레이터 동작 방법.
  23. 제 3 항에 있어서,
    상기 탱크 회로는 인덕턴스 소자와 조정가능한 캐패시턴스 소자를 포함하는
    오실레이터.
  24. 제 23 항에 있어서,
    상기 조정가능한 캐패시턴스 소자는 버랙터를 포함하는
    오실레이터.
  25. 제 3 항에 있어서,
    상기 오실레이터는 BiCMOS 집적 회로 상에 배치되고, 상기 바이폴라 트랜지스터는 NPN 트랜지스터를 포함하고, 상기 FET는 n-채널 금속 산화물 전계 효과 트랜지스터(NMOS) 디바이스를 포함하는
    오실레이터.
  26. 제 3 항에 있어서,
    상기 오실레이터는 10GHz와 30GHz 사이의 동작 주파수를 포함하는
    오실레이터.
  27. 탱크 회로- 상기 탱크 회로는 상기 탱크 회로의 제 1 단자 및 전원 노드 사이에 연결된 제1 인덕터와 상기 탱크 회로의 제 2 단자 및 상기 전원 노드 사이에 연결된 제2 인덕터를 포함함- 와,
    상기 탱크 회로의 상기 제 1 단자와 상기 탱크 회로의 상기 제 2 단자 사이에 연결된 조정가능한 캐패시턴스와,
    상기 탱크 회로의 상기 제 1 단자에 연결된 제 1 컬렉터를 포함하는 제 1 바이폴라 트랜지스터와,
    상기 제 1 바이폴라 트랜지스터의 제 1 베이스에 연결된 제 1 소스 및 상기 탱크 회로의 상기 제 2 단자에 연결된 제 1 게이트를 포함하는 제 1 전계 효과 트랜지스터(FET)- 상기 제 1 FET는 상기 전원 노드와 연결되는 제 1 드레인을 포함함- 와,
    상기 탱크 회로의 상기 제 2 단자에 연결된 제 2 컬렉터를 포함하는 제 2 바이폴라 트랜지스터와,
    상기 제 2 바이폴라 트랜지스터의 제 2 베이스에 연결된 제 2 소스 및 상기 탱크 회로의 상기 제 1 단자에 연결된 제 2 게이트를 포함하는 제 2 FET를 포함- 상기 제 2 FET는 상기 전원 노드와 연결되는 제 2 드레인을 포함함-하는,
    오실레이터.
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