CN113381696A - 振荡器电路及锁相环电路 - Google Patents

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CN113381696A
CN113381696A CN202110559052.2A CN202110559052A CN113381696A CN 113381696 A CN113381696 A CN 113381696A CN 202110559052 A CN202110559052 A CN 202110559052A CN 113381696 A CN113381696 A CN 113381696A
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inductor
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盖伟新
董彦池
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    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H—ELECTRICITY
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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

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Abstract

本申请公开了一种振荡器电路及锁相环电路，该振荡器电路包括电感、电容、四个晶体管、电流偏置电路、三个电阻和两个输出端；电感的一端、第一晶体管的第三引脚、第二晶体管的第一引脚及第四晶体管的第一引脚均连接电容的一端，电感的另一端、第二晶体管的第三引脚、第一晶体管的第一引脚及第三晶体管的第一引脚均连接电容另一端；第一晶体管的第二引脚及第二晶体管的第二引脚均连接电流偏置电路；第三晶体管的第二引脚、第四晶体管的第二引脚均连接第三电阻；第三晶体管的第三引脚连接第一电阻，第四晶体管的第三引脚连接第二电阻；正向输出端连接第一电阻，负向输出端连接第二电阻。该振荡器电路采用电阻偏置，降低了输出时钟信号的相位噪声。

Description

振荡器电路及锁相环电路
技术领域
本申请涉及集成电路技术领域，具体涉及一种振荡器电路以及包括该振荡器电路的锁相环电路。
背景技术
目前，锁相环作为时钟产生电路，广泛应用于各种场景，例如微处理器、毫米波电路、高速串行收发机以及时钟恢复电路等。
在典型锁相环结构中，压控(或数控)振荡器根据电压产生一定频率的振荡信号，该信号经分频器分频输出反馈时钟，反馈时钟和参考时钟进行鉴频鉴相给出两者之间的相位关系(相位超前或相位滞后)，再经低通滤波器后控制振荡器的振荡频率。压控振荡器包括LC振荡电路和电平转换电路，LC振荡信号高于电源电压，经电平转换输出时钟信号。电平转换电路还需兼具噪声隔离、信号驱动等功能。
以高速串行收发机为例，随传输速率增加，对时钟抖动的要求不断提高。抖动性能不佳的时钟模块会恶化发送机的传输眼图，提高接收机的误码率。振荡器作为锁相环电路的核心部分，其相位噪声性直接决定了锁相环的抖动性能。传统LC振荡器采用电流模驱动电路，严重恶化振荡器相位噪声，导致时钟输出抖动变大。
发明内容
本申请的目的是提供一种振荡器电路以及包括该振荡器电路的锁相环电路。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。
根据本申请实施例的一个方面，提供一种振荡器电路，包括电感、电容、第一晶体管、第二晶体管、电流偏置电路、第一电阻、第二电阻、第三晶体管、第四晶体管、第三电阻、正向输出端和负向输出端；
所述电感的第一端、所述第一晶体管的第三引脚、所述第二晶体管的第一引脚以及所述第四晶体管的第一引脚分别与所述电容的第一端相连接，所述电感的第二端、所述第二晶体管的第三引脚、所述第一晶体管的第一引脚以及所述第三晶体管的第一引脚分别与所述电容的第二端相连接；
所述第一晶体管的第二引脚以及所述第二晶体管的第二引脚分别与所述电流偏置电路的第一端相连接；
所述第三晶体管的第二引脚、所述第四晶体管的第二引脚分别与所述第三电阻的第一端相连接；
所述第三晶体管的第三引脚与所述第一电阻的第一端相连接，所述第四晶体管的第三引脚与所述第二电阻的第一端相连接；
所述正向输出端与所述第一电阻的第一端相连接，所述负向输出端与所述第二电阻的第一端相连接。
进一步地，所述电感为差分三端电感。
进一步地，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为NMOS场效应管；所述NMOS场效应管的第一引脚为栅极，所述NMOS场效应管的第二引脚为源极，所述NMOS场效应管的第三引脚为漏极；所述电流偏置电路的第二端用于接地；所述差分三端电感的第三端用于连接电源电压。
进一步地，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为PMOS场效应管；所述PMOS场效应管的第一引脚为栅极，所述PMOS场效应管的第二引脚为源极，所述PMOS场效应管的第三引脚为漏极；所述电流偏置电路的第二端用于连接电源电压；所述差分三端电感的第三端用于接地。
进一步地，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为三极管；所述三极管的第一引脚为基极，所述三极管的第二引脚为发射极，所述三极管的第三引脚为集电极；所述电流偏置电路的第二端用于接地；所述差分三端电感的第三端用于连接电源电压。
进一步地，所述电流偏置电路为电流镜，所述电流镜包括带隙基准源、第九晶体管和第十晶体管；所述第九晶体管的第一引脚和所述第十晶体管的第一引脚相连接；所述第九晶体管的第二引脚和所述第十晶体管的第二引脚相连接；所述第九晶体管的第一引脚以及第三引脚分别与所述带隙基准源相连接；所述第十晶体管的第三引脚用于作为所述电流偏置电路的第一端，所述第十晶体管的第二引脚用于作为所述电流偏置电路的第二端。
进一步地，所述第九晶体管和所述第十晶体管均为NMOS场效应管；所述第九晶体管的第一引脚为栅极，所述第九晶体管的第二引脚为源极，所述第九晶体管的第三引脚为漏极；所述第十晶体管的第一引脚为栅极，所述第十晶体管的第二引脚为源极，所述第十晶体管的第三引脚为漏极。
根据本申请实施例的另一个方面，提供一种振荡器电路，包括电感、电容、第一晶体管、第二晶体管、电流偏置电路、第一电阻、第二电阻、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、正向输出端和负向输出端；
所述电感的第一端、所述第一晶体管的第三引脚、所述第二晶体管的第一引脚、所述第四晶体管的第一引脚、所述第五晶体管的漏极以及所述第六晶体管的栅极分别与所述电容的第一端相连接；
所述电感的第二端、所述第二晶体管的第三引脚、所述第一晶体管的第一引脚、所述第三晶体管的第一引脚、所述第六晶体管的漏极以及所述第五晶体管的栅极分别与所述电容的第二端相连接；
所述第一晶体管的第二引脚以及所述第二晶体管的第二引脚分别与所述电流偏置电路的第一端相连接；
所述第三晶体管的第二引脚以及所述第四晶体管的第二引脚分别与所述第一电阻的第一端相连接；
所述第三晶体管的第三引脚以及所述第七晶体管的第三引脚分别与所述正向输出端相连接；
所述第四晶体管的第三引脚以及所述第八晶体管的第三引脚分别与所述负向输出端相连接；
所述第七晶体管的第二引脚以及所述第八晶体管的第二引脚分别与所述第二电阻的第一端相连接；
所述第三晶体管的第一引脚以及所述第七晶体管的第一引脚分别与所述电容的第二端相连接；
所述第四晶体管的第一引脚以及所述第八晶体管的第一引脚分别与所述电容的第一端相连接。
进一步地，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为NMOS场效应管；所述NMOS场效应管的第一引脚为栅极，所述NMOS场效应管的第二引脚为源极，所述NMOS场效应管的第三引脚为漏极；所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管均为PMOS场效应管；所述PMOS场效应管的第一引脚为栅极，所述PMOS场效应管的第二引脚为源极，所述PMOS场效应管的第三引脚为漏极。
根据本申请实施例的另一个方面，提供一种锁相环电路，包括上述任一项的振荡器电路。
本申请实施例的其中一个方面提供的技术方案可以包括以下有益效果：
本申请实施例提供的振荡器电路，采用了电阻偏置，大幅度降低了输出时钟信号的相位噪声，改善了振荡器电路的相位噪声性能。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了实施例一的振荡器电路的电路图；
图2示出了实施例一中的电流镜的电路图；
图3示出了传统振荡器电路和本申请振荡器电路的相位噪声仿真结果图；
图4示出了实施例二的振荡器电路的电路图；
图5示出了实施例三的振荡器电路的电路图；
图6示出了实施例四的振荡器电路的电路图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本申请做进一步说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
实施例一
如图1所示，一种振荡器电路，包括差分三端电感1、电容2、第一NMOS场效应管3、第二NMOS场效应管4、电流镜5、第一电阻6、第二电阻7、第三NMOS场效应管8、第四NMOS场效应管9、第三电阻10、正向输出端CLKP和负向输出端CLKN。第一NMOS场效应管3与第二NMOS场效应管4完全相同。第三NMOS场效应管8和第四NMOS场效应管9完全相同。第一电阻6和第二电阻7完全相同。
电容2的第一端、第一NMOS场效应管3的漏极、第二NMOS场效应管4的栅极以及第四NMOS场效应管9的栅极分别与差分三端电感1的第一端相连接，电容2的第二端、第二NMOS场效应管4的漏极、第一NMOS场效应管3的栅极以及第三NMOS场效应管8的栅极分别与差分三端电感1的第二端相连接，差分三端电感1的第三端与电源电压相连接。
第一NMOS场效应管3的源极以及第二NMOS场效应管4的源极分别与电流镜5的第一端相连接，电流镜5的第二端接地。
第三NMOS场效应管8的源极、第四NMOS场效应管9的源极分别与第三电阻10的第一端相连接，第三电阻10的第二端接地。
第三NMOS场效应管8的漏极与第一电阻6的第一端相连接，第四NMOS场效应管9的漏极与第二电阻7的第一端相连接，第一电阻6的第二端以及第二电阻7的第二端分别连接电源电压。
正向输出端CLKP与第一电阻6的第一端相连接，负向输出端CLKN与第二电阻7的第一端相连接。
如图2所示，电流镜5包括带隙基准源、NMOS场效应管MREF和NMOS场效应管MTAIL，NMOS场效应管MREF的栅极与NMOS场效应管MTAIL的栅极相连接，NMOS场效应管MREF的源极与NMOS场效应管MTAIL的源极均接地，NMOS场效应管MREF的漏极与NMOS场效应管MREF的栅极均与带隙基准源相连接。NMOS场效应管MTAIL的漏极用于作为电流镜5的第一端，NMOS场效应管MREF的源极以及NMOS场效应管MTAIL的源极互相连接，NMOS场效应管MREF的源极或NMOS场效应管MTAIL的源极用于作为电流镜5的第二端。
第三电阻10用于作为电阻偏置，代替现有技术中的镜像偏置，相较于现有技术中的镜像偏置，消除了镜像偏置中两个晶体管的闪烁噪声和热噪声的影响。电阻噪声可以通过公式(1)来计算，电阻偏置的噪声远小于现有技术中镜像偏置的噪声，从而改善了相位噪声性能。
Figure BDA0003078224200000061
此外，相比于镜像偏置，本申请的振荡器电路可以在更低电源电压下工作，有利于低功耗电路设计。
振荡通过LC谐振腔和有源器件产生并维持(左半边电路)，在OP、ON处振荡出正弦波。由于OP、ON是差分信号，以ON为例进行说明，OP与其相反。当ON处电压上升到使其所在支路晶体管导通后，其所在支路导通并产生电流I，此时CLKP处的电压为，
VCLK＝VDD-I·Rload (2)
当ON处电压下降到使其所在支路晶体管截止后，其所在支路断开，此时VcLK＝VDD。所以CLKP处产生方波(负载较小时)，其摆幅为(VDD-I·Rload)～VDD。
图3为传统振荡器电路和本申请振荡器电路的相位噪声仿真结果，相位噪声减小了8.3dBc/Hz@1MHz。两种结构的时钟输出相位噪声的来源如表1所示。电阻偏置的CML驱动器在其尾电流源中仅包含电阻热噪声，并且不涉及噪声放大，从而实现了更好的相位噪声性能。
表1相位噪声分析
Figure BDA0003078224200000071
实施例二
如图4所示，一种振荡器电路，包括差分三端电感1、电容2、第一PMOS场效应管13、第二PMOS场效应管14、电流镜5、第一电阻6、第二电阻7、第三PMOS场效应管18、第四PMOS场效应管19、第三电阻10、正向输出端CLKP和负向输出端CLKN。第一PMOS场效应管13与第二PMOS场效应管14完全相同。第三PMOS场效应管18和第四PMOS场效应管19完全相同。第一电阻6和第二电阻7完全相同。
电容2的第一端、第一PMOS场效应管13的漏极、第二PMOS场效应管14的栅极以及第四PMOS场效应管19的栅极分别与差分三端电感1的第一端相连接，电容2的第二端、第二PMOS场效应管14的漏极、第一PMOS场效应管13的栅极以及第三PMOS场效应管18的栅极分别与差分三端电感1的第二端相连接，差分三端电感1的第三端接地。
第一PMOS场效应管13的源极以及第二PMOS场效应管14的源极分别与电流镜5的第一端相连接，电流镜5的第二端与电源电压相连接。
第三PMOS场效应管18的源极、第四PMOS场效应管19的源极分别与第三电阻10的第一端相连接，第三电阻10的第二端与电源电压相连接。
第三PMOS场效应管18的漏极与第一电阻6的第一端相连接，第四PMOS场效应管19的漏极与第二电阻7的第一端相连接，第一电阻6的第二端以及第二电阻7的第二端分别接地。
正向输出端CLKP与第一电阻6的第一端相连接，负向输出端CLKN与第二电阻7的第一端相连接。
实施例三
如图5所示，一种振荡器电路，包括差分三端电感1、电容2、第一三极管23、第二三极管24、电流镜5、第一电阻6、第二电阻7、第三三极管28、第四三极管29、第三电阻10、正向输出端CLKP和负向输出端CLKN。第一三极管23与第二三极管24完全相同。第三三极管28和第四三极管29完全相同。第一电阻6和第二电阻7完全相同。
电容2的第一端、第一三极管23的集电极、第二三极管24的基极以及第四三极管29的基极分别与差分三端电感1的第一端相连接，电容2的第二端、第二三极管24的集电极、第一三极管23的基极以及第三三极管28的基极分别与差分三端电感1的第二端相连接，差分三端电感1的第三端与电源电压相连接。
第一三极管23的发射极以及第二三极管24的发射极分别与电流镜5的第一端相连接，电流镜5的第二端接地。
第三三极管28的发射极、第四三极管29的发射极分别与第三电阻10的第一端相连接，第三电阻10的第二端接地。
第三三极管28的集电极与第一电阻6的第一端相连接，第四三极管29的集电极与第二电阻7的第一端相连接，第一电阻6的第二端以及第二电阻7的第二端分别连接电源电压。
正向输出端CLKP与第一电阻6的第一端相连接，负向输出端CLKN与第二电阻7的第一端相连接。
实施例四
如图6所示，一种振荡器电路，包括电感11、电容2、第一NMOS场效应管3、第二NMOS场效应管4、电流镜5、第三NMOS场效应管8、第四NMOS场效应管9、第一PMOS场效应管13’、第二PMOS场效应管14’、第三PMOS场效应管18’、第四PMOS场效应管19’、第三电阻10、第四电阻10’、正向输出端CLKP和负向输出端CLKN。第一NMOS场效应管3与第二NMOS场效应管4完全相同。第三NMOS场效应管8和第四NMOS场效应管9完全相同。第三电阻10和第四电阻10’完全相同。第一PMOS场效应管13’和第二PMOS场效应管14’完全相同。第三PMOS场效应管18’和第四PMOS场效应管19’完全相同。
电容2的第一端、第一NMOS场效应管3的漏极、第二NMOS场效应管4的栅极、第一PMOS场效应管13’的漏极、第二PMOS场效应管14’的栅极以及第四NMOS场效应管9的栅极分别与电感11的第一端相连接，电容2的第二端、第二NMOS场效应管4的漏极、第一NMOS场效应管3的栅极、第一PMOS场效应管13’的栅极、第二PMOS场效应管14’的漏极以及第三NMOS场效应管8的栅极分别与电感11的第二端相连接。第一PMOS场效应管13’的源极以及第二PMOS场效应管14’的源极分别连接电源电压。
第一NMOS场效应管3的源极以及第二NMOS场效应管4的源极分别与电流镜5的第一端相连接，电流镜5的第二端接地。
第三NMOS场效应管8的源极、第四NMOS场效应管9的源极分别与第三电阻10的第一端相连接，第三电阻10的第二端接地。
第三NMOS场效应管8的漏极与第三PMOS场效应管18’的漏极相连接，第四NMOS场效应管9的漏极与第四PMOS场效应管19’的漏极相连接。
第三PMOS场效应管18’的源极以及第四PMOS场效应管19’的源极分别与第四电阻10’的第一端相连接，第四电阻10’的第二端连接电源电压。正向输出端CLKP与第三NMOS场效应管8的漏极相连接，负向输出端CLKN与第四NMOS场效应管9的漏极相连接。
本申请提供的振荡器电路，采用了电阻偏置，大幅度降低了输出时钟信号的相位噪声，改善了振荡器电路的相位噪声性能。
实施例五
一种锁相环电路，可以包括上述任一实施方式的振荡器电路，其中，电容2可以采用可调电容，通过对可调电容的电容值进行调整，可以实现对锁相环电路的频率的调整。
实施例六
上述实施例一至五中的电流镜5还可以替换为其他形式的电流偏置电路，例如可以将电流镜5替换为电阻或电阻阵列，即电流偏置电路既可以采用电流镜的结构，也可以采用电阻或电阻阵列的结构。无论是哪种结构的电流偏置电路，均是用于确保电路能够工作在所期望的电流下，使振荡器电路能够维持振荡。
需要说明的是：本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种对象，但这些对象不受这些术语限制。这些术语仅用于将第一个对象与另一个对象区分。
以上所述实施例仅表达了本申请的实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种振荡器电路，其特征在于，包括电感、电容、第一晶体管、第二晶体管、电流偏置电路、第一电阻、第二电阻、第三晶体管、第四晶体管、第三电阻、正向输出端和负向输出端；
所述电感的第一端、所述第一晶体管的第三引脚、所述第二晶体管的第一引脚以及所述第四晶体管的第一引脚分别与所述电容的第一端相连接，所述电感的第二端、所述第二晶体管的第三引脚、所述第一晶体管的第一引脚以及所述第三晶体管的第一引脚分别与所述电容的第二端相连接；
所述第一晶体管的第二引脚以及所述第二晶体管的第二引脚分别与所述电流偏置电路的第一端相连接；
所述第三晶体管的第二引脚、所述第四晶体管的第二引脚分别与所述第三电阻的第一端相连接；
所述第三晶体管的第三引脚与所述第一电阻的第一端相连接，所述第四晶体管的第三引脚与所述第二电阻的第一端相连接；
所述正向输出端与所述第一电阻的第一端相连接，所述负向输出端与所述第二电阻的第一端相连接。
2.根据权利要求1所述的振荡器电路，其特征在于，所述电感为差分三端电感。
3.根据权利要求2所述的振荡器电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为NMOS场效应管；所述NMOS场效应管的第一引脚为栅极，所述NMOS场效应管的第二引脚为源极，所述NMOS场效应管的第三引脚为漏极；所述电流偏置电路的第二端用于接地；所述差分三端电感的第三端用于连接电源电压。
4.根据权利要求2所述的振荡器电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为PMOS场效应管；所述PMOS场效应管的第一引脚为栅极，所述PMOS场效应管的第二引脚为源极，所述PMOS场效应管的第三引脚为漏极；所述电流偏置电路的第二端用于连接电源电压；所述差分三端电感的第三端用于接地。
5.根据权利要求2所述的振荡器电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为三极管；所述三极管的第一引脚为基极，所述三极管的第二引脚为发射极，所述三极管的第三引脚为集电极；所述电流偏置电路的第二端用于接地；所述差分三端电感的第三端用于连接电源电压。
6.根据权利要求1-5任一项所述的振荡器电路，其特征在于，所述电流偏置电路为电流镜，所述电流镜包括带隙基准源、第九晶体管和第十晶体管；所述第九晶体管的第一引脚和所述第十晶体管的第一引脚相连接；所述第九晶体管的第二引脚和所述第十晶体管的第二引脚相连接；所述第九晶体管的第一引脚以及第三引脚分别与所述带隙基准源相连接；所述第十晶体管的第三引脚用于作为所述电流偏置电路的第一端，所述第十晶体管的第二引脚用于作为所述电流偏置电路的第二端。
7.根据权利要求6任一项所述的振荡器电路，其特征在于，所述第九晶体管和所述第十晶体管均为NMOS场效应管；所述第九晶体管的第一引脚为栅极，所述第九晶体管的第二引脚为源极，所述第九晶体管的第三引脚为漏极；所述第十晶体管的第一引脚为栅极，所述第十晶体管的第二引脚为源极，所述第十晶体管的第三引脚为漏极。
8.一种振荡器电路，其特征在于，包括电感、电容、第一晶体管、第二晶体管、电流偏置电路、第一电阻、第二电阻、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、正向输出端和负向输出端；
所述电感的第一端、所述第一晶体管的第三引脚、所述第二晶体管的第一引脚、所述第四晶体管的第一引脚、所述第五晶体管的漏极以及所述第六晶体管的栅极分别与所述电容的第一端相连接；
所述电感的第二端、所述第二晶体管的第三引脚、所述第一晶体管的第一引脚、所述第三晶体管的第一引脚、所述第六晶体管的漏极以及所述第五晶体管的栅极分别与所述电容的第二端相连接；
所述第一晶体管的第二引脚以及所述第二晶体管的第二引脚分别与所述电流偏置电路的第一端相连接；
所述第三晶体管的第二引脚以及所述第四晶体管的第二引脚分别与所述第一电阻的第一端相连接；
所述第三晶体管的第三引脚以及所述第七晶体管的第三引脚分别与所述正向输出端相连接；
所述第四晶体管的第三引脚以及所述第八晶体管的第三引脚分别与所述负向输出端相连接；
所述第七晶体管的第二引脚以及所述第八晶体管的第二引脚分别与所述第二电阻的第一端相连接；
所述第三晶体管的第一引脚以及所述第七晶体管的第一引脚分别与所述电容的第二端相连接；
所述第四晶体管的第一引脚以及所述第八晶体管的第一引脚分别与所述电容的第一端相连接。
9.根据权利要求8所述的振荡器电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为NMOS场效应管；所述NMOS场效应管的第一引脚为栅极，所述NMOS场效应管的第二引脚为源极，所述NMOS场效应管的第三引脚为漏极；所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管均为PMOS场效应管；所述PMOS场效应管的第一引脚为栅极，所述PMOS场效应管的第二引脚为源极，所述PMOS场效应管的第三引脚为漏极。
10.一种锁相环电路，其特征在于，包括权利要求1-9中任一项所述的振荡器电路。
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