JP2015099967A - 発振回路、発振器、電子機器、移動体及び発振器の製造方法 - Google Patents

Abstract

【課題】バラクタダイオードに変調信号が入力されても異常発振のおそれを低減させることが可能な発振回路、発振器、電子機器、移動体及び発振器の製造方法を提供すること。【解決手段】発振回路２は、ＣＭＯＳインバーター１０の入力端子とバラクタダイオード３０のアノード端子とが振動子３を介して電気的に接続され、ＣＭＯＳインバーター１０の出力端子とバラクタダイオード３０のカソード端子とが電気的に接続される。バラクタダイオード３０のカソード端子に抵抗５０を介して変調信号が印加され、バラクタダイオード３０のアノード端子に抵抗４０を介して基準電位が印加される。変調信号が振動子３を介してＣＭＯＳインバーター１０の入力端子に印加されるときの電圧が、ＣＭＯＳインバーター１０が有するＮＭＯＳトランジスター１２の閾値電圧よりも高い。【選択図】図１

Description

本発明は、発振回路、発振器、電子機器、移動体及び発振器の製造方法に関する。

制御電圧に応じて発振周波数を変化させることができる電圧制御型発振器（ＶＣＯ：Voltage Controlled Oscillator）が広く知られており、特に、周波数安定度の高い水晶振動子を用いた電圧制御型水晶発振器（ＶＣＸＯ：Voltage Controlled X'tal Oscillator）や弾性表面波（ＳＡＷ：Surface Acoustic Wave）共振子を用いた電圧制御型ＳＡＷ発振器（ＶＣＳＯ：Voltage Controlled SAW Oscillator）等が様々な用途に使用されている。

例えば、特許文献１には、ＣＭＯＳインバーターの入力端子にＤＣカット用のコンデンサーを介してバラクタダイオードのアノードが接続され、ＣＭＯＳインバーターの出力端子側にバラクタダイオードのカソードが接続され、バラクタダイオードの入出力端子間に抵抗を介して制御電圧を印加してその容量値を制御することで周波数が可変であるＶＣＸＯが開示されている。

特開昭６２−９０００６号公報

ところで、ＶＣＸＯの制御電圧を所望の周波数のＡＣ電圧とすると、水晶振動子の基本周波数が周波数変調された信号が得られるため、ＶＣＸＯを通信用途に使用する場合がある。特許文献１に記載のＶＣＸＯにおいて、抵抗を介してバラクタダイオードの両端に所望の変調周波数のＡＣ電圧（変調信号）が印加された場合、水晶振動子の出力信号に変調信号が重畳された信号が、ＤＣカット用のコンデンサーを介してＣＭＯＳインバーターの入力端子に入力される。この時、ＣＭＯＳインバーターの入力端子に入力される変調信号の電圧はバイアス電圧を中心として変調周波数に応じた周期で変動するが、この変調信号の振幅の大きさによってはＣＭＯＳインバーターが誤作動し、ＶＣＸＯが異常発振してしまうため周波数精度が劣化するという問題がある。

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、バラクタダイオードに変調信号が入力されても異常発振のおそれを低減させることが可能な発振回路、発振器、電子機器、移動体及び発振器の製造方法を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る発振回路は、
ＭＯＳトランジスターで構成されたインバーターと、
バラクタダイオードと、
第１の抵抗と、
第２の抵抗と、を含み、
前記インバーターの入力端子と前記バラクタダイオードのアノード端子とが容量性素子を介して電気的に接続され、
前記インバーターの出力端子と前記バラクタダイオードのカソード端子とが電気的に接続され、
前記バラクタダイオードのカソード端子に前記第１の抵抗を介して変調信号が印加され、前記バラクタダイオードのアノード端子に前記第２の抵抗を介して基準電位が印加され、
前記変調信号が前記容量性素子を介して前記インバーターの入力端子に印加されるときの電圧が前記ＭＯＳトランジスターの閾値電圧よりも高い。

容量性素子は、例えば、コンデンサーや振動子であってもよい。

本適用例に係る発振回路によれば、バラクタダイオードのカソード端子に変調信号が入力されても、ＭＯＳトランジスターで構成されたインバーターの入力端子に印加されるときの変調信号の電圧がＭＯＳトランジスターの閾値電圧よりも高いので、変調信号により、インバーター１０の出力電圧がローレベルの時に誤ってハイレベルに変化するおそれを低減させることができる。従って、本適用例によれば、異常発振のおそれを低減させることが可能な発振回路を実現することができる。

［適用例２］
上記適用例に係る発振回路は、
前記インバーターの入力端子のバイアス電圧をＶｂ、前記ＭＯＳトランジスターの閾値電圧をＶｔｈ、前記インバーターの入力端子に印加される変調信号の振幅をｖｐｐ、として、前記Ｖｂと前記Ｖｔｈとの差の絶対値が前記ｖｐｐの０．５倍よりも大きくしてもよい。

本適用例に係る発振回路では、バラクタダイオードのカソード端子に印加された変調信号は、容量性素子を介してインバーターの入力端子に印加されるので、インバーターの入力端子に印加されるときの変調信号は、インバーターの入力端子のバイアス電圧Ｖｂを中心電圧として振幅ｖｐｐを有する。従って、上記バイアス電圧ＶｂとＭＯＳトランジスターの閾値電圧Ｖｔｈとの差の絶対値がこの変調信号の振幅ｖｐｐの０．５倍よりも大きければ、インバーターの入力端子に印加されるときの変調信号の電圧は、必ず、ＭＯＳトランジスターの閾値電圧よりも高くなる。従って、本適用例によれば、異常発振のおそれを低減させることが可能な発振回路を実現することができる。

［適用例３］
上記適用例に係る発振回路において、
前記第２の抵抗は可変抵抗であってもよい。

本適用例によれば、例えば、本適用例に係る発振回路を含む発振器毎の特性がばらついても、発振器の検査工程において、第２の抵抗の抵抗値を適切な値に調整することで、異常発振のおそれを低減させることができる。

［適用例４］
上記適用例に係る発振回路は、
前記インバーターの出力端子から前記インバーターの入力端子への信号経路上に、前記バラクタダイオードと直列に電気的に接続されているインダクターを含んでもよい。

本適用例に係る発振回路によれば、インダクターを設けることで発振周波数の可変範囲
を広げることができる。

［適用例５］
本適用例に係る発振器は、上記のいずれかの発振回路と、振動子と、を備えている。

［適用例６］
上記適用例に係る発振器において、前記振動子は、前記容量性素子として兼用されてもよい。

本適用例に係る発振器によれば、インバーターの入力端子のＤＣカット用のコンデンサーを別途設ける必要がないので、ＤＣカット用の専用のコンデンサーを設ける場合と比較して低コスト化が可能となる。

［適用例７］
本適用例に係る発振器の製造方法は、
ＭＯＳトランジスターで構成されたインバーターと、バラクタダイオードと、第１の抵抗と、抵抗値が可変の第２の抵抗と、を含み、前記インバーターの入力端子と前記バラクタダイオードのアノード端子とが容量性素子を介して電気的に接続され、前記インバーターの出力端子と前記バラクタダイオードのカソード端子とが電気的に接続される発振回路と、振動子と、を準備する工程と、
前記バラクタダイオードのカソード端子に前記第１の抵抗を介して変調信号を印加するとともに、前記バラクタダイオードのアノード端子に前記第２の抵抗を介して基準電位を印加し、前記発振回路の周波数を測定する工程と、
前記発振回路の周波数の測定結果に基づいて前記発振回路が正常発振しているか異常振しているかを判定する工程と、
前記発振回路が異常発振していると判定した場合には正常発振するように前記第２の抵抗の抵抗値を調整する工程と、を含む。

本適用例に係る発振器の製造方法によれば、発振器毎の特性がばらついても、発振器が正常発振するように第２の抵抗の抵抗値を調整するので、製造された発振器の異常発振のおそれを低減させることができる。

［適用例８］
本適用例に係る電子機器は、上記のいずれかの発振回路、又は、上記のいずれかの発振器を含む。

［適用例９］
本適用例に係る移動体は、上記のいずれかの発振回路、又は、上記のいずれかの発振器を含む。

これらの適用例に係る電子機器及び移動体によれば、異常発振のおそれを低減させた発振回路又は発振器を含むので、より信頼性の高い電子機器及び移動体を実現することができる。

第１実施形態の発振器の構成例を示す図。 インバーター１０の構成例を示す図。 ＶＣ端子から入力される変調信号の波形とＣＭＯＳインバーター１０の入力信号の波形の一例を示す図。 第２実施形態の発振器の構成例を示す図。 第２実施形態の発振器の製造方法の一例を示すフローチャート図。 第３実施形態の発振器の構成例を示す図。 第３実施形態の発振器の製造方法の一例を示すフローチャート図。 本実施形態の電子機器の機能ブロック図。 本実施形態の電子機器の外観の一例を示す図。 本実施形態の移動体の一例を示す図。 発振器の変形例の構成を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．発振器
１−１．第１実施形態
図１は、第１実施形態の発振器の構成例を示す図である。図１に示すように、第１実施形態の発振器１は、発振回路２と振動子３とを含んで構成されており、発振回路２と振動子３は不図示のパッケージに収容されている。

本実施形態では、振動子３は、基板材料として水晶を用いた水晶振動子であり、例えば、ＡＴカットやＳＣカットの水晶振動子が用いられる。振動子３は、ＳＡＷ（Surface Acoustic Wave）共振子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。また、振動子３の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

本実施形態では、発振回路２は、ＭＯＳトランジスターで構成されたインバーターの一例としてのＣＭＯＳインバーター１０、帰還抵抗２０、バラクタダイオード３０、抵抗４０、抵抗５０、抵抗６０、インダクター７０、コンデンサー８０、ＣＭＯＳインバーター９０、バイアス回路１００を含んで構成されている。なお、本実施形態の発振回路２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

ＣＭＯＳインバーター１０の入力端子（ＮＭＯＳのゲート端子とＰＭＯＳのゲート端子の接続点）は、水晶振動子の一端（第１端子）と接続されている。このＣＭＯＳインバーター１０の入力端子は、十分高いインピーダンスを有するバイアス回路１００により、電圧Ｖｂにバイアスされる。

ＣＭＯＳインバーター１０の出力端子（ＮＭＯＳのドレイン端子とＰＭＯＳのドレイン端子の接続点）はＤＣカット用のコンデンサー８０の一端（第１端子）及びＣＭＯＳインバーター９０の入力端子と接続されている。

また、ＣＭＯＳインバーター１０の入力端子と出力端子との間には、帰還抵抗２０が接続されている。

ＣＭＯＳインバーター９０の出力端子は、出力端子ＯＵＴに接続されており、ＣＭＯＳインバーター９０の出力信号が発振器１の出力信号として出力端子ＯＵＴから出力される。

コンデンサー８０の他端（第２端子）とバラクタダイオードのカソード端子との間には
抵抗６０とインダクター７０との並列回路が接続されている。

バラクタダイオード３０のアノード端子は、水晶振動子の他端（第２端子）と接続されている。このバラクタダイオード３０のアノード端子には、抵抗４０（第２の抵抗の一例）を介して接地電位である０Ｖ（基準電位の一例）が印加される。

一方、バラクタダイオード３０のカソード端子は、抵抗５０（第１の抵抗の一例）を介して制御端子ＶＣと接続されている。

図２は、ＣＭＯＳインバーター１０の構成例を示す図である。図２に示すように、ＣＭＯＳインバーター１０は、ＰＭＯＳトランジスター１１とＮＭＯＳトランジスター１２を含んで構成されている
ＰＭＯＳトランジスター１１のゲート端子とＮＭＯＳトランジスター１２のゲート端子はともに入力端子と接続されており、ＰＭＯＳトランジスター１１のドレイン端子とＮＭＯＳトランジスター１２のドレイン端子はともに出力端子と接続されている。

ＰＭＯＳトランジスター１１のソース端子には電源電位ＶＤＤが供給され、ＮＭＯＳトランジスター１２のソース端子には接地電位である０Ｖが供給される。

ＰＭＯＳトランジスター１１は、閾値電圧をＶｔｈｐとするとゲート電位がＶＤＤ−Ｖｔｈｐよりも低い時にオン（ソース端子とドレイン端子が導通）する。また、ＮＭＯＳトランジスター１２は、閾値電圧をＶｔｈｎとするとゲート電位がＶｔｈｎよりも高い時にオン（ソース端子とドレイン端子が導通）する。

従って、ＣＭＯＳインバーター１０の入力電位がＶＤＤ−Ｖｔｈｐよりも高い時は、ＰＭＯＳトランジスター１１がオフ、ＮＭＯＳトランジスター１２がオンとなり、ＣＭＯＳインバーター１０の出力電位は０Ｖとなる。また、ＣＭＯＳインバーター１０の入力電位がＶｔｈｎよりも低い時は、ＰＭＯＳトランジスター１１がオン、ＮＭＯＳトランジスター１２がオフとなり、ＣＭＯＳインバーター１０の出力電位はＶＤＤとなる。また、ＣＭＯＳインバーター１０の入力電位がＶｔｈｎとＶＤＤ−Ｖｔｈｐの間にある時は、ＰＭＯＳトランジスター１１とＮＭＯＳトランジスター１２がともにオンし、ＣＭＯＳインバーター１０の出力端子はＶＤＤと０Ｖの間の中間電位となる。

なお、ＰＭＯＳトランジスター１１の閾値電圧ＶｔｈｐとＮＭＯＳトランジスター１２の閾値電圧Ｖｔｈｎは、半導体の製造プロセスにおいて調整されるものであり、一般的に、ＶｔｈｐとＶｔｈｎは同じ程度の電圧に調整される。また、ＣＭＯＳインバーター１０の入力信号に対するノイズマージンを大きくするために、一般的には、バイアス電圧ＶｂはＶＤＤ／２に設定される。

以上のような構成により、発振器１は、制御端子ＶＣに入力される制御信号に応じてバラクタダイオード３０の容量値が変化し、これにより発振周波数が変化する。すなわち、発振器１は、電圧制御型水晶発振器（ＶＣＸＯ）として機能する。なお、インダクター７０は、いわゆる伸張コイルとして機能し、発振周波数の可変範囲を広げる効果を有する。

本実施形態の発振器１では、振動子３がＤＣカット用の容量性素子としても兼用されており、制御端子ＶＣにＤＣ電圧を入力した場合、このＤＣ電圧はＣＭＯＳインバーター１０の入力端子に伝搬しない。従って、ＣＭＯＳインバーター１０の入力端子には、振動子３の発振による発振信号（ＡＣ信号）がバイアス電圧Ｖｂを中心電圧として印加され、正常な発振動作が行われる。

一方、制御端子ＶＣに変調信号（ＡＣ信号）を入力した場合、この変調信号は、バラクタダイオード３０と振動子３を介してＣＭＯＳインバーター１０の入力端子に伝搬する。従って、ＣＭＯＳインバーター１０の入力端子には、発振信号とともに変調信号もバイアス電圧Ｖｂを中心電圧として印加される。この時、ＣＭＯＳインバーター１０の入力端子に伝搬した変調信号の電圧が、周期的にＶｔｈｎよりも低くなると、ＮＭＯＳトランジスター１２がオフし、ＣＭＯＳインバーター１０の出力電圧が０Ｖの時に誤ってＶＤＤに変化する場合があるため、異常発振の原因となる。同様に、ＣＭＯＳインバーター１０の入力端子に伝搬した変調信号の電圧が、周期的にＶＤＤ−Ｖｔｈｐよりも高くなると、ＣＭＯＳインバーター１０の出力電圧がＶＤＤの時に誤って０Ｖに変化する場合があり、異常発振の原因となる。

そこで、本実施形態では、ＰＭＯＳトランジスター１１の閾値電圧ＶｔｈｐとＮＭＯＳトランジスター１２の閾値電圧Ｖｔｈｎが等しく、かつ、バイアス電圧ＶｂがＶＤＤ／２と等しいものとして、ＶＣ端子に入力される変調信号が振動子３を介してＣＭＯＳインバーター１０の入力端子に印加されるときの電圧がＮＭＯＳトランジスターの閾値電圧Ｖｔｈｎよりも高くなるようにする。このようにすれば、ＣＭＯＳインバーター１０の入力端子に印加される変調信号の電圧は、常に、Ｖｔｈｎよりも高く、かつ、ＶＤＤ−Ｖｔｈｐよりも低くなるため、異常発振のおそれを低減させることができる。

具体的には、図３に示すように、ＶＣ端子に、オフセット電圧Ｖｃを中心電圧として振幅がｖａｃであり、周波数がｆｍの変調信号が入力された場合、ＣＭＯＳインバーターの入力端子には、バイアス電圧Ｖｂを中心電圧として振幅がｖｐｐの変調信号が伝搬する。この時、抵抗５０の抵抗値をＲ１、抵抗４０の抵抗値をＲ２、ＶＣ端子から入力される変調信号の電圧がオフセット電圧Ｖｃの時のバラクタダイオード３０の容量値をＣｐとすると、ＣＭＯＳインバーター１０の入力端子に印加される変調信号の振幅ｖｐｐは、次式（１）で表される。

そして、ｖｔｈｎ＝ｖｔｈｐ＝ｖｔｈ、Ｖｂ＝ＶＤＤ／２とした時、ｖｐｐが２×｜Ｖｂ−Ｖｔｈ｜よりも小さければ、ＣＭＯＳインバーター１０の入力端子に印加される変調信号の電圧が常にＶｔｈｎと（ＶＤＤ−ｖｔｈｐ）の間の電圧になる。すなわち、式（１）より、下記の不等式（２）が満たされれば、異常発振のおそれを低減させることができる。

ただし、ＣＭＯＳインバーター１０の入力端子に重畳されるノイズの影響等を考慮し、実際には、ｖｐｐが｜Ｖｂ−Ｖｔｈ｜よりも小さい、すなわち、下記の不等式（３）が満たされることが望ましい。

ＶｂとＶｔｈはほぼ固定されるため、不等式（２）あるいは不等式（３）を満たすためには、左辺を小さくする必要がある。ｖａｃとｆｍは仕様で決まってしまうため、設計段階で調整できるのは、一般的には、Ｒ１、Ｒ２、Ｃｐのいずれかである。実際には、バラクタダイオード３０として使用できる部品が決まっていればＣｐは固定のため、Ｒ１を大きくするかＲ２を小さくする必要がある。Ｒ１は変調帯域を決めるパラメーターであり、Ｒ１が大きいほど変調帯域が広くなるため、Ｒ１はある程度大きい方が良いが、Ｒ１が必要以上に大きくなると、発振回路２の面積コストが高くなってしまう。そこで、Ｒ２を小さくすればよいが、Ｒ２が小さすぎると、発振信号の一部が抵抗４０を介してグランドに伝搬し、発振振幅が低下する。従って、設計段階において、発振振幅を確保できる範囲で不等式（２）あるいは不等式（３）を満たすように抵抗４０の抵抗値Ｒ２を小さくすることが望ましい。

例えば、Ｒ１＝Ｒ２＝５０ｋΩ、ｆｍ＝１００ｋＨｚ、Ｃｐ＝１６．４ｐＦ、Ｖｔｈ＝０．６Ｖ、Ｖｂ＝０．９Ｖ、ｖａｃ＝２．４Ｖとすると、式（１）より、不等式（２），（３）の左辺は７４２ｍＶとなり、不等式（２）の右辺は０．６Ｖ、不等式（３）の右辺は０．３Ｖであるから、不等式（２），（３）はいずれも満たされない。従って、この条件では、発振器１が異常発振するおそれが高い。

そこで、例えば、Ｒ１＝５０ｋΩ、ｆｍ＝１００ｋＨｚ、Ｃｐ＝１６．４ｐＦ、Ｖｔｈ＝０．６Ｖ、Ｖｂ＝０．９Ｖ、ｖａｃ＝２．４Ｖのまま、Ｒ２＝５ｋΩにすると、式（１）より、不等式（２），（３）の左辺は１０７ｍＶとなり、不等式（２）の右辺は０．６Ｖ、不等式（３）の右辺は０．３Ｖであるから、不等式（２），（３）はいずれも満たされる。従って、この条件にすれば、発振器１が異常発振するおそれを低減させることができる。

以上に説明したように、第１実施形態の発振器によれば、ＶＣ端子から印加された変調信号は、振動子３を介してＣＭＯＳインバーター１０の入力端子に印加されるので、振動子３がＤＣカット容量の機能を果たし、ＣＭＯＳインバーターの入力端子に印加されるときの変調信号は、ＣＭＯＳインバーターの入力端子のバイアス電圧Ｖｂを中心電圧として式（１）に示す振幅ｖｐｐを有する。そして、本実施形態の発振器は、少なくとも不等式（２）を満たすので、ＣＭＯＳインバーターの入力端子に印加されるときの変調信号の電圧は、ＮＭＯＳトランジスターの閾値電圧よりも高く、かつ、ＣＭＯＳインバーターの電源電圧とＰＭＯＳトランジスターの閾値電圧との差分よりも小さくなる。従って、本実施形態によれば、変調信号がＣＭＯＳインバーター１０を伝搬するおそれが低減するので、異常発振のおそれを低減させることが可能な発振回路を実現することができる。

１−２．第２実施形態
第１実施形態の発振器１は、設計段階において、発振振幅を確保できる範囲で不等式（２）あるいは不等式（３）を満たすように、各構成要素の特性値が決定される。しかしながら、発振器１の各構成要素の特性値の製造ばらつきを考慮すると、設計段階において、発振振幅を確保しながら不等式（２）あるいは不等式（３）を満たすように、確実なマージンをもって各特性値を選択することができない場合もあり得る。

そこで、図４に示すように、第２実施形態の発振器１では、第１実施形態（図１）の発振器１に対して抵抗４０が可変抵抗４１に置き換えられており、製造工程の中の例えば検査工程において、発振器１毎に正常発振するように可変抵抗４１の抵抗値Ｒ２の選択値を適切な値に調整可能に構成する。図４に示す第２実施形態の発振器１のその他の構成要素は、第１実施形態（図１）の発振器１と同様であるため、同じ符号を付しており、その説明を省略する。

図５は、第２実施形態の発振器１の製造方法の一例を示すフローチャート図である。図５に示すように、本実施形態では、まず、発振回路２と振動子３を準備し、発振回路２と振動子３を接続する（工程Ｓ１０）。

次に、可変抵抗４１の抵抗値Ｒ２の選択値を初期値に設定する（工程Ｓ２０）。例えば、発振回路２の起動時に可変抵抗４１の抵抗値Ｒ２が可変範囲の中間値付近に初期化されるようにしてもよい。

次に、ＶＣ端子に変調信号を入力する（工程Ｓ３０）。不等式（２）あるいは不等式（３）が成立するために最も厳しい条件を選択するために、変調信号の振幅ｖａｃは仕様上の最大値に設定し、変調周波数ｆｍは仕様上の最小値に設定してもよい。

次に、発振器１の出力周波数を測定する（工程Ｓ４０）。

そして、出力周波数が正常範囲内である場合（工程Ｓ５０のＹ）には、合格判定とし（工程Ｓ８０）、抵抗値Ｒ２の選択値をメモリー（図４では不図示）に記憶する（工程Ｓ９０）。

一方、出力周波数が正常範囲内でない場合（工程Ｓ５０のＮ）には、抵抗値Ｒ２の所望範囲の選択値に対して測定を終了していなければ（工程Ｓ６０のＮ）、抵抗値Ｒ２の選択値を変更し（工程Ｓ７０）、工程Ｓ３０以降の処理を再び行う。

また、出力周波数が正常範囲内でない場合（工程Ｓ５０のＮ）に、抵抗値Ｒ２の所望範囲の選択値に対して測定を終了していれば（工程Ｓ６０のＹ）、不合格判定とする（工程Ｓ１００）。

なお、図５のフローチャートにおいて、例えば、抵抗値Ｒ２のすべての選択値に対して工程Ｓ４０の周波数測定を行うようにしてもよいし、抵抗値Ｒ２の測定済みの選択値に基づき、未測定かつ出力周波数が正常範囲内になる可能性がある選択値のみを以後の測定対象としてもよい。

以上に説明したように、第２実施形態によれば、発振器毎の特性がばらついても、例えば、発振器の検査工程において、可変抵抗４１の抵抗値Ｒ２の選択値を適切な値に調整することで、異常発振のおそれを低減させることができる。特に、本実施形態によれば、発振回路２の周波数が正常範囲になるように抵抗値Ｒ２の選択値を調整するので、製造された発振器が異常発振するおそれを確実に低減させることが可能となる。

１−３．第３実施形態
第３実施形態の発振器１では、第２実施形態の発振器１に対して、より確実に異常発振が起こらない抵抗値Ｒ２を選択するために、ＣＭＯＳインバーター１０が出力する発振信号の振幅が閾値よりも小さい場合にＯＵＴ端子からの発振信号の出力を停止する機能を追加する。

図６は、第３実施形態の発振器の構成例を示す図である。図６に示す第３実施形態の発振器１において、第２実施形態（図４）の発振器１と同じ構成要素には同じ符号を付している。

図６に示すように、第３実施形態の発振器１は、第２実施形態（図４）の発振器１と同様の構成要素とともに、さらに、振幅検出回路１１０とマスク回路１２０を含んで構成されている。

振幅検出回路１１０は、ＣＭＯＳインバーター１０が出力する発振信号の振幅を検出し、検出した振幅が所定の閾値よりも小さい場合に、マスク回路１２０にマスク信号を出力する。

マスク回路１２０は、振幅検出回路１１０がマスク信号を出力しない時はＣＭＯＳインバーター９０の出力信号をＯＵＴ端子から出力させ、振幅検出回路１１０がマスク信号を出力する時はＣＭＯＳインバーター９０の出力信号のＯＵＴ端子からの出力を停止させる。

なお、振幅検出回路１１０は、所望のテストモードでのみ発振信号の振幅に応じてマスク信号を出力し、通常動作時にはマスク信号を出力しないようにしてもよい。あるいは、マスク回路１２０は、所望のテストモードでのみマスク信号に応じてＣＭＯＳインバーター９０の出力信号のＯＵＴ端子からの出力を停止し、通常動作時にはＣＭＯＳインバーター９０の出力信号のＯＵＴ端子からの出力を停止しないようにしてもよい。

図６に示す第３実施形態の発振器１のその他の構成要素は、第２実施形態（図４）の発振器１と同様であるため、その説明を省略する。

図７は、第３実施形態の発振器１の製造方法の一例を示すフローチャート図である。図７において、図５と同じ工程には同じ符号を付しており、その説明を省略する。

図７に示すように、本実施形態では、まず、第２実施形態（図５）と同様に、工程Ｓ１０及びＳ２０を行う。

次に、ＯＵＴ信号から発振信号が出力されるか否かを判定し（工程Ｓ２２）、出力される場合（工程Ｓ２２のＮ）には、第２実施形態（図５）と同様に、工程Ｓ３０以降を行う。

一方、発振信号が出力されない場合（工程Ｓ２２のＹ）には、抵抗値Ｒ２の所望範囲の選択値に対して測定を終了していなければ（工程Ｓ６０のＮ）、抵抗値Ｒ２の選択値を変更し（工程Ｓ７０）、工程Ｓ２２以降の処理を再び行う。

また、発振信号が出力されない場合（工程Ｓ２２のＹ）には、抵抗値Ｒ２の所望範囲の選択値に対して測定を終了していれば（工程Ｓ６０のＹ）、不合格判定とする（工程Ｓ１００）。

以上に説明したように、第３実施形態の発振器の製造方法によれば、仮に出力周波数が正常範囲であっても、ＣＭＯＳインバーター１０が出力する発振信号の振幅が閾値よりも小さい場合には合格判定とされないので、第２実施形態と比較して、製造された発振器が異常発振するおそれをより確実に低減させることが可能となる。

２．電子機器
図８は、本実施形態の電子機器の機能ブロック図である。また、図９は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。

本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図８の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

発振器３１０は、発振回路３１２と振動子３１３とを備えている。発振回路３１２は、振動子３１３を発振させてクロック信号を発生させる。このクロック信号は発振器３１０のＯＵＴ端子からＣＰＵ３２０に出力される。

ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から入力されるクロック信号に同期して各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。

発振回路３１２として例えば上述した各実施形態の発振回路２を適用し、又は、発振器３１０として例えば上述した各実施形態の発振器１を適用することにより、信頼性の高い電子機器を実現することができる。

このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニ
ター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

３．移動体
図１０は、本実施形態の移動体の一例を示す図（上面図）である。図１０に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１０の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

発振器４１０は、不図示の発振回路と振動子とを備えており、発振回路は振動子を発振させてクロック信号を発生させる。このクロック信号は発振器４１０の外部端子からＣＰＵコントローラー４２０，４３０，４４０に出力される。

バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。

発振器４１０が備える発振回路として例えば上述した各実施形態の発振回路２を適用し、又は、発振器４１０として例えば上述した各実施形態の発振器１を適用することにより、信頼性の高い移動体を実現することができる。

このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、上記各実施形態の発振器１では、振動子３がＤＣカット用の容量性素子としても兼用されているが、図１１に示すように、振動子３とは別にＤＣカット用のコンデンサー１３０を設けてもよい。図１１に示すように、振動子３は、例えば、バラクタダイオード３０のカソード端子とインダクターとの間に接続されていてもよい。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１ 発振器、２ 発振回路、３ 振動子、１０ ＣＭＯＳインバーター、１１ ＰＭＯＳトランジスター、１２ ＮＭＯＳトランジスター、２０ 帰還抵抗、３０ バラクタダイオード、４０ 抵抗、４１ 可変抵抗、５０ 抵抗、６０ 抵抗、７０ インダクター、８０ コンデンサー、９０ ＣＭＯＳインバーター、１００ バイアス回路、１１０ 振幅検出回路、１２０ マスク回路、１３０ コンデンサー、３００ 電子機器、３１０ 発振器、３１２ 発振回路、３１３ 振動子、３２０ ＣＰＵ、３３０ 操作部、３４０
ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、３７０ 表示部、４００ 移動体、４１０
発振器、４２０，４３０，４４０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー

Claims (9)

1. ＭＯＳトランジスターで構成されたインバーターと、
   バラクタダイオードと、
   第１の抵抗と、
   第２の抵抗と、を含み、
   前記インバーターの入力端子と前記バラクタダイオードのアノード端子とが容量性素子を介して電気的に接続され、
   前記インバーターの出力端子と前記バラクタダイオードのカソード端子とが電気的に接続され、
   前記バラクタダイオードのカソード端子に前記第１の抵抗を介して変調信号が印加され、前記バラクタダイオードのアノード端子に前記第２の抵抗を介して基準電位が印加され、
   前記変調信号が前記容量性素子を介して前記インバーターの入力端子に印加されるときの電圧が前記ＭＯＳトランジスターの閾値電圧よりも高い、発振回路。
2. 前記インバーターの入力端子のバイアス電圧をＶｂ、前記ＭＯＳトランジスターの閾値電圧をＶｔｈ、前記インバーターの入力端子に印加される変調信号の振幅をｖｐｐ、として、前記Ｖｂと前記Ｖｔｈとの差の絶対値が前記ｖｐｐの０．５倍よりも大きい、請求項１に記載の発振回路。
3. 前記第２の抵抗は可変抵抗である、請求項１又は２に記載の発振回路。
4. 前記インバーターの出力端子から前記インバーターの入力端子への信号経路上に、前記バラクタダイオードと直列に電気的に接続されているインダクターを含む、請求項１乃至３のいずれか一項に記載の発振回路。
5. 請求項１乃至４のいずれか一項に記載の発振回路と、振動子と、を備えている、発振器。
6. 前記振動子は、前記容量性素子として兼用される、請求項５に記載の発振器。
7. ＭＯＳトランジスターで構成されたインバーターと、バラクタダイオードと、第１の抵抗と、抵抗値が可変の第２の抵抗と、を含み、前記インバーターの入力端子と前記バラクタダイオードのアノード端子とが容量性素子を介して電気的に接続され、前記インバーターの出力端子と前記バラクタダイオードのカソード端子とが電気的に接続される発振回路と、振動子と、を準備する工程と、
   前記バラクタダイオードのカソード端子に前記第１の抵抗を介して変調信号を印加するとともに、前記バラクタダイオードのアノード端子に前記第２の抵抗を介して基準電位を印加し、前記発振回路の周波数を測定する工程と、
   前記発振回路の周波数の測定結果に基づいて前記発振回路が正常発振しているか異常振しているかを判定する工程と、
   前記発振回路が異常発振していると判定した場合には正常発振するように前記第２の抵抗の抵抗値を調整する工程と、を含む、発振器の製造方法。
8. 請求項１乃至４のいずれか一項に記載の発振回路、又は、請求項５又は６に記載の発振器を含む、電子機器。
9. 請求項１乃至４のいずれか一項に記載の発振回路、又は、請求項５又は６に記載の発振器を含む、移動体。

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