JPH08272463A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08272463A JPH08272463A JP7073111A JP7311195A JPH08272463A JP H08272463 A JPH08272463 A JP H08272463A JP 7073111 A JP7073111 A JP 7073111A JP 7311195 A JP7311195 A JP 7311195A JP H08272463 A JPH08272463 A JP H08272463A
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- supply voltage
- voltage
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Abstract
(57)【要約】
【目的】論理回路に併せて発振回路を内蔵する半導体集
積回路の電圧変動を抑制するとともに、消費電流の低減
化を図る。 【構成】本発明は、発振回路３と、論理回路４と、電池
５と、電池５の出力電圧ＶDDが印加されて、論理回路４
に供給される電源電圧ＶDD1 を生成して出力するレギュ
レータ（１）１と、同じく電池５の出力電圧ＶDDが印加
されて、発振回路４に供給される電源電圧ＶDD2 を生成
して出力するレギュレータ（２）２とを備えて構成され
る。レギュレータ（１）１より論理回路４に対して供給
される電源電圧ＶDD1 、およびレギュレータ（２）２よ
り発振回路３に供給される電源電圧ＶDD2 は、それぞれ
個別に安定化されて、対応する論理回路４および発振回
路３に供給される。
積回路の電圧変動を抑制するとともに、消費電流の低減
化を図る。 【構成】本発明は、発振回路３と、論理回路４と、電池
５と、電池５の出力電圧ＶDDが印加されて、論理回路４
に供給される電源電圧ＶDD1 を生成して出力するレギュ
レータ（１）１と、同じく電池５の出力電圧ＶDDが印加
されて、発振回路４に供給される電源電圧ＶDD2 を生成
して出力するレギュレータ（２）２とを備えて構成され
る。レギュレータ（１）１より論理回路４に対して供給
される電源電圧ＶDD1 、およびレギュレータ（２）２よ
り発振回路３に供給される電源電圧ＶDD2 は、それぞれ
個別に安定化されて、対応する論理回路４および発振回
路３に供給される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に論理回路に併せて発振回路を内蔵する半導体集積回
路に関する。
特に論理回路に併せて発振回路を内蔵する半導体集積回
路に関する。
【０００２】
【従来の技術】従来の、この種の論理回路に併せて発振
回路を内蔵する半導体集積回路においては、これらの論
理回路と発振回路に対する電源供給方法としては、同一
の電源電圧を、それぞれ別経路を介して供給しているの
が一般である。例えば、特開昭５９−４３４２１号公報
に開示されている発振回路を含む半導体集積回路は、図
４に示されるように、発振回路３と、電池５と、オペア
ンプ６と、制御用トランジスタとして機能するＰＭＯＳ
トランジスタ７および８と、発振回路３の発振周波数を
分周する分周回路９と、論理回路１０とを備えて構成さ
れており、オペアンプ５と制御用トランジスタのＰＭＯ
Ｓトランジスタ７および８は、定電圧回路（以下、レギ
ュレータと云う）を構成している。
回路を内蔵する半導体集積回路においては、これらの論
理回路と発振回路に対する電源供給方法としては、同一
の電源電圧を、それぞれ別経路を介して供給しているの
が一般である。例えば、特開昭５９−４３４２１号公報
に開示されている発振回路を含む半導体集積回路は、図
４に示されるように、発振回路３と、電池５と、オペア
ンプ６と、制御用トランジスタとして機能するＰＭＯＳ
トランジスタ７および８と、発振回路３の発振周波数を
分周する分周回路９と、論理回路１０とを備えて構成さ
れており、オペアンプ５と制御用トランジスタのＰＭＯ
Ｓトランジスタ７および８は、定電圧回路（以下、レギ
ュレータと云う）を構成している。
【０００３】図４において、電池５より出力される電圧
ＶDDは、制御用のＰＭＯＳトランジスタ７および８のソ
ースに印加されており、ＰＭＯＳトランジスタ７のドレ
インからは電源電圧ＶDD1 が生成されて出力され、ＰＭ
ＯＳトランジスタ８のドレインからは電源電圧ＶDD2 が
生成されて出力される。そして、電源電圧ＶDD1 は発振
回路３に供給されており、電源電圧ＶDD2 は分周回路９
および論理回路１０に供給されている。前述のように、
オペアンプ５とＰＭＯＳトランジスタ７および８はレギ
ュレータを構成しており、オペアンプ６の正相入力端に
は基準電圧Ｖrが入力され、逆相入力端にはＰＭＯＳト
ランジスタ７のドレインより出力される電源電圧ＶDD1
が入力されて、オペアンプ６の出力は、ＰＭＯＳトラン
ジスタ７および８のゲートに帰還入力されている。電源
電圧ＶDD1 における電圧変動は、オペアンプ６を介して
ＰＭＯＳトランジスタ７および８のゲ−トにそれぞれ帰
還入力され、発振回路３に供給される電源電圧ＶDD1 、
および分周回路９および論理回路１０に供給される電源
電圧ＶDD2 は、それぞれ所定の定電圧に保持されてい
る。このように、本従来例においては、発振回路３に対
する電源電圧と、分周回路９および論理回路１０に対す
る電源電圧が分離されて供給されているために、仮に、
分周回路９および論理回路１０の動作状態により、電源
電圧ＶDD2 が変動するような場合においても、電源電圧
ＶDD1 は、その影響を受けることなく安定して発振回路
３に供給される。また、逆に発振回路３の動作状態によ
り、電源電圧ＶDD1 が変動するような場合においても、
当該電源電圧ＶDD1 は、オペアンプ６による帰還動作を
介して即座に抑制され、安定した電圧が発振回路３に対
して供給される。
ＶDDは、制御用のＰＭＯＳトランジスタ７および８のソ
ースに印加されており、ＰＭＯＳトランジスタ７のドレ
インからは電源電圧ＶDD1 が生成されて出力され、ＰＭ
ＯＳトランジスタ８のドレインからは電源電圧ＶDD2 が
生成されて出力される。そして、電源電圧ＶDD1 は発振
回路３に供給されており、電源電圧ＶDD2 は分周回路９
および論理回路１０に供給されている。前述のように、
オペアンプ５とＰＭＯＳトランジスタ７および８はレギ
ュレータを構成しており、オペアンプ６の正相入力端に
は基準電圧Ｖrが入力され、逆相入力端にはＰＭＯＳト
ランジスタ７のドレインより出力される電源電圧ＶDD1
が入力されて、オペアンプ６の出力は、ＰＭＯＳトラン
ジスタ７および８のゲートに帰還入力されている。電源
電圧ＶDD1 における電圧変動は、オペアンプ６を介して
ＰＭＯＳトランジスタ７および８のゲ−トにそれぞれ帰
還入力され、発振回路３に供給される電源電圧ＶDD1 、
および分周回路９および論理回路１０に供給される電源
電圧ＶDD2 は、それぞれ所定の定電圧に保持されてい
る。このように、本従来例においては、発振回路３に対
する電源電圧と、分周回路９および論理回路１０に対す
る電源電圧が分離されて供給されているために、仮に、
分周回路９および論理回路１０の動作状態により、電源
電圧ＶDD2 が変動するような場合においても、電源電圧
ＶDD1 は、その影響を受けることなく安定して発振回路
３に供給される。また、逆に発振回路３の動作状態によ
り、電源電圧ＶDD1 が変動するような場合においても、
当該電源電圧ＶDD1 は、オペアンプ６による帰還動作を
介して即座に抑制され、安定した電圧が発振回路３に対
して供給される。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、特開昭５９−４３４２１号公報に
開示されている発振回路を含む半導体集積回路の場合に
は、発振回路に供給される電源電圧の変動を検知して帰
還するレギュレータ構成は含まれてはいるものの、論理
回路等に供給される電源電圧の変動を検知して帰還する
レギュレータ構成が含まれていないために、論理回路側
に対する電源電圧ＶDD2 に関しては安定度に欠けてお
り、最悪の場合には、電源電圧の低下により論理回路側
において異常動作状態が発生する惧れがあるという欠点
がある。
集積回路においては、特開昭５９−４３４２１号公報に
開示されている発振回路を含む半導体集積回路の場合に
は、発振回路に供給される電源電圧の変動を検知して帰
還するレギュレータ構成は含まれてはいるものの、論理
回路等に供給される電源電圧の変動を検知して帰還する
レギュレータ構成が含まれていないために、論理回路側
に対する電源電圧ＶDD2 に関しては安定度に欠けてお
り、最悪の場合には、電源電圧の低下により論理回路側
において異常動作状態が発生する惧れがあるという欠点
がある。
【０００５】また、発振回路と論理回路側に供給される
電源電圧が、単一の電池を電源電圧供給源として、それ
ぞれに共用されるレギュレータを介して生成されている
ために、これらの発振回路と論理回路側の動作条件に対
応して、任意の電源電圧をそれぞれ個別に生成して供給
することができないという欠点がある。
電源電圧が、単一の電池を電源電圧供給源として、それ
ぞれに共用されるレギュレータを介して生成されている
ために、これらの発振回路と論理回路側の動作条件に対
応して、任意の電源電圧をそれぞれ個別に生成して供給
することができないという欠点がある。
【０００６】
【課題を解決するための手段】第１の発明の半導体集積
回路は、論理回路に併せて発振回路を内蔵する半導体集
積回路において、所定の電圧供給源より出力される電圧
を入力して、前記論理回路に対する電源電圧を生成して
当該論理回路に供給する第１の定電圧出力手段と、前記
電圧供給源より出力される電圧を入力して、前記発振回
路に対する電源電圧を生成して当該発振回路に供給する
第２の定電圧出力手段と、を少なくとも備えて構成され
ることを特徴としている。
回路は、論理回路に併せて発振回路を内蔵する半導体集
積回路において、所定の電圧供給源より出力される電圧
を入力して、前記論理回路に対する電源電圧を生成して
当該論理回路に供給する第１の定電圧出力手段と、前記
電圧供給源より出力される電圧を入力して、前記発振回
路に対する電源電圧を生成して当該発振回路に供給する
第２の定電圧出力手段と、を少なくとも備えて構成され
ることを特徴としている。
【０００７】また、第２の発明の半導体集積回路は、論
理回路に併せて発振回路を内蔵する半導体集積回路にお
いて、所定の電圧供給源より出力される電圧を入力し
て、前記論理回路に対する電源電圧を生成して当該論理
回路に供給する第１の定電圧出力手段と、前記第１の定
電圧出力手段により生成される前記論理回路に対する電
源電圧を入力して、前記発振回路に対する電源電圧を生
成して当該発振回路に供給する第２の定電圧出力手段
と、を少なくとも備えて構成されることを特徴としてい
る。
理回路に併せて発振回路を内蔵する半導体集積回路にお
いて、所定の電圧供給源より出力される電圧を入力し
て、前記論理回路に対する電源電圧を生成して当該論理
回路に供給する第１の定電圧出力手段と、前記第１の定
電圧出力手段により生成される前記論理回路に対する電
源電圧を入力して、前記発振回路に対する電源電圧を生
成して当該発振回路に供給する第２の定電圧出力手段
と、を少なくとも備えて構成されることを特徴としてい
る。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例の構成を示す
ブロック図である。図１に示されるように、本実施例
は、発振回路３と、論理回路４と、電池５と、電池５の
出力電圧ＶDDが印加されて、論理回路４に供給される電
源電圧ＶDD1 を生成して出力するレギュレータ（１）１
と、同じく電池５の出力電圧ＶDDが印加されて、発振回
路４に供給される電源電圧ＶDD2 を生成して出力するレ
ギュレータ（２）２とを備えて構成される。なお、レギ
ュレータ（１）１およびレギュレータ（２）２は、従来
例において、その１例の動作等を説明したように、図２
のように、オペアンプ６と、制御用のＰＭＯＳトランジ
スタ７とを備えて構成されており、オペアンプ６の正相
入力端には基準電圧Ｖr が入力され、逆相入力端にはＰ
ＭＯＳトランジスタ７のドレインより出力される電源電
圧ＶDD1 ／ＶDD2 が入力されて、オペアンプ６の出力
は、ＰＭＯＳトランジスタ７のゲートに帰還入力されて
いる。電源電圧ＶDD1 またはＶDD2 における電圧変動
は、それぞれレギューレータ（１）１およびレギュレー
タ（２）２のオペアンプ６において検知され、オペアン
プ６を介してＰＭＯＳトランジスタ７のゲ−トに帰還入
力されて、レギュレータ（１）１より論理回路４に対し
て供給される電源電圧ＶDD1 、およびレギュレータ
（２）２より発振回路３に供給される電源電圧Ｖ
DD2 は、それぞれ所定の電源電圧に安定して保持され
る。
ブロック図である。図１に示されるように、本実施例
は、発振回路３と、論理回路４と、電池５と、電池５の
出力電圧ＶDDが印加されて、論理回路４に供給される電
源電圧ＶDD1 を生成して出力するレギュレータ（１）１
と、同じく電池５の出力電圧ＶDDが印加されて、発振回
路４に供給される電源電圧ＶDD2 を生成して出力するレ
ギュレータ（２）２とを備えて構成される。なお、レギ
ュレータ（１）１およびレギュレータ（２）２は、従来
例において、その１例の動作等を説明したように、図２
のように、オペアンプ６と、制御用のＰＭＯＳトランジ
スタ７とを備えて構成されており、オペアンプ６の正相
入力端には基準電圧Ｖr が入力され、逆相入力端にはＰ
ＭＯＳトランジスタ７のドレインより出力される電源電
圧ＶDD1 ／ＶDD2 が入力されて、オペアンプ６の出力
は、ＰＭＯＳトランジスタ７のゲートに帰還入力されて
いる。電源電圧ＶDD1 またはＶDD2 における電圧変動
は、それぞれレギューレータ（１）１およびレギュレー
タ（２）２のオペアンプ６において検知され、オペアン
プ６を介してＰＭＯＳトランジスタ７のゲ−トに帰還入
力されて、レギュレータ（１）１より論理回路４に対し
て供給される電源電圧ＶDD1 、およびレギュレータ
（２）２より発振回路３に供給される電源電圧Ｖ
DD2 は、それぞれ所定の電源電圧に安定して保持され
る。
【００１０】本実施例においては、論理回路４の動作状
態によって電源電圧ＶDDに電圧変動を生じることがない
ため、レギュレータ（２）２より出力される電源電圧Ｖ
DD2も、論理回路４の動作状態によって影響を受けるこ
とがなく、安定した電圧が発振回路３に供給される。ま
た、他方において、電源電圧ＶDD2 は、発振回路３の動
作状態による影響を受けるが、レギュレータ（２）２の
制御動作を介して常時安定した電圧に保持されている。
また、通常、発振回路３は、論理回路４に比較して相対
的に低い電源電圧により動作することが可能であり、従
って、電源電圧ＶDD2 を電源電圧ＶDD1 よりも低い電圧
に設定することができるため、半導体集積回路の消費電
流を低減化することが可能となる。
態によって電源電圧ＶDDに電圧変動を生じることがない
ため、レギュレータ（２）２より出力される電源電圧Ｖ
DD2も、論理回路４の動作状態によって影響を受けるこ
とがなく、安定した電圧が発振回路３に供給される。ま
た、他方において、電源電圧ＶDD2 は、発振回路３の動
作状態による影響を受けるが、レギュレータ（２）２の
制御動作を介して常時安定した電圧に保持されている。
また、通常、発振回路３は、論理回路４に比較して相対
的に低い電源電圧により動作することが可能であり、従
って、電源電圧ＶDD2 を電源電圧ＶDD1 よりも低い電圧
に設定することができるため、半導体集積回路の消費電
流を低減化することが可能となる。
【００１１】図３は、本発明の第２の実施例の構成を示
すブロック図である。図３に示されるように、本実施例
は、発振回路３と、発振回路３の発振出力を入力とする
論理回路４と、電池５と、電池５の出力電圧ＶDDが印加
されて、論理回路４に供給される電源電圧ＶDD1 を生成
して出力するレギュレータ（１）１と、当該レギュレー
タ（１）１より出力される前記電源電圧ＶDD1 が印加さ
れて、発振回路３に供給される電源電圧ＶDD2 を生成し
て出力するレギュレータ（２）２とを備えて構成され
る。なお、レギュレータ（１）１およびレギュレータ
（２）２は、従来例および第１の実施例の場合と同様
に、オペアンプと制御用のＰＭＯＳトランジスタとを備
えて構成されており、これらのレギュレータの制御作用
を介して、論理回路４の動作状態により生じる電源電圧
ＶDD1 の電圧変動は、レギュレータ（１）１により安定
化されて、常時所定の電源電圧が論理回路４に供給され
る。また、レギュレータ（２）２より出力される電源電
圧ＶDD2 は、レギュレータ（１）１より出力される電源
電圧ＶDD1 の変動電圧値（＜ＶDD1 ）よりも低い電圧に
設定することにより、当該電源電圧ＶDD2 は、電源電圧
ＶDD1 の変動の影響を受けることなく、安定した電圧を
維持することが可能になるとともに、半導体集積回路の
消費電流を低減することができる。
すブロック図である。図３に示されるように、本実施例
は、発振回路３と、発振回路３の発振出力を入力とする
論理回路４と、電池５と、電池５の出力電圧ＶDDが印加
されて、論理回路４に供給される電源電圧ＶDD1 を生成
して出力するレギュレータ（１）１と、当該レギュレー
タ（１）１より出力される前記電源電圧ＶDD1 が印加さ
れて、発振回路３に供給される電源電圧ＶDD2 を生成し
て出力するレギュレータ（２）２とを備えて構成され
る。なお、レギュレータ（１）１およびレギュレータ
（２）２は、従来例および第１の実施例の場合と同様
に、オペアンプと制御用のＰＭＯＳトランジスタとを備
えて構成されており、これらのレギュレータの制御作用
を介して、論理回路４の動作状態により生じる電源電圧
ＶDD1 の電圧変動は、レギュレータ（１）１により安定
化されて、常時所定の電源電圧が論理回路４に供給され
る。また、レギュレータ（２）２より出力される電源電
圧ＶDD2 は、レギュレータ（１）１より出力される電源
電圧ＶDD1 の変動電圧値（＜ＶDD1 ）よりも低い電圧に
設定することにより、当該電源電圧ＶDD2 は、電源電圧
ＶDD1 の変動の影響を受けることなく、安定した電圧を
維持することが可能になるとともに、半導体集積回路の
消費電流を低減することができる。
【００１２】
【発明の効果】以上説明したように、本発明は、論理回
路に併せて発振回路を内蔵する半導体集積回路に適用さ
れて、前記論理回路ならびに発振回路に対して安定した
電源を供給するためのレギュレータを、対応する論理回
路および発振回路に対して個別に分離して設けることに
より、それぞれの電源電圧の変動を適正に抑制すること
が可能となり、論理回路における異常動作状態を排除す
ることができるという効果がある。
路に併せて発振回路を内蔵する半導体集積回路に適用さ
れて、前記論理回路ならびに発振回路に対して安定した
電源を供給するためのレギュレータを、対応する論理回
路および発振回路に対して個別に分離して設けることに
より、それぞれの電源電圧の変動を適正に抑制すること
が可能となり、論理回路における異常動作状態を排除す
ることができるという効果がある。
【００１３】また、前記論理回路ならびに発振回路に供
給される電源電圧を、それぞれの動作状態に適応させて
供給することが可能となり、半導体集積回路の消費電流
を低減することができるという効果がある。
給される電源電圧を、それぞれの動作状態に適応させて
供給することが可能となり、半導体集積回路の消費電流
を低減することができるという効果がある。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】レギュレータの構成を示す回路図である。
【図３】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図４】従来例の構成を示すブロック図である。
１ レギュレータ（１） ２ レギュレータ（２） ３ 発振回路 ４、１０ 論理回路 ５ 電池 ６ オペアンプ ７、８ ＰＭＯＳトランジスタ ９ 分周回路
Claims (2)
- 【請求項１】 論理回路に併せて発振回路を内蔵する半
導体集積回路において、 所定の電圧供給源より出力される電圧を入力して、前記
論理回路に対する電源電圧を生成して当該論理回路に供
給する第１の定電圧出力手段と、 前記電圧供給源より出力される電圧を入力して、前記発
振回路に対する電源電圧を生成して当該発振回路に供給
する第２の定電圧出力手段と、 を少なくとも備えて構成されることを特徴とする半導体
集積回路。 - 【請求項２】 論理回路に併せて発振回路を内蔵する半
導体集積回路において、 所定の電圧供給源より出力される電圧を入力して、前記
論理回路に対する電源電圧を生成して当該論理回路に供
給する第１の定電圧出力手段と、 前記第１の定電圧出力手段により生成される前記論理回
路に対する電源電圧を入力して、前記発振回路に対する
電源電圧を生成して当該発振回路に供給する第２の定電
圧出力手段と、 を少なくとも備えて構成されることを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073111A JPH08272463A (ja) | 1995-03-30 | 1995-03-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073111A JPH08272463A (ja) | 1995-03-30 | 1995-03-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08272463A true JPH08272463A (ja) | 1996-10-18 |
Family
ID=13508851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7073111A Pending JPH08272463A (ja) | 1995-03-30 | 1995-03-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08272463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9712111B2 (en) | 2015-02-04 | 2017-07-18 | Seiko Epson Corporation | Oscillator, electronic apparatus, and moving object |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644916A (en) * | 1979-09-19 | 1981-04-24 | Nec Corp | Electric power source unit |
| JPS5943421A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路 |
| JPH04285791A (ja) * | 1991-03-14 | 1992-10-09 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0772943A (ja) * | 1993-09-03 | 1995-03-17 | Toshiba Corp | 定電圧回路 |
-
1995
- 1995-03-30 JP JP7073111A patent/JPH08272463A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644916A (en) * | 1979-09-19 | 1981-04-24 | Nec Corp | Electric power source unit |
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| JPH04285791A (ja) * | 1991-03-14 | 1992-10-09 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0772943A (ja) * | 1993-09-03 | 1995-03-17 | Toshiba Corp | 定電圧回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |