CN102087995A - 集成电路电感及其制作方法 - Google Patents

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Abstract

一种集成电路电感，包括：半导体衬底；半导体衬底上的介电层，所述介电层中形成有介电层空腔，介电层空腔深度小于介电层厚度；介电层上形成有集成电路电感，所述集成电路电感的位置与位于介电层中介电层空腔位置相对应。相应的，本发明还提供了一种集成电路电感的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成介电层，所述介电层中形成有牺牲层，所述牺牲层厚度小于介电层的厚度；在介电层上形成集成电路电感，所述集成电路电感位置与牺牲层位置相对应；移除所述牺牲层，形成介电层空腔。所述介电层空腔可以降低集成电路电感下方介电材料的介电系数，减小寄生电容，从而提高了集成电路电感的品质因子。

Description

集成电路电感及其制作方法
技术领域
本发明涉及半导体技术领域，更具体的，本发明涉及集成电路电感及其制作方法。
背景技术
集成电路即IC技术的不断进步，集成在同一芯片上的元器件数量已从最初的几十几百个进化到现在的数以百万计。目前IC的性能和复杂度远非当初所能想象。为了达到复杂度和电路密度的要求(即：集成到确定区域内的器件数量)，最小的特征尺寸，也就是公知的器件的“几何线宽”随着工艺技术的革新而越来越小。如今，半导体器件的最小线宽已经小于0.25微米。
不断增加的电路密度不仅提高了IC的性能和复杂程度，同时还给客户带来更低成本的部件。一套集成电路生产设备可能要花费几亿甚至几十亿美元。而每个生产设备的产率是一定的，硅片上的IC数量也是确定的，因此，通过减小IC上每个器件的特征尺寸，就可以在同一硅片上制作出更多的器件，从而提高了整个产线的产量。但是，制作小尺寸器件是一件非常具有挑战性的工作，因为IC制造的每一工艺都有工艺极限，而且，每个制程只适用于确定的特征尺寸。
一直以来，集成电路的制造都是由专门的代工厂完成的，无生产线的芯片公司负责设计集成电路。集成电路通过掩模版完成图形转移并进行制造。诸如中芯国际之类的芯片代工厂就提供代工服务。尽管这种合作关系一直稳步发展，但制作工艺仍有很多技术限制。
随着半导体器件的特征尺寸缩小到纳米级别，制作技术已趋于工艺极限，高性能集成电路已经进一步整合了模拟电路及混合信号电路。而日益发展的无线通信技术还要求将无源器件也集成到半导体芯片内部，其中包括广泛应用于射频电路的电感。众所周知，对于射频电路设计来说，电感性能的好坏至关重要。图1(a)是现有集成电路电感的俯视示意图。如图1(a)所示，集成电路电感包括螺旋线140、引线130与导线插塞135。所述螺旋线140与引线130在不同的平面上，通过导线插塞135电连接。图1(b)是现有集成电路电感的剖面结构示意图。如图1(b)所示，集成电路电感位于半导体衬底110上的介电层120之上；引线130位于介电层120中，所述引线130通过导线插塞135与介电层120上的螺旋线140相连；在螺旋线140上形成有钝化层150。对于电感而言，品质因子是衡量性能的重要指标。现有技术中，由于传导损失、衬底损失和辐射损失等原因，集成在芯片上的电感很难获得较高的品质因子，其中，影响最大的是由电感与半导体衬底间寄生电容引起的衬底损失。
专利号为ZL01130793.5的中国专利公开了一种硅基单面加工悬浮结构微机械电感的制作方法，所述方法通过阳极氧化工艺在电感下方形成多孔硅作为牺牲层材料，之后移除多孔硅以形成悬浮的电感结构，所述微机械电感的制作方法减小了电感与衬底之间的寄生电容。但是，所述方法需要额外的电化学设备来制作多孔硅结构，同时，工艺步骤复杂，与现有集成电路制作工艺的兼容性差。
综上，需要一种改进的集成电路电感制作方法，减小集成电路电感与半导体衬底间寄生电容引起的衬底损失。
发明内容
本发明解决的问题是提供了一种与CMOS工艺兼容的集成电路电感制作方法，减小了集成电路电感与半导体衬底间的衬底损失，获得了较高品质因子的集成电路电感。
为解决上述问题，本发明提供了一种集成电路电感的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成介电层，所述介电层中形成有牺牲层，所述牺牲层厚度小于介电层的厚度；在介电层上形成集成电路电感，所述集成电路电感位置与牺牲层位置相对应；移除所述牺牲层，形成介电层空腔。
可选的，所述牺牲层材料为金属材料。
可选的，所述牺牲层厚度为0.5至2微米。
可选的，所述牺牲层的形状与集成电路电感的螺旋线的形状相对应，所述牺牲层的宽度为集成电路电感的螺旋线宽度的1.1至1.5倍。
可选的，所述集成电路电感螺旋线底部与牺牲层顶部的距离为2至6微米。
可选的，所述牺牲层的边缘及中心区域形成有槽孔。
可选的，移除牺牲层工艺包括：移除牺牲层工艺包括：干法刻蚀介电层，在牺牲层的边缘及中心区域上的介电层中形成槽孔，所述槽孔暴露出下层的牺牲层，湿法腐蚀牺牲层以形成介电层空腔。
本发明还提供了一种集成电路电感，包括：半导体衬底；半导体衬底上的介电层，所述介电层中形成有介电层空腔，介电层空腔深度小于介电层厚度；介电层上形成有集成电路电感，所述集成电路电感的位置与介电层空腔位置相对应。
可选的，所述介电层空腔高度为0.5至2微米。
可选的，所述介电层空腔的形状与集成电路电感的螺旋线的形状相对应，所述介电层空腔的宽度为集成电路电感的螺旋线宽度的1.1至1.5倍。
可选的，所述介电层空腔顶部与集成电路电感的螺旋线底部的距离为2至6微米。
可选的，所述介电层空腔边缘及中心区域形成有槽孔。
与现有技术相比，本发明具有以下优点：
1.将集成电路电感下方具有较大介电系数的介电层部分移除，形成介电层空腔结构，所述介电层空腔降低了半导体衬底与集成电路电感间的寄生电容，进一步的，减小了由所述寄生电容引起的衬底损失；
2.集成电路电感与牺牲层采用互连制作工艺形成，不需要采用额外的工艺设备，与现有CMOS工艺完全兼容，可以实现无源的集成电路电感与有源器件的单片集成；
3.所述介电层空腔还可以用于如互连结构在内的其他集成电路单元，以减小衬底损失的影响。
附图说明
图1(a)是现有集成电路电感的俯视示意图。
图1(b)是现有集成电路电感沿图1(a)所示的YY’方向的剖面结构示意图。
图2是本发明集成电路电感制作方法的流程示意图。
图3(a)是本发明实施例的集成电路电感与介电层空腔的布局示意图。
图3(b)至图3(d)是本发明实施例的集成电路电感的介电层空腔三种可选图形的布局示意图。
图4是本发明实施例的集成电路电感沿图3(a)所示XX’方向的剖面结构示意图。
图5至图9是本发明第一实施例集成电路电感制作方法沿图3(a)所示的XX’方向的剖面结构示意图。
图10至图15是本发明第二实施例集成电路电感制作方法沿图3(a)所示的XX’方向的剖面结构示意图。
具体实施方式
本发明提供了一种集成电路电感及其制作方法。通过将集成电路电感下方具有较大介电系数的介电层部分移除，形成介电层空腔结构，所述介电层空腔结构降低了半导体衬底与集成电路电感间的寄生电容，进一步的，减小了由所述寄生电容引起的衬底损失。本发明可以用于在半导体衬底上制作高品质因子的集成电路电感。但应认识到，本发明有着更为广泛的应用领域。本发明的集成电路电感制作方法与现有集成电路工艺和设备完全兼容，可以用于制作与有源电路形成单片集成的集成电路电感，所述有源电路包括但不限于CMOS器件、SOI器件、双极型器件、BiCMOS器件的集成电路，亦可包括宽带器件、符合802.11协议的无线通信器件或者符合WiMax通信标准的器件。
图2是本发明集成电路电感制作方法的流程示意图，包括：执行步骤S210，提供半导体衬底；执行步骤S220，在所述半导体衬底上形成介电层，所述介电层中形成有牺牲层；执行步骤S230，在介电层上制作集成电路电感；执行步骤S240，刻蚀介电层中的通孔，暴露出牺牲层表面；执行步骤S250，移除牺牲层，形成介电层空腔。
图3(a)是本发明实施例的集成电路电感与介电层空腔的布局示意图。图3(b)至图3(d)是本发明实施例集成电路电感的介电层空腔三种可选图形的布局示意图。
如图3(a)所示，本发明实施例的集成电路电感包括：螺旋线540、导线插塞535以及下引线530，其中，所述螺旋线540与导线插塞535和下引线530在不同的平面上。在螺旋线540下方对应的介电层中形成有介电层空腔880，在具体实施例中，所述介电层空腔880的边缘与中心区域上方的介电层中形成有多个槽孔635，所述多个槽孔635是通过干法刻蚀介电层形成的。在本发明优选的实施例中，所述介电层空腔880的形状与集成电路电感的螺旋线540相对应，也为螺旋线圈结构，但所述介电层空腔880的线圈宽度为螺旋线宽度的1.1至1.5倍；介电层空腔880的螺旋线圈边缘与中心形成有多个延伸槽634，所述多个延伸槽634与多个槽孔635对应。
除图3(a)中介电层空腔880的形状与集成电路电感的螺旋线540相对应的技术方案之外，还可以有所变形，如图3(b)至图3(d)所示，介电层空腔形状为分立的空腔阵列，具体为网格阵列、块状阵列以及条状阵列；其中，图中的阴影部分示意了残留的介电层支撑，边缘及中心位置的圆孔示意了槽孔。所述分立的空腔阵列可以给介电层上方集成电路电感的螺旋线提供足够的机械支撑；此外，所述空腔阵列还需要保证足够的腐蚀液流入空腔阵列，以移除空腔位置原有的牺牲层材料。应该认识到，图3(b)至图3(d)所示的空腔阵列仅为示意，不应限制其范围。
优化地，采用介电层空腔880的形状与集成电路电感的螺旋线540相对应的技术方案对于降低衬底损失的效果最为明显，实验研究表明，与图3(b)至图3(d)所示的方案相比，介电层空腔采用图3(a)所示方案中，集成电路电感的品质因子要高2至4倍。
在下文实施例中，均以形成的介电层空腔形状与集成电路电感的螺旋线540相对应为例加以说明。
图4是本发明实施例集成电路电感及介电层空腔沿图3(a)所示XX’方向的剖面结构示意图。如图4所示，螺旋线540的一端与同在介电层上的上引线570相连，另一端与介电层中的导线插塞535的一端相连；导线插塞535的另一端与介电层中的下引线530相连；所述上引线570与下引线530构成了集成电路电感的两个引线端。在螺旋线540下方对应的介电层中形成有介电层空腔880，所述介电层空腔880的结构将集成电路电感下方具有较大介电系数的介电材料部分移除，进而降低了半导体衬底与集成电路电感间的寄生电容，从而减小了衬底损失。在具体实施例的制作中，所述介电层空腔880的形成方法包括：干法刻蚀介电层空腔880上方的介电层形成槽孔635，暴露出下层的牺牲层，之后通过槽孔湿法腐蚀介电层空腔880原有位置上的牺牲层。
图5至图9是本发明第一实施例集成电路电感制作方法沿图3(a)所示的XX’方向的剖面结构示意图。在具体实施例中，集成电路电感采用金属材料制作，依据具体实施例的不同，牺牲层可以采用与集成电路电感相同或不同的金属材料，如铜、铝或其他材料，但为了节约工艺，所述牺牲层采用与集成电路电感相同的金属材料。本发明第一实施例采用铝互连制作工艺进行集成电路电感及牺牲层的制作，所述集成电路电感及牺牲层材料为铝。
如图5所示，提供半导体衬底310，所述半导体衬底310为硅衬底、化合物半导体衬底或其他半导体衬底。所述半导体衬底310上形成有集成电路器件，图中未示出，诸如CMOS器件、BiCMOS器件、双极型器件、锗硅器件或SOI器件。之后，在所述半导体衬底310上形成第一介电层320，所述第一介电层320用于隔离集成电路电感与半导体衬底310上的其他集成电路器件。所述第一介电层320采用层间介电材料形成，在具体实施例中，所述层间介电材料为掺杂的氧化硅，如BPSG、FSG等。继续在第一介电层320上形成第一金属层330，在具体实施例中，所述第一金属层330为铝，厚度为0.5至2微米。
如图6所示，图形化图5中的第一金属层330，形成牺牲层332。本实施例中，牺牲层332用于形成后续的介电层空腔，因此，所述牺牲层332的图形与图3(a)中的介电层空腔880相同，即，所述牺牲层332的形状与集成电路电感的螺旋线的形状相对应，所述牺牲层332的宽度为集成电路电感的螺旋线宽度的1.1至1.5倍；同时，为了保证足够的腐蚀液流入牺牲层332，所述牺牲层332的边缘和中心形成有凸起，用于后续在凸起位置上形成延伸槽，在湿法腐蚀移除牺牲层时，所述延伸槽可以引导腐蚀液从槽孔位置均匀流向整个牺牲层。
接着，在所述牺牲层332和露出的第一介电层320上形成层间介电材料并进行化学机械抛光，以形成第二介电层322，在具体实施例中，所述第二介电层322的顶部与牺牲层332顶部的间距为0.5至2微米。在具体实施例中，所述第二介电层322为掺杂的氧化硅等介电材料，如BPSG、FSG等，优选的，采用与第一介电层320相同的层间介电材料。之后，在第二介电层322上形成第二金属层334，在具体实施例中，所述第二金属层334为铝，厚度为0.5至2微米。
如图7所示，图形化图6中的第二金属层334，形成下引线530，所述下引线530位于牺牲层332部分区域的上方；在下引线530和露出的第二介电层322上形成第三介电层324，在具体实施例中，所述第三层间介电层324的厚度为0.5至2微米，所述第三介电层324为掺杂的氧化硅等介电材料，如BPSG、FSG等，优选的，采用与第一介电层320相同的层间介电材料；所述第一介电层320、第二介电层322与第三介电层324共同构成层间介电层326；之后，干法刻蚀第三介电层324，形成开口，然后在所述开口填充导电材料，形成导线插塞535，所述导线插塞535位于下引线530的一端，用于连接下引线530以及螺旋线540；接着，在第三层间介电层324上形成第三金属层，在具体实施例中，所述第三金属层为铝，厚度为0.8至3微米；图形化所述第三金属层，形成螺旋线540。螺旋线540、下引线530以及连接二者的导线插塞535共同构成了集成电路电感575。层间介电层326上还形成有上引线570，所述上引线570与螺旋线540的一端相连。在所述上引线570和集成电路电感575上方形成钝化层550，所述钝化层550作为移除牺牲层332时螺旋线540及上引线570的保护层。
如图8所示，在钝化层550上形成光刻胶705，图形化光刻胶705，所述光刻胶705只在图3(a)中槽孔635的位置曝光。所述光刻胶705作为干法刻蚀钝化层550和层间介电层326的掩膜。
如图9所示，干法刻蚀槽孔635位置的钝化层550和层间介电层326，形成槽孔635，所述槽孔635将层间介电层326中的牺牲层暴露出来。牺牲层边缘及中心区域形成有凸起，槽孔635形成在这些牺牲层凸起对应的层间介电层326上；后续湿法腐蚀时，腐蚀液沿槽孔635导入到牺牲层的凸起位置，进一步的，由牺牲层的凸起逐步均匀引入到整个牺牲层，以完全移除牺牲层，形成介电层空腔880。在具体实施例中，所述铝的湿法腐蚀液为磷酸。基于上述工艺实施后，底部具有介电层空腔的集成电路电感制作形成，在具体实施例中，所述介电层空腔的顶部与集成电路电感螺旋线底部的距离为2至6微米。
图10至图15是本发明第二实施例集成电路电感制作方法沿图3(a)所示的XX’方向的剖面结构示意图。在具体实施例中，集成电路电感采用金属材料制作，依据具体实施例的不同，牺牲层可以采用与集成电路电感相同或不同的金属材料，如铜、铝或其他材料，但为了节约工艺，所述牺牲层采用与集成电路电感相同的金属材料。本发明第二实施例采用铜互连制作工艺进行集成电路电感的制作，所述集成电路电感及牺牲层材料为铜。
如图10所示，提供半导体衬底310，所述半导体衬底310可以为硅衬底、化合物半导体衬底或其他半导体衬底。所述半导体衬底310上形成有集成电路器件，图中未示出，如CMOS器件、BiCMOS器件、双极型器件、锗硅器件或SOI器件。之后，在所述半导体衬底310上形成第一介电层920，所述第一介电层920用于隔离集成电路电感与半导体衬底310上的其他集成电路器件。所述第一介电层920采用层间介电材料形成，在具体实施例中，所述层间介电材料为掺杂的氧化硅，如BPSG、FSG等；所述第一介电层920的厚度为1至2.5微米。干法刻蚀所述第一介电层920，形成第一沟槽931，所述第一沟槽931的刻蚀深度决定了牺牲层的厚度，在具体实施例中，所述第一沟槽931的深度为0.5至2微米。
如图11所示，在第一介电层920及图10中的第一沟槽931上形成第一金属层并进行化学机械抛光，只保留图10中第一沟槽931位置的金属，形成牺牲层332。在具体实施例中，所述第一金属层为铜，厚度为0.5至2微米。本实施例中，牺牲层332用于形成后续的介电层空腔，因此，所述牺牲层332的图形与图3(a)中的介电层空腔880相同，即，所述牺牲层332的形状与集成电路电感的螺旋线的形状相对应，所述牺牲层332的宽度为集成电路电感的螺旋线宽度的1.1至1.5倍；同时，为了保证足够的腐蚀液流入牺牲层332，所述牺牲层332的边缘和中心形成有凸起，用于后续在凸起位置上形成延伸槽，在湿法腐蚀移除牺牲层时，所述延伸槽可以引导腐蚀液从槽孔位置均匀流向整个牺牲层。
之后，在牺牲层332上形成层间介电材料以形成第二介电层922，在具体实施例中，所述第二介电层922的厚度为1至3微米；在具体实施例中，所述第二介电层922为掺杂的氧化硅，如BPSG、FSG等，优选的，采用与第一介电层920相同的层间介电材料。接着，刻蚀第二介电层922，形成第二沟槽929，所述第二沟槽929的刻蚀深度决定了集成电路电感引线的厚度，在具体实施例中，所述第二沟槽929的深度为0.5至2微米。
如图12所示，在第二介电层922及图11中第二沟槽929上形成第二金属层并进行化学机械抛光，只保留图11中第二沟槽929位置的金属以形成下引线530，在具体实施例中，所述第二金属层为铜。之后，在第二介电层922及下引线530上继续形成第三介电层924，所述第三介电层924采用掺杂的氧化硅形成，如BPSG、FSG等，优选的，采用与第一介电层920相同的层间介电材料；在具体实施例中，所述第三介电层924的厚度为1至3微米。接着，干法刻蚀第三介电层924，形成开口，在所述开口填充导电材料，在下引线530一端的上方形成连接集成电路电感的导线插塞535。
如图13所示，在第三介电层924及导线插塞535上形成第四介电层926，所述第四介电层926的厚度决定了集成电路电感的螺旋线540的厚度，在具体实施例中，所述第四介电层926的厚度为0.8至3微米。所述第四介电层926、第三介电层924、第二介电层922与第一介电层920共同构成层间介电层326。图形化所述第四介电层926，形成螺旋线结构对应的沟槽图形，接着，在第四介电层926上形成第三金属层并进行化学机械抛光，只保留螺旋线540以及上引线570位置的金属。螺旋线540、下引线530以及连接螺旋线540与下引线530的导线插塞535共同构成集成电路电感575。在所述集成电路电感575上依次形成第一钝化层915和第二钝化层950，并在上引线570上形成接触孔574。
如图14所示，在第二钝化层950上形成光刻胶905，所述光刻胶905只在槽孔位置曝光，所述光刻胶905作为干法刻蚀第二钝化层950、第一钝化层915以及层间介电层326的掩膜。
如图15所示，干法刻蚀槽孔位置的第二钝化层950、第一钝化层915和层间介电层326，形成槽孔635，所述槽孔635将层间介电层326中的牺牲层暴露出来。牺牲层边缘及中心区域形成有凸起，槽孔635形成在这些牺牲层凸起对应的层间介电层326上；后续湿法腐蚀时，腐蚀液沿槽孔635导入到牺牲层的凸起位置，进一步的，由牺牲层的凸起逐步均匀引入到整个牺牲层，以完全移除牺牲层，形成介电层空腔880。在具体实施例中，所述铜的湿法腐蚀液包含有氧化剂、酸及金属螯合物的混合溶液，如过氧化氢、硫酸铜及铜的螯合物。基于上述工艺实施后，底部具有介电层空腔的集成电路电感制作形成，在具体实施例中，所述介电层空腔的顶部与集成电路电感螺旋线底部的距离为2至6微米。
应该理解，此处的例子和实施例仅是示例性的，本领域技术人员可以在不背离本申请和所附权利要求所限定的本发明的精神和范围的情况下，做出各种修改和更正。

Claims (12)

1.一种集成电路电感的制作方法，包括：
提供半导体衬底；
在所述半导体衬底上形成介电层，所述介电层中形成有牺牲层，所述牺牲层厚度小于介电层的厚度；
在介电层上形成集成电路电感，所述集成电路电感位置与牺牲层位置相对应；
移除所述牺牲层，形成介电层空腔。
2.如权利要求1所述的集成电路电感的制作方法，其特征在于，所述牺牲层材料为金属材料。
3.如权利要求1所述的集成电路电感的制作方法，其特征在于，所述牺牲层厚度为0.5至2微米。
4.如权利要求1所述的集成电路电感的制作方法，其特征在于，所述牺牲层的形状与集成电路电感的螺旋线的形状相对应，所述牺牲层的宽度为集成电路电感的螺旋线宽度的1.1至1.5倍。
5.如权利要求1所述的集成电路电感的制作方法，其特征在于，所述集成电路电感的螺旋线底部与牺牲层顶部的距离为2至6微米。
6.如权利要求1所述的集成电路电感的制作方法，其特征在于，所述牺牲层的边缘及中心区域形成有槽孔。
7.如权利要求1所述的集成电路电感的制作方法，其特征在于，移除牺牲层工艺包括：干法刻蚀介电层，在牺牲层的边缘及中心区域上的介电层中形成槽孔，所述槽孔暴露出下层的牺牲层，湿法腐蚀牺牲层以形成介电层空腔。
8.一种集成电路电感，包括：半导体衬底；半导体衬底上的介电层，所述介电层中形成有介电层空腔，介电层空腔深度小于介电层厚度；介电层上形成有集成电路电感，所述集成电路电感的位置与位于介电层空腔位置相对应。
9.如权利要求8所述的集成电路电感，其特征在于，所述介电层空腔高度为0.5至2微米。
10.如权利要求8所述的集成电路电感，其特征在于，所述介电层空腔的形状与集成电路电感的螺旋线的形状相对应，所述介电层空腔的宽度为集成电路电感的螺旋线宽度的1.1至1.5倍。
11.如权利要求8所述的集成电路电感，其特征在于，所述介电层空腔顶部与集成电路电感的螺旋线底部的距离为2至6微米。
12.如权利要求8所述的集成电路电感，其特征在于，所述介电层空腔边缘及中心区域形成有槽孔。
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