CN101459126B - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 47
- 239000002184 metal Substances 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 claims description 96
- 238000000034 method Methods 0.000 claims description 19
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000010949 copper Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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Abstract
一种半导体器件及其制造方法，该制造方法包括：在半导体衬底上形成螺旋形的金属导线；通过选择性地刻蚀第一介电膜来形成暴露部分金属导线的连接孔，其中该第一介电膜被形成用来掩埋金属导线，以及在第一介电膜上形成第一金属膜，其中在该第一介电膜上形成有连接孔；在第一金属膜上形成第二介电膜；在第二介电膜上形成第一光刻胶图样，其中该第一光刻胶图样用于形成与螺旋形的金属导线相对应的第二金属导线，以及通过使用第一光刻胶图样作为刻蚀掩膜来选择性地刻蚀第二介电膜和第一金属膜以形成第二金属导线；其中第二介电膜防止了对第二金属导线顶部的刻蚀，该刻蚀是由于第一光刻胶图样和第一金属膜之间的刻蚀速率不同而引起的。
Description
本申请基于35 U.S.C 119要求第10-2007-0127517号(于2007年12月10日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种半导体器件中的具有高品质因数(Q)的电感器(inductor)及其制造方法。
背景技术
电感器是能够传输和接收高频信号的无源器件(passivedevice)，随着无线通讯市场的发展，电感器已经用于射频(RF)器件和模拟器件中，并且诸如此类的应用越来越多。与晶体管、电容器和电阻器相比，电感器作为单个器件在芯片中占据最大的面积，并且在高频特性方面存在许多限制，其中高频特性包括外围材料(peripheral materials)、结构、以及产生自内部材料的寄生电容和电阻元件。
通过使二维平面上衬底的最上金属弯曲来实现电感器，其中电感器可以以矩形类型、八边形类型、圆形类型等来形成，且可以进一步以螺旋形类型来形成电感器。图1是相关螺旋形电感器的平面图。该螺旋形电感器包括第一金属导线3和第二金属导线5，其中，第一金属线3具有螺旋线圈结构(spiral winding structure)，该第二金属导线5形成于底部上，该底部经由通道接触件(via contact)连接至第一金属导线3。
为了提高在RF芯片中使用的电感器的品质因数Q，也就是，为了实现具有高感应系数(inductance)的高Q电感器，应该增加第一金属导线3的厚度或应该减小在第一金属导线3的底部上形成的氧化层的厚度。图2A是在实施用于实现相关高Q电感器的刻蚀工艺之前的常规横截面图，而图2B是在实施用于实现相关高Q电感器的刻蚀工艺之后的横截面图。如图2A所示，在刻蚀工艺之前的高Q电感器包括第一介电膜15以及第二介电膜20和40，其中第一介电膜15以及第二介电膜20和40形成于半导体衬底10上。该高Q电感器还包括：形成于第一介电膜15上的第一螺旋形金属导线30、形成于第一金属导线30和第二介电膜40上的第二金属膜50，以及形成于第二金属膜50上并且与第一金属导线30相对应的光刻胶图样55。
如图2B所示，在用于实现相关高Q电感器的刻蚀工艺期间，第二金属膜50对于光刻胶图样55具有小的刻蚀品质因数(etchingquality factor)，以至于可能出现了这样的问题，即在刻蚀工艺之后第二金属导线52的顶部53可能被刻蚀，从而妨碍了高Q电感器的实现。
发明内容
因此，本发明实施例涉及一种高Q电感器及其制造方法，其中，在用于实现电感器的刻蚀工艺期间，金属导线的顶部免于被刻蚀，其中该金属导线形成了电感器。
本发明实施例涉及一种制造半导体器件的电感器的方法，该方法包括：在半导体衬底上和/或上方形成螺旋形的第一金属导线；通过选择性地刻蚀第一介电膜来形成暴露部分第一金属导线的连接孔(connection hole)，其中，第一介电膜被形成用来掩埋第一金属导线，以及在第一介电膜上和/或上方形成第一金属膜，其中在该第一介电膜上形成有连接孔；在第一金属膜上和/或上方形成第二介电膜；在第二介电膜上和/或上方形成第一光刻胶图样，其中该第一光刻胶图样用于形成与第一金属导线相对应的第二金属导线，以及使用第一光刻胶图样作为刻蚀掩膜通过选择性地刻蚀第二介电膜和第一金属膜来形成第二金属导线。根据本发明实施例，第二介电膜防止了对第二金属导线顶部的刻蚀，其中该刻蚀是由第一光刻胶图样和第一金属膜之间的刻蚀速率不同引起的。
本发明实施例涉及一种半导体器件的电感器，该电感器包括：形成于半导体器件上和/或上方的螺旋形第一金属导线；第一介电膜，被形成用来掩埋第一金属导线并且具有暴露部分第一金属导线的连接孔；第二金属导线，相应于第一金属导线，通过选择性地对形成于第一介电膜上和/或上方的金属膜进行刻蚀来形成该第二金属导线，并且该第二金属导线经由连接孔电连接至第一金属导线；以及第二介电膜，形成于第二金属导线上和/或上方，以防止在用于形成第二金属导线的刻蚀工艺期间第二金属导线的顶部被刻蚀。
附图说明
图1是螺旋形电感器的平面图。
图2A是在实施用于实现高Q电感器的刻蚀工艺之前的横截面图。
图2B是在实施用于实现高Q电感器的刻蚀工艺之后的横截面图。
实例图3A到3I示出了根据本发明实施例的制造半导体器件的电感器的方法。
实例图4是根据本发明实施例的半导体器件的电感器的横截面图。
具体实施方式
实例图3A到3I是示出了根据本发明实施例的制造半导体器件的电感器的方法步骤的横截面图。首先，如实例图3A所示，可以在半导体衬底100上和/或上方形成第一介电膜105，并且可以在基本上整个第一介电膜105上方形成第一金属膜110。第一介电膜105可以由例如正硅酸乙酯(tetraethoxysilane)(Si(OC2H5)4)制成，而第一金属膜110可以由例如铜(Cu)制成。可以通过曝光工艺和显影工艺来在第一金属膜110上和/或上方形成螺旋形或其他螺线状(helix-shaped)的第一光刻胶图样115。
接下来，如实例图3B所示，可以使用第一光刻胶图样115作为刻蚀掩膜来选择性地刻蚀第一金属膜110，以形成第一金属导线112。接下来，如实例图3C所示，可以在第一金属导线112上和/或上方形成第二介电膜120，以致掩埋第一金属导线112。如实例图3D所示，为了暴露第一金属导线112的部分顶部，可以在第二介电膜120上和/或上方形成第二光刻胶图样121。
接下来，如实例图3E所示，使用第二光刻胶图样121作为刻蚀掩膜来选择性地刻蚀第二介电膜120，以形成连接孔(connectionhole)122，该连接孔122暴露了第一金属导线112的部分顶部。如实例图3F所示，可以在第二介电膜120上和/或上方形成第二金属膜130，其中在该第二介电膜120上和/或上方形成有连接孔122。为了有助于实现高Q电感器，可以形成比连接孔122厚的第二金属膜130。
接下来，如实例图3G所示，可以在第二金属膜130上和/或上方形成第三介电膜140。如实例图3H和图3I所示，可以在第三介电膜140上和/或上方形成第三光刻胶图样150，以便可以使用第三光刻胶图样150作为刻蚀掩膜来刻蚀第三介电膜140和第二金属膜130，以形成第二金属导线132，其中，该第三光刻胶图样150用来形成与第一金属导线112相对应的第二金属导线132。
根据本发明实施例，可以形成第三光刻胶图样150，以便第二金属导线132的边界线(border line)与第一金属导线112的边界线对准。第三介电膜140的一个好处在于，它可以防止对第二金属导线132顶部的刻蚀，其中该刻蚀是由于第三光刻胶图样150与第二金属膜130之间的刻蚀速率不同而引起的。例如，相比于第三光刻胶图样150，第二介电膜120可以具有快速的刻蚀速率和大的刻蚀选择性，从而可以通过将第三光刻胶图样150形成达到适当的厚度来确保足够的刻蚀余量(etching margins)。例如，第三光刻胶图样150的厚度可以是大约2.4μm。然而，相比于第三光刻胶图样150，第二金属膜130可以具有小的刻蚀选择性，从而刻蚀余量可能不足。
这里，刻蚀选择性(SR＝Ef/Er)表示膜底部的刻蚀速率(Ef，例如，第二金属膜130的刻蚀速率)与掩膜层的刻蚀速率(Er，例如，第三光刻胶图样150的刻蚀速率)的比值。随着第三光刻胶图样150被消耗(consume)，第二金属导线132的顶部本身也可能被刻蚀，其中，通过使用第三光刻胶图样150作为刻蚀掩膜来选择性地刻蚀第二金属膜130以形成该第二金属导线132。不期望的结果在于，第二金属导线132的厚度可能减小，这就很难实现高Q电感器。
因此，在第二金属膜130上另外沉积第三介电膜140，以避免第二金属导线132的厚度减小，从而可以形成高Q电感器，其中，第二金属导线132的厚度减小是由于刻蚀第二金属导线132的顶部而引起的。第三介电膜140的厚度可以改变，例如，可以在大约4000埃到6000埃之间。第二金属导线132的厚度也可以改变，例如，可以在大约22000埃到42000埃之间，诸如大约30000埃。相比于第二金属膜130，第三介电膜140可以是具有小的刻蚀选择性的材料。例如，第三介电膜140可以是氧化硅膜(SiO2)或正硅酸乙酯(Si(OC2H5)4)。
同样，根据本发明实施例，可以实施用于形成高Q电感器的后续工艺，而不需要去除第三介电膜140的单个步骤，这可以简化工艺。实例图4是根据本发明实施例的半导体器件的电感器的横截面图。参照实例图4，半导体器件的电感器包括：形成于半导体衬底100上或上方的第一介电膜105；形成于第一介电膜105上或上方的螺旋形第一金属导线112；第二介电膜120，被形成用来掩埋第一金属导线112并且具有暴露部分第一金属导线112的连接孔；第二金属导线132，相应于第一金属导线112，通过选择性地对形成于第二介电膜120上或上方的金属膜进行刻蚀来形成该第二金属导线132，并且该第二金属导线132经由连接孔电连接至第一金属导线112；以及形成于第二金属导线132的顶部上或上方的第三介电膜142。同样，该半导体器件的电感器可以进一步包括第四介电膜160，其中，该第四介电膜160被形成用来掩埋第二金属导线132，该第二金属导线132具有在第二金属导线132顶部上的第三介电膜142。
如实例图3H所描述，在实施用于形成第二金属导线132的刻蚀工艺期间，形成于第二金属导线132顶部上的第三介电膜142可以防止对第二金属导线132顶部的刻蚀。可以在金属膜上另外沉积介电膜，以避免在刻蚀工艺期间第二金属导线的厚度随着第二金属导线顶部的刻蚀而减小，这有利于形成高Q电感器，其中上述金属膜用于形成电感器的金属导线。同样，在实施用于形成电感器的金属导线的刻蚀工艺之后，可以实施后续工艺，而不需要去除沉积在金属膜上的介电膜的额外单个步骤，这可以简化工艺。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，它们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也是显而易见的。
Claims (19)
1.一种制造半导体器件的电感器的方法，包括：
在半导体衬底上方形成螺旋形的第一金属导线；
通过选择性地刻蚀第一介电膜来形成暴露部分所述第一金属导线的连接孔，其中所述第一介电膜被形成用来基本上掩埋所述第一金属导线；
在其中形成有所述连接孔的所述第一介电膜上方形成第一金属膜；
在所述第一金属膜上方形成第二介电膜；
在所述第二介电膜上方形成第一光刻胶图样；以及然后
通过使用所述第一光刻胶图样作为刻蚀掩膜来选择性地刻蚀所述第二介电膜和所述第一金属膜，以形成第二金属导线，其中，所述第二金属导线与所述第一金属导线相对应。
2.根据权利要求1所述的方法，其中，所述第一光刻胶图样与所述第一金属膜之间的刻蚀速率不同导致对所述第二金属导线顶部的刻蚀。
3.根据权利要求1所述的方法，其中，形成所述连接孔包括：
在所述螺旋形的第一金属导线上形成所述第一介电膜，所述第一介电膜填充了所述第一金属导线之间的间隔；
在所述第一介电膜上方形成第二光刻胶图样；以及然后使用所述第二光刻胶图样作为刻蚀掩膜来选择性地刻蚀所述第一介电膜以形成所述连接孔。
4.根据权利要求1所述的方法，其中，所述第一光刻胶图样被形成用来使所述第二金属导线的边缘与所述第一金属导线的边缘对准。
5.根据权利要求1所述的方法，其中，以在4000埃到6000埃之间范围内的厚度来形成所述第二介电膜。
6.根据权利要求1所述的方法，其中，以在22000埃到42000埃之间范围内的厚度来形成所述第二金属导线。
7.根据权利要求1所述的方法，其中，在形成所述第二金属导线之后，没有去除残留在所述第二金属导线顶部上的所述第二介电膜。
8.根据权利要求7所述的方法，进一步包括：
在所述第二金属导线的顶部和所述残留的第二介电膜上方形成第三介电膜。
9.根据权利要求1所述的方法，其中，所述第二介电膜包括氧化硅膜。
10.根据权利要求1所述的方法，其中，所述第二介电膜包括正硅酸乙酯。
11.一种半导体器件的电感器，包括：
螺旋形第一金属导线，形成于半导体器件上方；
第一介电膜，基本上覆盖所述螺旋形第一金属导线，并且所述第一介电膜具有暴露部分所述螺旋形第一金属导线的连接孔；
第二金属导线，形成与所述螺旋形第一金属导线相对应；以及
第二介电膜，形成于所述第二金属导线上方，以在用于形成所述第二金属导线的刻蚀工艺期间减少对所述第二金属导线顶部的刻蚀。
12.根据权利要求11所述的电感器，其中，通过选择性地对形成于所述第一介电膜上的金属膜进行刻蚀来形成所述第二金属导线。
13.根据权利要求11所述的电感器，其中，所述螺旋形第一金属导线经由所述连接孔与所述第二金属导线电连接。
14.根据权利要求11所述的电感器，进一步包括：
第三介电膜，形成于所述第二金属导线和所述第二介电膜上方，其中所述第二介电膜位于所述第二金属导线的顶部上。
15.根据权利要求11所述的电感器，其中，所述第二介电膜的厚度在4000埃到6000埃之间的范围内。
16.根据权利要求11所述的电感器，其中，所述第二金属导线的厚度在22000埃到42000埃之间的范围内。
17.根据权利要求11所述的电感器，其中，所述第二介电膜包括二氧化硅。
18.根据权利要求11所述的电感器，其中，所述第二介电膜包括正硅酸乙酯。
19.根据权利要求11所述的电感器，其中，相对于所述第二金属导线，所述第二介电膜具有小的刻蚀选择性。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070127517A KR100948297B1 (ko) | 2007-12-10 | 2007-12-10 | 반도체 소자 및 그 제조 방법 |
| KR1020070127517 | 2007-12-10 | ||
| KR10-2007-0127517 | 2007-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101459126A CN101459126A (zh) | 2009-06-17 |
| CN101459126B true CN101459126B (zh) | 2011-04-13 |
Family
ID=40720758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101857558A Expired - Fee Related CN101459126B (zh) | 2007-12-10 | 2008-12-10 | 半导体器件及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20090146253A1 (zh) |
| KR (1) | KR100948297B1 (zh) |
| CN (1) | CN101459126B (zh) |
| TW (1) | TW200926355A (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103811308B (zh) * | 2014-03-06 | 2016-09-14 | 上海华虹宏力半导体制造有限公司 | 电感的形成方法 |
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-
2007
- 2007-12-10 KR KR1020070127517A patent/KR100948297B1/ko not_active IP Right Cessation
-
2008
- 2008-11-12 TW TW097143672A patent/TW200926355A/zh unknown
- 2008-12-09 US US12/330,654 patent/US20090146253A1/en not_active Abandoned
- 2008-12-10 CN CN2008101857558A patent/CN101459126B/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101459126A (zh) | 2009-06-17 |
| TW200926355A (en) | 2009-06-16 |
| KR100948297B1 (ko) | 2010-03-17 |
| US20090146253A1 (en) | 2009-06-11 |
| KR20090060632A (ko) | 2009-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110413 Termination date: 20121210 |