JP3214441B2 - 半導体装置及びその製造方法 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01—ELECTRIC ELEMENTS
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Description
【0001】
【発明の属する技術分野】本発明は、同一半導体基板に
受動素子または受動素子と能動素子が混在する回路が組
み込まれた半導体装置及びその製造方法に関し、特に、
受動素子を構成する導電体層の対基板間容量を低減する
と共に、圧力や振動などに対して強度の高い上記半導体
装置及びその製造方法に関する。
受動素子または受動素子と能動素子が混在する回路が組
み込まれた半導体装置及びその製造方法に関し、特に、
受動素子を構成する導電体層の対基板間容量を低減する
と共に、圧力や振動などに対して強度の高い上記半導体
装置及びその製造方法に関する。
【0002】
【従来の技術】近年、MOSトランジスタ,バイポーラ
トランジスタ等の能動素子の他に、インダクタやコンデ
ンサ等の受動素子も同一LSIチップに搭載することが
多くなってきている。
トランジスタ等の能動素子の他に、インダクタやコンデ
ンサ等の受動素子も同一LSIチップに搭載することが
多くなってきている。
【0003】ところで、シリコン基板上に受動素子を形
成する場合、この受動素子を構成する導体層とシリコン
基板との間の寄生容量により、該受動素子の電気的特性
が劣化する。このため、従来技術(従来の手法)では、受
動素子領域直下のシリコン基板中に深い空隙を設け、こ
の上に受動素子を形成する手法が提案されている。[こ
の従来技術に準ずる半導体装置(受動素子を有する半導
体装置)については、特開平7−122710号公報に記載され
ている。]
成する場合、この受動素子を構成する導体層とシリコン
基板との間の寄生容量により、該受動素子の電気的特性
が劣化する。このため、従来技術(従来の手法)では、受
動素子領域直下のシリコン基板中に深い空隙を設け、こ
の上に受動素子を形成する手法が提案されている。[こ
の従来技術に準ずる半導体装置(受動素子を有する半導
体装置)については、特開平7−122710号公報に記載され
ている。]
【0004】上記従来技術(従来の手法)について、受動
素子として“D.Hisamoto等が「Symposium on VLSI Tech
nology Digest of Technical Papers(1996年)」で提案
しているインダクタ素子”を用い、図6〜図8を参照し
て説明する。なお、図6〜図8は、従来の受動素子が組
み込まれた半導体装置を説明する図であって、そのう
ち、図6は該半導体装置の断面図、図7は該半導体装置
のシリコン基板部分の平面図、図8は、該半導体装置の
受動素子の上部から見た平面図である。そして、図6に
示す半導体装置の断面図は、図7,図8に示す半導体装
置のB−B’間の断面を見た図である。
素子として“D.Hisamoto等が「Symposium on VLSI Tech
nology Digest of Technical Papers(1996年)」で提案
しているインダクタ素子”を用い、図6〜図8を参照し
て説明する。なお、図6〜図8は、従来の受動素子が組
み込まれた半導体装置を説明する図であって、そのう
ち、図6は該半導体装置の断面図、図7は該半導体装置
のシリコン基板部分の平面図、図8は、該半導体装置の
受動素子の上部から見た平面図である。そして、図6に
示す半導体装置の断面図は、図7,図8に示す半導体装
置のB−B’間の断面を見た図である。
【0005】図6〜図8において、61はシリコン基板,
65は酸化膜,66は第1層目配線層,67は層間絶縁膜,68
は接続孔,69はプラグ,70は第2層目配線層,71は貫通
孔,72は空隙,76はインダクタ素子を示す。
65は酸化膜,66は第1層目配線層,67は層間絶縁膜,68
は接続孔,69はプラグ,70は第2層目配線層,71は貫通
孔,72は空隙,76はインダクタ素子を示す。
【0006】従来技術では、図6〜図8に示すように、
第1層目配線層66と第2層目配線層70とで構成されるイ
ンダクタ素子76領域の下部全体に渡って空隙72が設けら
れている。そして、この空隙72により、インダクタ素子
76を構成する第1層目配線層66および第2層目配線層70
とシリコン基板61との間の容量が低減され、この素子76
がインダクタとして動作する周波数を向上する。また、
上記構成例(従来技術)によれば、インダクタンス“7.6
〜7.7nH”において、共振周波数を“8.7GHz”から
“19.6GHz”へと2倍以上に向上することができる。
第1層目配線層66と第2層目配線層70とで構成されるイ
ンダクタ素子76領域の下部全体に渡って空隙72が設けら
れている。そして、この空隙72により、インダクタ素子
76を構成する第1層目配線層66および第2層目配線層70
とシリコン基板61との間の容量が低減され、この素子76
がインダクタとして動作する周波数を向上する。また、
上記構成例(従来技術)によれば、インダクタンス“7.6
〜7.7nH”において、共振周波数を“8.7GHz”から
“19.6GHz”へと2倍以上に向上することができる。
【0007】
【発明が解決しようとする課題】しかし、一般に、イン
ダクタ素子のインダクタンス(L)は、外形寸法(X)や巻
数(n)及び配線層の配線幅(W)や間隔(S)によって変化
し、例えば「W=S=20μm,n=3.5巻」とした場
合、外形寸法(X)とインダクタンス(L)は、図9[イン
ダクタ素子の外形寸法(X)とインダクタンス(L)との関
係を示すグラフ]に示す関係にある。
ダクタ素子のインダクタンス(L)は、外形寸法(X)や巻
数(n)及び配線層の配線幅(W)や間隔(S)によって変化
し、例えば「W=S=20μm,n=3.5巻」とした場
合、外形寸法(X)とインダクタンス(L)は、図9[イン
ダクタ素子の外形寸法(X)とインダクタンス(L)との関
係を示すグラフ]に示す関係にある。
【0008】そして、前掲の図6〜図8に示した前記従
来技術(従来例)の構成例において、“7.6〜7.7nH”の
インダクタンス(L)を形成するためには、インダクタ素
子76の外形寸法(X)は500μmとなり、このため、空隙7
2の領域は“500μm×500μm”の広さが必要である。
この場合、振動や圧力等の外力が素子に加わると、図6
に示されている酸化膜65や層間絶縁膜67が破損し、イン
ダクタ素子76が空隙72内に落ち込んでしまいやすいとい
う欠点を有している。
来技術(従来例)の構成例において、“7.6〜7.7nH”の
インダクタンス(L)を形成するためには、インダクタ素
子76の外形寸法(X)は500μmとなり、このため、空隙7
2の領域は“500μm×500μm”の広さが必要である。
この場合、振動や圧力等の外力が素子に加わると、図6
に示されている酸化膜65や層間絶縁膜67が破損し、イン
ダクタ素子76が空隙72内に落ち込んでしまいやすいとい
う欠点を有している。
【0009】そこで、本発明は、従来の上記欠点を解消
する半導体装置及びその製造方法を提供することを目的
とする。詳細には、本発明は、能動素子の他に、インダ
クタや抵抗やコンデンサなどの回路特性を有する受動素
子を同一LSIチップに搭載した半導体装置において、
受動素子の特性を改善できるだけでなく、機械的強度を
低下させることない構造を有する半導体装置及びその製
造方法を提供することを目的とする。
する半導体装置及びその製造方法を提供することを目的
とする。詳細には、本発明は、能動素子の他に、インダ
クタや抵抗やコンデンサなどの回路特性を有する受動素
子を同一LSIチップに搭載した半導体装置において、
受動素子の特性を改善できるだけでなく、機械的強度を
低下させることない構造を有する半導体装置及びその製
造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、受動素子の下部層に酸化膜を具備
し、該酸化膜の下部層に当たる半導体基板領域に、平面
図で見た形状が網目模様となる“複数個の空隙を含む領
域”を設置すること(換言すれば、受動素子の下部層に
酸化膜を具備し、該酸化膜の下部層に当たる半導体基板
領域を複数の柱構造とすること)を特徴とする。つま
り、本発明は、受動素子の下部層に酸化膜を具備し、該
酸化膜の下部層に当たる半導体基板領域に、前記従来技
術と同様、空隙を設けるが、この空隙は、平面図で見た
形状が網目模様となる“複数個の空隙を含む領域”であ
って、空隙中に複数の柱(例えばシリコン柱)を設置し
たものであり、このように複数の柱で受動素子を支えて
いるため、該素子の破損を防止することができるもので
ある。さらに、この複数個の空隙を含む領域の構造およ
び/または前記複数個の空隙の総体積については、前記
受動素子の種類または前記受動素子を形成する領域の構
造に無関係に、半導体装置全体の機械的強度を考慮して
決定することが可能である。
めに、本発明では、受動素子の下部層に酸化膜を具備
し、該酸化膜の下部層に当たる半導体基板領域に、平面
図で見た形状が網目模様となる“複数個の空隙を含む領
域”を設置すること(換言すれば、受動素子の下部層に
酸化膜を具備し、該酸化膜の下部層に当たる半導体基板
領域を複数の柱構造とすること)を特徴とする。つま
り、本発明は、受動素子の下部層に酸化膜を具備し、該
酸化膜の下部層に当たる半導体基板領域に、前記従来技
術と同様、空隙を設けるが、この空隙は、平面図で見た
形状が網目模様となる“複数個の空隙を含む領域”であ
って、空隙中に複数の柱(例えばシリコン柱)を設置し
たものであり、このように複数の柱で受動素子を支えて
いるため、該素子の破損を防止することができるもので
ある。さらに、この複数個の空隙を含む領域の構造およ
び/または前記複数個の空隙の総体積については、前記
受動素子の種類または前記受動素子を形成する領域の構
造に無関係に、半導体装置全体の機械的強度を考慮して
決定することが可能である。
【0011】即ち、本発明に係る半導体装置は、半導体
基板に受動素子または受動素子と能動素子が混在する回
路が組み込まれた半導体装置において、・受動素子の下
部層に酸化膜を具備し、該酸化膜の下部層に当たる半導
体基板領域に、平面図で見た形状が網目模様となる“複
数個の空隙を含む領域”を 設置し、さらに、前記複数
個の空隙を含む領域の構造および/または前記複数個の
空隙の総体積を、前記受動素子の種類または前記受動素
子を形成する領域の構造に無関係に、半導体装置全体の
機械的強度を考慮して決定する、こと(請求項1)・受
動素子の下部層に酸化膜を具備し、該酸化膜の下部層に
当たる半導体基板領域を、別の酸化膜の層を介して、上
・下2つの領域に分割し、かつ前記上側の半導体基板領
域に、平面図で見た形状が網目模様となる“複数個の空
隙を含む領域”を設置したこと(請求項2)、を特徴と
する(発明を特定する事項)とする。
基板に受動素子または受動素子と能動素子が混在する回
路が組み込まれた半導体装置において、・受動素子の下
部層に酸化膜を具備し、該酸化膜の下部層に当たる半導
体基板領域に、平面図で見た形状が網目模様となる“複
数個の空隙を含む領域”を 設置し、さらに、前記複数
個の空隙を含む領域の構造および/または前記複数個の
空隙の総体積を、前記受動素子の種類または前記受動素
子を形成する領域の構造に無関係に、半導体装置全体の
機械的強度を考慮して決定する、こと(請求項1)・受
動素子の下部層に酸化膜を具備し、該酸化膜の下部層に
当たる半導体基板領域を、別の酸化膜の層を介して、上
・下2つの領域に分割し、かつ前記上側の半導体基板領
域に、平面図で見た形状が網目模様となる“複数個の空
隙を含む領域”を設置したこと(請求項2)、を特徴と
する(発明を特定する事項)とする。
【0012】また、本発明に係る半導体装置の製造方法
は、半導体基板に受動素子または受動素子と能動素子が
混在する回路が組み込まれた半導体装置の製造方法にお
いて、(1) 前記半導体基板上に酸化膜を形成し、エッチ
ングのマスクとなるレジストを用いて、該酸化膜をエッ
チングした後に、該レジストを除去して第1の酸化膜を
形成する工程と、(2) 前記工程により形成された第1の
酸化膜をマスクとして、前記半導体基板上に複数個の溝
を形成する工程と、(3) 前記複数個の溝の内部に塗布膜
を埋設して表面を平坦にし、かつ前記複数個の溝を持つ
領域の上部に第2の酸化膜を成長させ、該第2の酸化膜
上に前記受動素子を形成する工程と、(4) 前記受動素子
を形成する領域の一部および前記第2の酸化膜に、レジ
ストをマスクとして、前記複数個の溝に埋設された塗布
膜に達する貫通孔を開口する工程と、(5) 前記貫通孔を
介して、ウェットエッチングにより、前記複数個の溝内
の塗布膜を除去し、対応する複数個の空隙を形成する工
程と、を有することを特徴(発明を特定する事項)とする
(請求項4)。
は、半導体基板に受動素子または受動素子と能動素子が
混在する回路が組み込まれた半導体装置の製造方法にお
いて、(1) 前記半導体基板上に酸化膜を形成し、エッチ
ングのマスクとなるレジストを用いて、該酸化膜をエッ
チングした後に、該レジストを除去して第1の酸化膜を
形成する工程と、(2) 前記工程により形成された第1の
酸化膜をマスクとして、前記半導体基板上に複数個の溝
を形成する工程と、(3) 前記複数個の溝の内部に塗布膜
を埋設して表面を平坦にし、かつ前記複数個の溝を持つ
領域の上部に第2の酸化膜を成長させ、該第2の酸化膜
上に前記受動素子を形成する工程と、(4) 前記受動素子
を形成する領域の一部および前記第2の酸化膜に、レジ
ストをマスクとして、前記複数個の溝に埋設された塗布
膜に達する貫通孔を開口する工程と、(5) 前記貫通孔を
介して、ウェットエッチングにより、前記複数個の溝内
の塗布膜を除去し、対応する複数個の空隙を形成する工
程と、を有することを特徴(発明を特定する事項)とする
(請求項4)。
【0013】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明は、半導体基板上に受動素子または
受動素子と能動素子が混在する回路が組み込まれた半導
体装置およびその製造方法を対象とするものであり、こ
の半導体基板を構成する材料としては、シリコンを使用
することができるが、本発明では、これのみに限定され
るものではない。また、“受動素子”として、インダク
タ素子,キャパシタ素子,抵抗素子などを使用すること
ができ、また、“受動素子と能動素子が混在する回路”
として、GaAs系材料で形成された回路,HBT(ヘ
テロ接合バイポーラ)回路,HEMT(High Electron Mo
bilityTransistor)回路などを使用することができ、い
ずれも本発明に包含されるものである。
て説明する。本発明は、半導体基板上に受動素子または
受動素子と能動素子が混在する回路が組み込まれた半導
体装置およびその製造方法を対象とするものであり、こ
の半導体基板を構成する材料としては、シリコンを使用
することができるが、本発明では、これのみに限定され
るものではない。また、“受動素子”として、インダク
タ素子,キャパシタ素子,抵抗素子などを使用すること
ができ、また、“受動素子と能動素子が混在する回路”
として、GaAs系材料で形成された回路,HBT(ヘ
テロ接合バイポーラ)回路,HEMT(High Electron Mo
bilityTransistor)回路などを使用することができ、い
ずれも本発明に包含されるものである。
【0014】
【0015】一方、本発明に係る半導体装置の製造方法
は、前記した(1)〜(5)の工程を有することを特徴(発明
を特定する事項)とするが、 ・前記(1)の工程において、第1の酸化膜の厚さを500〜
1000nmに設定すること ・前記(2)の工程における複数個の溝のうち、少なくと
も一つの溝の深さを100μm程度に設定すること、 ・前記(3)の工程における塗布膜として、SOG(スピン
オングラスと称される有機系塗布膜)を用いること、 ・前記(3)の工程において、第2の酸化膜の厚さを500〜
2000nmに設定すること ・前記(4)の工程において、貫通孔を複数個設けるこ
と、 ・前記(5)の工程のウェットエッチングに使用するエッ
チング剤として、バッファードフッ酸を使用すること、 を本発明の好ましい実施形態とするものである。
は、前記した(1)〜(5)の工程を有することを特徴(発明
を特定する事項)とするが、 ・前記(1)の工程において、第1の酸化膜の厚さを500〜
1000nmに設定すること ・前記(2)の工程における複数個の溝のうち、少なくと
も一つの溝の深さを100μm程度に設定すること、 ・前記(3)の工程における塗布膜として、SOG(スピン
オングラスと称される有機系塗布膜)を用いること、 ・前記(3)の工程において、第2の酸化膜の厚さを500〜
2000nmに設定すること ・前記(4)の工程において、貫通孔を複数個設けるこ
と、 ・前記(5)の工程のウェットエッチングに使用するエッ
チング剤として、バッファードフッ酸を使用すること、 を本発明の好ましい実施形態とするものである。
【0016】次に、本発明の第1の実施形態および第2
の実施形態について、図面を参照して詳細に説明する。
の実施形態について、図面を参照して詳細に説明する。
【0017】(第1の実施形態)図1〜図3は、本発明
の第1の実施形態に係る半導体装置を説明する図であっ
て、そのうち、図1は該半導体装置の断面図、図2は該
半導体装置のシリコン基板部分の平面図、図3は該半導
体装置の受動素子の上部から見た平面図である。そし
て、図1に示す半導体装置の断面図は、図2,図3に示
す半導体装置の平面図のA−A’間の断面を見た図であ
る。
の第1の実施形態に係る半導体装置を説明する図であっ
て、そのうち、図1は該半導体装置の断面図、図2は該
半導体装置のシリコン基板部分の平面図、図3は該半導
体装置の受動素子の上部から見た平面図である。そし
て、図1に示す半導体装置の断面図は、図2,図3に示
す半導体装置の平面図のA−A’間の断面を見た図であ
る。
【0018】図1〜図3において、1はシリコン基板
(P型シリコン基板),3は溝,5は第2の酸化膜,6は
第1層目配線層,7は層間絶縁膜,8は接続孔,9はプ
ラグ,10は第2層目配線層,11は貫通孔,12は空
隙,16はインダクタ素子を示す。
(P型シリコン基板),3は溝,5は第2の酸化膜,6は
第1層目配線層,7は層間絶縁膜,8は接続孔,9はプ
ラグ,10は第2層目配線層,11は貫通孔,12は空
隙,16はインダクタ素子を示す。
【0019】本発明の第1の実施形態に係る半導体装置
は、図1〜図3に示すように、インダクタ素子16は、
第1層目配線層6,第2層目配線層10およびこれらを
つなぐプラグ9とで構成されている。ここで、第2層目
配線層10は、図3の平面図に示すように、スパイラル
状(渦巻き状)に形成されている。また、インダクタ素子
16直下のP型シリコン基板1には、図1に示すよう
に、網目状に深さ100μm程度の空隙12が複数個設け
られており、また、層間絶縁膜7および酸化膜5には、
これらを貫通し、空隙12に達する貫通孔11が設けら
れている。
は、図1〜図3に示すように、インダクタ素子16は、
第1層目配線層6,第2層目配線層10およびこれらを
つなぐプラグ9とで構成されている。ここで、第2層目
配線層10は、図3の平面図に示すように、スパイラル
状(渦巻き状)に形成されている。また、インダクタ素子
16直下のP型シリコン基板1には、図1に示すよう
に、網目状に深さ100μm程度の空隙12が複数個設け
られており、また、層間絶縁膜7および酸化膜5には、
これらを貫通し、空隙12に達する貫通孔11が設けら
れている。
【0020】第1の実施形態に係る半導体装置におい
て、500μm角の領域内に「10μm角,間隔50μm,縦
横7×7で計49本のシリコン層の柱」を形成すると、空隙
12領域の面積は245100μm2(=500×500−49×10×1
0)となり、前記した従来構造の半導体装置とほぼ同じ面
積(250000μm2=500×500)の空隙12を形成すること
ができる(図2参照)。このため、前記従来技術による半
導体装置と同等の共振周波数を得ることができる。そし
て、このようにインダクタ素子16の下にシリコン層の
柱があるため、従来技術のように振動や圧力などでイン
ダクタ素子16が破壊してしまうような事態は発生しな
い。
て、500μm角の領域内に「10μm角,間隔50μm,縦
横7×7で計49本のシリコン層の柱」を形成すると、空隙
12領域の面積は245100μm2(=500×500−49×10×1
0)となり、前記した従来構造の半導体装置とほぼ同じ面
積(250000μm2=500×500)の空隙12を形成すること
ができる(図2参照)。このため、前記従来技術による半
導体装置と同等の共振周波数を得ることができる。そし
て、このようにインダクタ素子16の下にシリコン層の
柱があるため、従来技術のように振動や圧力などでイン
ダクタ素子16が破壊してしまうような事態は発生しな
い。
【0021】次に、上記第1の実施形態に係る半導体装
置の製造方法について、図4を参照して説明する。な
お、図4は、上記第1の実施形態に係る半導体装置の製
造方法を説明する図であって、工程A〜工程Eからなる
製造工程順断面図であり、そして、この図4の工程A〜
工程Eに図示する断面は、前掲の図2および図3に示す
A−A’間の断面に対応する図である。
置の製造方法について、図4を参照して説明する。な
お、図4は、上記第1の実施形態に係る半導体装置の製
造方法を説明する図であって、工程A〜工程Eからなる
製造工程順断面図であり、そして、この図4の工程A〜
工程Eに図示する断面は、前掲の図2および図3に示す
A−A’間の断面に対応する図である。
【0022】上記第1の実施形態に係る半導体装置(イ
ンダクタ素子の構造)の製造方法は、まず、図4の工程
Aに示すように、シリコン基板(P型シリコン基板)1上
に厚さ500〜1000nmの第1の酸化膜2を形成する。次
に、エッチングのマスクとなるレジスト(図示せず)を用
いて、図4の工程Bに示すように、第1の酸化膜2をエ
ッチングした後、該レジストを除去する。続いて、この
第1の酸化膜2をマスクとして、シリコン基板1に深さ
100μm程度の溝3を形成する。この時、溝3は、前掲
の図2の平面図に示すように、網目状に形成する。
ンダクタ素子の構造)の製造方法は、まず、図4の工程
Aに示すように、シリコン基板(P型シリコン基板)1上
に厚さ500〜1000nmの第1の酸化膜2を形成する。次
に、エッチングのマスクとなるレジスト(図示せず)を用
いて、図4の工程Bに示すように、第1の酸化膜2をエ
ッチングした後、該レジストを除去する。続いて、この
第1の酸化膜2をマスクとして、シリコン基板1に深さ
100μm程度の溝3を形成する。この時、溝3は、前掲
の図2の平面図に示すように、網目状に形成する。
【0023】次に、図4の工程Cに示すように、前記溝
3内に塗布膜4を埋設して表面を平坦にする。この塗布
膜4としては、例えばSOG(スピンオングラスと称す
る有機系塗布膜)等を用いることができる。[なお、図
4では説明の都合上、4つの溝のうち、1つだけに符号
3を付している(→図4の工程B〜工程E参照)。また、
塗布膜は、4つの溝に塗布された塗布膜のうち、1つの
溝の塗布膜だけに符号4を付しているが(→図4の工程
C〜工程E参照)、4つの溝すべてに塗布膜4を埋設す
るものである。]その後、同じく工程Cに示すように、
全面に厚さ500〜2000nmの第2の酸化膜5を成長さ
せ、続いて、この第2の酸化膜5の上にインダクタ素子
16(後記工程D参照)を構成する第1層目配線層6を形
成する。
3内に塗布膜4を埋設して表面を平坦にする。この塗布
膜4としては、例えばSOG(スピンオングラスと称す
る有機系塗布膜)等を用いることができる。[なお、図
4では説明の都合上、4つの溝のうち、1つだけに符号
3を付している(→図4の工程B〜工程E参照)。また、
塗布膜は、4つの溝に塗布された塗布膜のうち、1つの
溝の塗布膜だけに符号4を付しているが(→図4の工程
C〜工程E参照)、4つの溝すべてに塗布膜4を埋設す
るものである。]その後、同じく工程Cに示すように、
全面に厚さ500〜2000nmの第2の酸化膜5を成長さ
せ、続いて、この第2の酸化膜5の上にインダクタ素子
16(後記工程D参照)を構成する第1層目配線層6を形
成する。
【0024】次に、図4の工程Dに示すように、前記第
1層目配線層6を含む基板表面全体に層間絶縁膜7を10
00〜2000nm成長した後、これを研磨してその表面を平
坦にする。続いて、通常の工程に従い、層間絶縁膜7に
形成した接続孔8にタングステン等の金属を埋設してプ
ラグ9を形成し、その後、第2層目配線層10を形成し
てインダクタ素子16を構成する。(なお、この第2層
目配線層10は、前掲の図3の平面図に示すように、ス
パイラル状に形成する。)
1層目配線層6を含む基板表面全体に層間絶縁膜7を10
00〜2000nm成長した後、これを研磨してその表面を平
坦にする。続いて、通常の工程に従い、層間絶縁膜7に
形成した接続孔8にタングステン等の金属を埋設してプ
ラグ9を形成し、その後、第2層目配線層10を形成し
てインダクタ素子16を構成する。(なお、この第2層
目配線層10は、前掲の図3の平面図に示すように、ス
パイラル状に形成する。)
【0025】続いて、図4の工程Eに示すように、前記
層間絶縁膜7および前記第2の酸化膜5に、レジスト
(図示せず)をマスクとして、前記溝3に埋設された塗布
膜4に達する大きさ5μm角程度の貫通孔11を開口す
る。この際の貫通孔11は、前掲の図2,図3に示すよ
うに開口する。
層間絶縁膜7および前記第2の酸化膜5に、レジスト
(図示せず)をマスクとして、前記溝3に埋設された塗布
膜4に達する大きさ5μm角程度の貫通孔11を開口す
る。この際の貫通孔11は、前掲の図2,図3に示すよ
うに開口する。
【0026】その後、上記貫通孔11を介して、バッフ
ァードフッ酸等を用いたウェットエッチングで前記溝3
内の塗布膜4を除去し、前掲の図1に示すように、空隙
12を形成する。(このウェットエッチングの際、貫通
孔11部分の酸化膜5および層間絶縁膜7も同時にエッ
チングされるが、そのエッチングレートは、塗布膜4に
比べて非常に遅く、即ち“1/100程度”であり、これに
より、貫通孔11の大きさが1μm程度広がるだけであ
るから、何等問題がない。)なお、貫通孔11は、ウェ
ットエッチング用液が溝3内の塗布膜4全体に行き渡り
易くするため、前掲の図2および図3に示すように、複
数個設けることが望ましい。
ァードフッ酸等を用いたウェットエッチングで前記溝3
内の塗布膜4を除去し、前掲の図1に示すように、空隙
12を形成する。(このウェットエッチングの際、貫通
孔11部分の酸化膜5および層間絶縁膜7も同時にエッ
チングされるが、そのエッチングレートは、塗布膜4に
比べて非常に遅く、即ち“1/100程度”であり、これに
より、貫通孔11の大きさが1μm程度広がるだけであ
るから、何等問題がない。)なお、貫通孔11は、ウェ
ットエッチング用液が溝3内の塗布膜4全体に行き渡り
易くするため、前掲の図2および図3に示すように、複
数個設けることが望ましい。
【0027】以上、図4の工程A〜工程Eにしたがっ
て、前掲の図1に示した第1の実施形態に係る半導体装
置(インダクタ素子16の構造)を製造する。
て、前掲の図1に示した第1の実施形態に係る半導体装
置(インダクタ素子16の構造)を製造する。
【0028】本第1の実施形態に係る半導体装置(イン
ダクタ素子構造)の製造方法によれば、インダクタ素子
16下部のシリコン基板1に、空隙12と共に、その残
部としてシリコン層が柱状に残されることになる。この
構造によれば、配線層の対シリコン基板容量が低減で
き、受動素子16がインダクタとして動作する周波数を
向上させることができるだけでなく、インダクタ素子1
6の下部をシリコン層の柱で支えているため、振動や圧
力等で素子が破損することを防止できる。また、予め異
方性エッチングで空隙12の領域を画定しているので、
空隙12の領域がインダクタ素子16の領域から必要以
上に大きくることはない。
ダクタ素子構造)の製造方法によれば、インダクタ素子
16下部のシリコン基板1に、空隙12と共に、その残
部としてシリコン層が柱状に残されることになる。この
構造によれば、配線層の対シリコン基板容量が低減で
き、受動素子16がインダクタとして動作する周波数を
向上させることができるだけでなく、インダクタ素子1
6の下部をシリコン層の柱で支えているため、振動や圧
力等で素子が破損することを防止できる。また、予め異
方性エッチングで空隙12の領域を画定しているので、
空隙12の領域がインダクタ素子16の領域から必要以
上に大きくることはない。
【0029】(第2の実施形態)図5は、本発明の第2
の実施形態に係る半導体装置を示す断面図である。ま
た、この第2の実施形態に係る半導体装置において、該
半導体装置の「シリコン基板部分の平面図」,「受動素
子の上部から見た平面図」は、それぞれ前掲の図2,図
3と同じである。
の実施形態に係る半導体装置を示す断面図である。ま
た、この第2の実施形態に係る半導体装置において、該
半導体装置の「シリコン基板部分の平面図」,「受動素
子の上部から見た平面図」は、それぞれ前掲の図2,図
3と同じである。
【0030】図5において、1はシリコン基板(P型シ
リコン基板),6は第1層目配線層,7は層間絶縁膜,
8は接続孔,9はプラグ,10は第2層目配線層,11
は貫通孔,12は空隙,13は酸化膜,14はシリコン
層,15は酸化膜,56はインダクタ素子を示す。
リコン基板),6は第1層目配線層,7は層間絶縁膜,
8は接続孔,9はプラグ,10は第2層目配線層,11
は貫通孔,12は空隙,13は酸化膜,14はシリコン
層,15は酸化膜,56はインダクタ素子を示す。
【0031】第2の実施形態に係る半導体装置は、図5
に示すように、シリコン基板(P型シリコン基板)1上に
厚さ5〜10μmの酸化膜13が形成されており、この酸
化膜13の上に厚さ50〜100μmのシリコン層14が設
けられている。このシリコン層14には、空隙12(前
掲の図2の平面図に示した網目状の空隙12)が設けら
れている。
に示すように、シリコン基板(P型シリコン基板)1上に
厚さ5〜10μmの酸化膜13が形成されており、この酸
化膜13の上に厚さ50〜100μmのシリコン層14が設
けられている。このシリコン層14には、空隙12(前
掲の図2の平面図に示した網目状の空隙12)が設けら
れている。
【0032】上記空隙12の上に酸化膜15が形成さ
れ、この酸化膜15の上に第1層目配線層6が形成され
ている。そして、この第1層目配線層6は、接続孔8内
に設けられたプラグ9を介して、第2層目配線層10と
電気的に接続され、インダクタ素子56を構成してい
る。また、層間絶縁膜7および酸化膜15には、これら
を貫通し、空隙12に達する貫通孔11が設けられてい
る。
れ、この酸化膜15の上に第1層目配線層6が形成され
ている。そして、この第1層目配線層6は、接続孔8内
に設けられたプラグ9を介して、第2層目配線層10と
電気的に接続され、インダクタ素子56を構成してい
る。また、層間絶縁膜7および酸化膜15には、これら
を貫通し、空隙12に達する貫通孔11が設けられてい
る。
【0033】この第2の実施形態に係る半導体装置は、
インダクタ素子56の下部層に当たるシリコン基板(P
型シリコン基板)1の領域を、酸化膜13を介して、上
・下2つの領域に分割し、その上側層をシリコン層14
としたものであり、このシリコン層14に空隙12が設
けられている点(→図5参照)で、前記第1の実施形態に
係る半導体装置(図1参照)と相違し、この点を除いて、
その他の構成は、前記第1の実施形態に係る半導体装置
と実質的に同一である。
インダクタ素子56の下部層に当たるシリコン基板(P
型シリコン基板)1の領域を、酸化膜13を介して、上
・下2つの領域に分割し、その上側層をシリコン層14
としたものであり、このシリコン層14に空隙12が設
けられている点(→図5参照)で、前記第1の実施形態に
係る半導体装置(図1参照)と相違し、この点を除いて、
その他の構成は、前記第1の実施形態に係る半導体装置
と実質的に同一である。
【0034】次に、上記第2の実施形態に係る半導体装
置の製造方法について、図5および前掲の図4の工程A
〜工程Eを参照して説明する。第2の実施形態に係る半
導体装置は、まず、シリコン基板(P型シリコン基板)1
上に厚さ5〜10μmの酸化膜13を形成し、この酸化膜
13の上に厚さ50〜100μmのシリコン層14を形成す
る。
置の製造方法について、図5および前掲の図4の工程A
〜工程Eを参照して説明する。第2の実施形態に係る半
導体装置は、まず、シリコン基板(P型シリコン基板)1
上に厚さ5〜10μmの酸化膜13を形成し、この酸化膜
13の上に厚さ50〜100μmのシリコン層14を形成す
る。
【0035】次に、上記シリコン層14に、前記第1の
実施形態に係る製造方法と同様の手段で、溝3を形成し
(図4の工程A〜工程B参照)、この溝3内に塗布膜4を
埋設した後、全面に厚さ500〜2000μmの酸化膜15(図
5参照:なお、この酸化膜15は、前記第1の実施形態
に係る半導体装置における“第2の酸化膜5”と同じ)
を成長させる(図4の工程C参照)。その後、前記第1の
実施形態に係る製造方法と同様の手段で、図4の工程D
〜工程Eにしたがって図5に示した第2の実施形態に係
る半導体装置(インダクタ56の構造)を製造する。
実施形態に係る製造方法と同様の手段で、溝3を形成し
(図4の工程A〜工程B参照)、この溝3内に塗布膜4を
埋設した後、全面に厚さ500〜2000μmの酸化膜15(図
5参照:なお、この酸化膜15は、前記第1の実施形態
に係る半導体装置における“第2の酸化膜5”と同じ)
を成長させる(図4の工程C参照)。その後、前記第1の
実施形態に係る製造方法と同様の手段で、図4の工程D
〜工程Eにしたがって図5に示した第2の実施形態に係
る半導体装置(インダクタ56の構造)を製造する。
【0036】なお、上記第2の実施形態に係る半導体装
置の製造方法において、前記第1の実施形態に係る半導
体装置の製造方法と同様、貫通孔11を介して、バッフ
ァードフッ酸等を用いたウェットエッチングで溝3内の
塗布膜4を除去し、空隙12を形成するが、この際、貫
通孔11部の酸化膜15および層間絶縁膜7も同時にエ
ッチングされ、さらに、下部にある酸化膜13も同時に
エッチングされる。しかしながら、そのエッチングレー
トは、塗布膜4に比べて非常に遅く、即ち“1/100程
度”であり、これにより、貫通孔11の大きさが1μm
程度広がるだけであり、また、下部にある酸化膜13も
僅かにエッチングされるだけでるから、何等問題ない。
置の製造方法において、前記第1の実施形態に係る半導
体装置の製造方法と同様、貫通孔11を介して、バッフ
ァードフッ酸等を用いたウェットエッチングで溝3内の
塗布膜4を除去し、空隙12を形成するが、この際、貫
通孔11部の酸化膜15および層間絶縁膜7も同時にエ
ッチングされ、さらに、下部にある酸化膜13も同時に
エッチングされる。しかしながら、そのエッチングレー
トは、塗布膜4に比べて非常に遅く、即ち“1/100程
度”であり、これにより、貫通孔11の大きさが1μm
程度広がるだけであり、また、下部にある酸化膜13も
僅かにエッチングされるだけでるから、何等問題ない。
【0037】この第2の実施形態に係る半導体装置の製
造方法においても、前記第1の実施形態に係る半導体装
置の製造方法と同様、貫通孔11としては、ウェットエ
ッチング用液が空隙12の全体に行き渡り易くするた
め、図2および図3に示すように複数個設けることが望
ましい。
造方法においても、前記第1の実施形態に係る半導体装
置の製造方法と同様、貫通孔11としては、ウェットエ
ッチング用液が空隙12の全体に行き渡り易くするた
め、図2および図3に示すように複数個設けることが望
ましい。
【0038】本第2の実施形態に係る構造およびその製
造方法では、インダクタ素子56の下部層に当たるシリ
コン基板(P型シリコン基板)1の領域を上・下2つの領
域に分割しているため、前記第1の実施形態に係る構造
に比べて、配線層(6,10)の対シリコン基板1間容量
をより低減することができ、インダクタ素子56の共振
周波数を更に向上させることができる。また、インダク
タ素子56は、空隙12と下部にある厚い酸化膜13で
分離されるため、インダクタ素子16を構成する配線層
(6,10)の電位変化に伴って生じるノイズが、隣接す
る素子へ伝搬することを防止できる利点を有する。
造方法では、インダクタ素子56の下部層に当たるシリ
コン基板(P型シリコン基板)1の領域を上・下2つの領
域に分割しているため、前記第1の実施形態に係る構造
に比べて、配線層(6,10)の対シリコン基板1間容量
をより低減することができ、インダクタ素子56の共振
周波数を更に向上させることができる。また、インダク
タ素子56は、空隙12と下部にある厚い酸化膜13で
分離されるため、インダクタ素子16を構成する配線層
(6,10)の電位変化に伴って生じるノイズが、隣接す
る素子へ伝搬することを防止できる利点を有する。
【0039】さらに、本第2の実施形態に係る製造方法
によれば、前記第1の実施形態に係る製造方法と同様、
予め異方性エッチングで空隙12の領域を画定している
ので、空隙12の領域がインダクタ素子56の領域から
必要以上に大きくることはない。
によれば、前記第1の実施形態に係る製造方法と同様、
予め異方性エッチングで空隙12の領域を画定している
ので、空隙12の領域がインダクタ素子56の領域から
必要以上に大きくることはない。
【0040】以上、本発明の第1および第2の実施形態
において、インダクタ素子を組み込んだシリコン基板
(P型シリコン基板)について説明したが、本発明は、こ
れのみに限定されるものではない。例えば、前記したと
おり、シリコン基板にかえて他の半導体基板を使用する
ことができる。また、インダクタ素子にかえて“キャパ
シタ素子”“抵抗素子”などの受動素子を使用すること
ができ、さらに、このような受動素子と能動素子が混在
する回路を組み込んだ半導体装置、具体的には、GaA
s系材料で形成された回路,HBT(ヘテロ接合バイポ
ーラ)回路,HEMT(High Electron MobilityTransist
or)回路などを使用することができ、いずれも本発明に
包含されるものである。
において、インダクタ素子を組み込んだシリコン基板
(P型シリコン基板)について説明したが、本発明は、こ
れのみに限定されるものではない。例えば、前記したと
おり、シリコン基板にかえて他の半導体基板を使用する
ことができる。また、インダクタ素子にかえて“キャパ
シタ素子”“抵抗素子”などの受動素子を使用すること
ができ、さらに、このような受動素子と能動素子が混在
する回路を組み込んだ半導体装置、具体的には、GaA
s系材料で形成された回路,HBT(ヘテロ接合バイポ
ーラ)回路,HEMT(High Electron MobilityTransist
or)回路などを使用することができ、いずれも本発明に
包含されるものである。
【0041】また、本発明において、複数個設けられた
空隙を含む領域の構造および/または該複数個の空隙の
総体積は、受動素子の種類,受動素子を形成する領域の
構造に無関係に、半導体装置全体の機械的強度を考慮し
て決定することができるものである。
空隙を含む領域の構造および/または該複数個の空隙の
総体積は、受動素子の種類,受動素子を形成する領域の
構造に無関係に、半導体装置全体の機械的強度を考慮し
て決定することができるものである。
【0042】
【発明の効果】本発明に係る半導体装置は、以上詳記し
たように、受動素子の下部層に酸化膜を具備し、該酸化
膜の下部層に当たる半導体基板領域に、平面図で見た形
状が網目模様となる“複数個の空隙を含む領域”を設け
た構造とすること(換言すれば、受動素子の下部層に酸
化膜を具備し、該酸化膜の下部層に当たる半導体基板領
域を複数の柱構造とすること)を特徴とし、これによ
り、受動素子を構成する導体層の対基板容量が低減で
き、受動素子の特性を改善させることができるだけでな
く、受動素子の下部を複数の柱で支えているため、該素
子の“振動や圧力等による破損”を防止できる効果が生
じる。
たように、受動素子の下部層に酸化膜を具備し、該酸化
膜の下部層に当たる半導体基板領域に、平面図で見た形
状が網目模様となる“複数個の空隙を含む領域”を設け
た構造とすること(換言すれば、受動素子の下部層に酸
化膜を具備し、該酸化膜の下部層に当たる半導体基板領
域を複数の柱構造とすること)を特徴とし、これによ
り、受動素子を構成する導体層の対基板容量が低減で
き、受動素子の特性を改善させることができるだけでな
く、受動素子の下部を複数の柱で支えているため、該素
子の“振動や圧力等による破損”を防止できる効果が生
じる。
【0043】また、本発明に係る半導体装置は、受動素
子の下部層に酸化膜を具備し、該酸化膜の下部層に当た
る半導体基板領域を、別の酸化膜の層を介して、上・下
2つの領域に分割し、かつ前記上側の半導体基板領域
に、平面図で見た形状が網目模様となる“複数個の空隙
を含む領域”を設置したことを特徴とし、このように、
受動素子の下部層に当たる半導体基板領域を上・下2つ
の領域に分割した構造とすることにより、受動素子を構
成する導体層の対基板容量をより一層低減させることが
でき、受動素子の特性をさらに改善することができる。
その上、受動素子の下部が、空隙および酸化膜により半
導体基板と分離されるため、受動素子を構成する配線層
の電位変化に伴って生じるノイズが、隣接する素子へ伝
搬することを防止できるという効果が生じる。
子の下部層に酸化膜を具備し、該酸化膜の下部層に当た
る半導体基板領域を、別の酸化膜の層を介して、上・下
2つの領域に分割し、かつ前記上側の半導体基板領域
に、平面図で見た形状が網目模様となる“複数個の空隙
を含む領域”を設置したことを特徴とし、このように、
受動素子の下部層に当たる半導体基板領域を上・下2つ
の領域に分割した構造とすることにより、受動素子を構
成する導体層の対基板容量をより一層低減させることが
でき、受動素子の特性をさらに改善することができる。
その上、受動素子の下部が、空隙および酸化膜により半
導体基板と分離されるため、受動素子を構成する配線層
の電位変化に伴って生じるノイズが、隣接する素子へ伝
搬することを防止できるという効果が生じる。
【0044】さらに、本発明に係る半導体装置の製造方
法によれば、予め異方性エッチングで空隙の領域を画定
しているので、この空隙の領域が受動素子領域から必要
以上に大きくならないという効果が生じる。
法によれば、予め異方性エッチングで空隙の領域を画定
しているので、この空隙の領域が受動素子領域から必要
以上に大きくならないという効果が生じる。
【図1】本発明の第1の実施形態に係る半導体装置を示
す断面図である。
す断面図である。
【図2】本発明の第1の実施形態に係る半導体装置のシ
リコン基板部分の平面図である。
リコン基板部分の平面図である。
【図3】本発明の第1の実施形態に係る半導体装置の受
動素子の上部から見た平面図である。
動素子の上部から見た平面図である。
【図4】本発明の第1の実施形態に係る半導体装置の製
造方法を説明する図であって、工程A〜工程Eからなる
製造工程順断面図である。
造方法を説明する図であって、工程A〜工程Eからなる
製造工程順断面図である。
【図5】本発明の第2の実施形態に係る半導体装置を示
す断面図である。
す断面図である。
【図6】従来の受動素子が組み込まれた半導体装置を示
す断面図である。
す断面図である。
【図7】従来の受動素子が組み込まれた半導体装置のシ
リコン基板部分の平面図である。
リコン基板部分の平面図である。
【図8】従来の受動素子が組み込まれた半導体装置の受
動素子の上部から見た平面図である。
動素子の上部から見た平面図である。
【図9】インダクタ素子の外形寸法(X)とインダクタン
ス(L)との関係を示すグラフである。
ス(L)との関係を示すグラフである。
1 シリコン基板 2 第1の酸化膜 3 溝 4 塗布膜 5 第2の酸化膜 6 第1層目配線層 7 層間絶縁膜 8 接続孔 9 プラグ 10 第2層目配線層 11 貫通孔 12 空隙 13 酸化膜 14 シリコン層 15 酸化膜 16,56 インダクタ素子
Claims (10)
- 【請求項1】 半導体基板に受動素子または受動素子と
能動素子が混在する回路が組み込まれた半導体装置にお
いて、 受動素子の下部層に第2の酸化膜を具備し、該第2の酸
化膜の下部層に当たる半導体基板領域に、平面図で見た
形状が網目模様となる“複数個の空隙を含む領域”を設
置し、前記複数個の空隙を含む領域の構造および/または前記
複数個の空隙の総体積を、前記受動素子の種類または前
記受動素子を形成する領域の構造に無関係に、半導体装
置全体の機械的強度を考慮して決定する、 ことを特徴とする半導体装置。 - 【請求項2】 半導体基板に受動素子または受動素子と
能動素子が混在する回路が組み込まれた半導体装置にお
いて、 受動素子の下部層に酸化膜を具備し、該酸化膜の下部層
に当たる半導体基板領域を、別の酸化膜の層を介して、
上・下2つの領域に分割し、かつ前記上側の半導体基板
領域に、平面図で見た形状が網目模様となる“複数個の
空隙を含む領域”を設置したことを特徴とする半導体装
置。 - 【請求項3】 前記複数個の空隙を含む領域の構造およ
び/または前記複数個の空隙の総体積を、前記受動素子
の種類または前記受動素子を形成する領域の構造に無関
係に、半導体装置全体の機械的強度を考慮して決定する
ことを特徴とする請求項2に記載の半導体装置。 - 【請求項4】 半導体基板に受動素子または受動素子と
能動素子が混在する回路が組み込まれた半導体装置の製
造方法において、 (1) 前記半導体基板上に酸化膜を形成し、エッチングの
マスクとなるレジストを用いて、該酸化膜をエッチング
した後に、該レジストを除去して第1の酸化膜を形成す
る工程と、 (2) 前記工程により形成された第1の酸化膜をマスクと
して、前記半導体基板上に複数個の溝を形成する工程
と、 (3) 前記複数個の溝の内部に塗布膜を埋設して表面を平
坦にし、かつ複数個の溝を持つ領域の上部に第2の酸化
膜を成長させ、該第2の酸化膜上に受動素子を形成する
工程と、 (4) 前記受動素子を形成する領域の一部および前記第2
の酸化膜に、レジストをマスクとして、前記複数個の溝
に埋設された塗布膜に達する貫通孔を開口する工程と、 (5) 前記貫通孔を介して、ウェットエッチングにより、
前記複数個の溝内の塗布膜を除去し、対応する複数個の
空隙を形成する工程と、を有することを特徴とする半導
体装置の製造方法。 - 【請求項5】 前記(1)の工程において、第1の酸化膜
の厚さを500〜2000nmに設定することを特徴とする請
求項4に記載の半導体装置の製造方法。 - 【請求項6】 前記(2)の工程における複数個の溝のう
ち、少なくとも一つの溝の深さを100μm程度に設定す
ることを特徴とする請求項4に記載の半導体装置の製造
方法。 - 【請求項7】 前記(3)の工程における塗布膜として、
SOG(スピンオングラスと称される有機系塗布膜)を用
いることを特徴とする請求項4に記載の半導体装置の製
造方法。 - 【請求項8】 前記(3)の工程において、第2の酸化膜
の厚さを500〜2000nmに設定することを特徴とする請
求項4に記載の半導体装置の製造方法。 - 【請求項9】 前記(4)の工程において、貫通孔を複数
個設けることを特徴とする請求項4に記載の半導体装置
の製造方法。 - 【請求項10】 前記(5)の工程のウェットエッチング
に使用するエッチング剤として、バッファードフッ酸を
使用することを特徴とする請求項4に記載の半導体装置
の製造方法。
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