JPH10144526A - 積層チップインダクタ - Google Patents

Abstract

(57)【要約】 【課題】 低抵抗でかつ高インダクタンスを有し、直流
重畳特性が良好な積層チップインダクタを供給する。 【解決手段】 積層チップインダクタ１０は、磁性体
材料からなる略直方体状のチップ本体１１と、チップ本
体１１と同一長さに設定してチップ本体１１の長さ方向
の両端面から露出するようにチップ本体１１の内部に埋
設された内部導体１２と、チップ本体１１の両端面部分
を被覆し内部導体１２の露出する部分と電気的に接続さ
れた一対の外部電極１３，１４とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積層チップインダ
クタに関するものである。

【０００２】

【従来の技術】従来の積層チップインダクタを図７を用
いて説明する。図９に示した積層チップインダクタ１０
０は、略正四角柱状のセラミックなどからなるチップ本
体１０１と、チップ本体１０１の長さ方向の両端面に電
極取り出し部１０２ａ，１０２ｂが露出するようにチッ
プ本体１０１の内部に埋設された直線帯状の内部導体１
０２と、内部導体１０２の電極取り出し部１０２ａ，１
０２ｂに電気的に接続されかつチップ本体１０１の両端
面およびその周辺に被覆された外部電極１０３，１０４
とから構成される。

【０００３】この積層チップインダクタ１０１は、例え
ば、内部導体１０２の印刷されたフェライト生シートの
上に別のフェライト生シートを積層し、これを焼成して
チップ本体１０１を形成し、このチップ本体１０１の両
端面に銀ペースト等を焼き付けて外部電極１０３，１０
４を形成するなどの方法によって製造されている。

【０００４】

【発明が解決しようとする課題】一般に積層チップイン
ダクタとしては、直流抵抗はできる限り小さく、かつ、
インダクタンスおよびインピーダンスができる限り大き
く、さらに、高周波での直流電流印加によるインピーダ
ンス低下が小さいもの、すなわち、直流重畳特性が良好
なものが求められている。

【０００５】上記従来の積層チップインダクタにおい
て、内部導体は導電ペーストを印刷して形成されてお
り、内部導体の抵抗値を小さくするには形成される内部
導体の膜厚を厚くすればよい。

【０００６】しかしながら、膜厚を厚くするのは、スク
リーン印刷の性質上限界があり、さらに抵抗値を小さく
するには、導電ペーストの材料組成を変更する方法もあ
るが、これにも限界があった。また、インダクタンスお
よびインピーダンスを大きくする手段や直流重畳特性を
良好にする手段も特に発見されていなかった。

【０００７】したがって、本発明の目的は、上述の問題
点を解消するためになされたもので、低抵抗でかつ高イ
ンダクタンスおよび高インピーダンスを有し、直流重畳
特性が良好な積層チップインダクタを提供することにあ
る。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、略直方体のチップ本体と、両端部分がチ
ップ本体の両端面から露出するようにチップ本体の内部
に埋設された内部導体と、チップ本体の両端部分に被覆
されかつ前記内部導体の露出する部分に電気的に接続さ
れた一対の外部電極を備えた積層チップインダクタであ
って、内部導体は、複数の導電層が磁性体層を介して積
層されて構成されていることを特徴としている。

【０００９】また、本発明は、略直方体のチップ本体
と、両端部分がチップ本体の両端面から露出するように
チップ本体の内部に埋設され複数の導電層が磁性体層を
介して積層されてなる内部導体と、チップ本体の両端部
分に被覆されかつ内部導体の露出する部分に電気的に接
続された一対の外部電極を備えた積層チップインダクタ
であって、チップ本体の略中央部でチップ本体の両端面
と平行する面で切断した断面における、チップ本体全体
の断面形状と内部導体全体の断面形状とが、略相似形で
あることを特徴としている。

【００１０】これにより、内部導体は、複数の導体層が
外部電極によって並列接続される構造となっており、低
抵抗化が達成される。

【００１１】また、チップ本体の断面形状と内部導体の
断面形状とが相似形であり、高インダクタンス化および
高インピーダンス化が達成され、直流重畳特性も良好と
なる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１に本発明の第１の実施
の形態に係る積層チップインダクタ１０を示す。この積
層チップインダクタ１０は、磁性体材料からなる略直方
体状のチップ本体１１と、チップ本体１１と同一長さに
設定してチップ本体１１の長さ方向の両端面から露出す
るようにチップ本体１１の内部に埋設された銀や銅など
を主成分とする内部導体１２と、チップ本体１１の両端
面部分を被覆し内部導体１２の露出する部分と電気的に
接続された銀や銅などを主成分とする一対の外部電極１
３，１４とを備えている。

【００１３】この積層チップインダクタ１０は、図２に
示すように、磁性体層であるフェライト生シート１１ａ
を複数層積層し、その上に、銀ペーストや銅ペーストな
どからなる導電体層１２ａが印刷されているフェライト
生シート１１ｂを複数層積層し、さらに、その上にフェ
ライト生シート１１ｃを積層し、これを焼成してチップ
本体１１を形成し、チップ本体１１の両端面に銀ペース
トや銅ペーストを焼き付けて外部電極１３，１４を形成
する方法によって製造される。

【００１４】このように、内部導体１２は、導電体層１
２ａが磁性体層を介して複数層積層され外部電極１３，
１４により並列接続して構成されるもので、積層チップ
インダクタ１０の低抵抗化が達成される。

【００１５】ここで発明者は、導電層の積層数や導電層
の幅を変化させることにより、積層チップインダクタの
インダクタンス値やインピーダンス値が変化することを
確認した。そして、より抵抗値が小さく、よりインダク
タンス値が大きい積層チップインダクタを実現した。こ
れを第２の実施の形態として図３，図４に示す。

【００１６】図３，図４に示すチップインダクタ２０
は、磁性体材料からなる略直方体状のチップ本体２１
と、チップ本体２１と同一長さに設定してチップ本体２
１の長さ方向の両端面から露出するようにチップ本体２
１の内部に埋設された内部導体２２と、チップ本体２１
の両端面部分を被覆し内部導体２２の露出する部分と電
気的に接続された一対の外部電極２３，２４とを備えて
いる。

【００１７】図４に示す断面図において、チップ本体２
１の縦横の長さをＬ１およびＷ１とし、内部導体２２の
縦横の長さをＬ２およびＷ２とすると、この積層チップ
インダクタ２０は、 Ｌ１：Ｗ１≒Ｌ２：Ｗ２ の関係が成り立つように構成されている。つまり、チッ
プ本体２１全体の断面形状と内部導体２２全体の断面形
状とが略相似形である。

【００１８】このように構成された積層チップインダク
タ２０は、低抵抗てかつ高インダクタンス・高インピー
ダンスが得られる。

【００１９】ここで、本発明の第２の実施の形態につい
て実験を行った結果を図５および表１，表２，図６，図
７を用いて説明する。サンプルとしては２種類用意し、
本発明のサンプルをＡサンプル、比較サンプルをＢサン
プルとする。

【００２０】図５に示すように、サンプルＡ，サンプル
Ｂともに、チップ本体の断面形状の大きさは、Ｌ１＝
１．１ｍｍ，Ｗ１＝１．６ｍｍである。そして、サンプ
ルＡの内部導体の抵抗値とサンプルＢの内部導体の抵抗
値をほぼ等しくし、かつ、サンプルＡの内部導体はチッ
プ本体と相似形で、サンプルＢの内部導体はチップ本体
と非相似形とするために、サンプルＡの内部導体の大き
さは、Ｌ２＝０．２７ｍｍ，Ｗ２＝０．３２ｍｍである
のに対し、サンプルＢの内部導体の大きさは、Ｌ２＝
０．１５ｍｍ，Ｗ２＝０．５２ｍｍと設定した。なお、
サンプルＡ，Ｂそれぞれの内部導体の縦と横の積は同一
の値にならないが、これは、内部導体中に磁性体層が含
まれているためである。

【００２１】これらのサンプルＡ，Ｂそれぞれ３０サン
プルずつについて、直流抵抗値Ｒ（Ω），交流電圧の周
波数＝１ＭＨｚにおけるインダクタンスＬ（μＨ），交
流電圧の周波数＝１ＭＨｚにおけるインピーダンスＺ１
（Ω），交流電圧の周波数＝１００ＭＨｚにおけるイン
ピーダンスＺ１００（Ω）の確認を行った。また、これ
らのサンプルＡ，Ｂそれぞれ５サンプルずつについて、
交流電圧の周波数＝１ＭＨｚの状態で印加する直流電流
値を変化させることによるインピーダンスＺ１の変化お
よびその変化率から、積層チップインダクタの特性の一
つの指標である直流重畳特性の確認を行った。

【００２２】

【表１】

【００２３】

【表２】

【００２４】表１に示すように、サンプルＡ，Ｂともに
直流抵抗値に大きな差は認められないが、インダクタン
スＬ，インピーダンスＺ１，Ｚ１００は、本発明品であ
るサンプルＡの方が比較品であるサンプルＢより大きい
ことが確認された。このように、本発明の第２の実施の
形態に示した積層チップインダクタ２０のように、チッ
プ本体の断面形状と内部導体の断面形状を相似関係とす
ることにより、低抵抗を保ちつつ、高インダクタンス化
および高インピーダンス化することが可能となる。

【００２５】また、表２，図６，図７に示すように、本
発明品であるサンプルＡは比較品であるサンプルＢより
インピーダンスＺ１の低下率が小さいことが確認され、
特に、印加電流０．２Ａから１．５Ａの範囲においてイ
ンピーダンスＺ１の低下率が小さいことが確認された。
本発明品の方が比較品と比べてインピーダンスの低下率
がより小さいということは、本発明品の方がより直流重
畳特性が良好であるということである。

【００２６】以上に示した実施の形態において、内部導
体の幅は一定に形成されているが、例えば図８に示すよ
うに、内部導体５２が、チップ本体１１の両端面部にお
いては、チップ本体１１の端面幅と等しい端面幅で形成
された積層チップインダクタ５０としてもよい。これに
より、内部導体５２と外部電極１３，１４との接触面積
が大きくなり、内部導体５２と外部電極１３，１４との
接触状態を安定にし直流抵抗が不要に増大するのを防止
するとともに、内部導体５２と外部電極１３，１４との
間で断線することを防ぎ接続信頼性が向上される。な
お、積層チップインダクタ５０において、内部導体５２
以外の構成については第１の実施の形態で示した積層チ
ップインダクタ１０と同一であるため、同一番号を付し
その説明を省略する。

【００２７】また、本発明に係る積層チップインダクタ
は前記実施の形態に限定するものでなく、その要旨の範
囲内で種々に変形することができる。

【００２８】

【発明の効果】以上のように、本発明による積層チップ
インダクタでは、内部導体が複数の導体層が外部電極に
よって並列接続される構造となっており、低抵抗化が達
成される。

【００２９】また、チップ本体の断面形状と内部導体の
断面形状とが相似形であり、高インダクタンス化および
高インピーダンス化が達成され、直流重畳特性も良好と
なるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る積層チップイ
ンダクタの構造を示す透視斜視図である。

【図２】本発明の第１の実施の形態に係る積層チップイ
ンダクタの製造方法を示す分解斜視図である。

【図３】本発明の第２の実施の形態に係る積層チップイ
ンダクタの構造を示す透視斜視図である。

【図４】図３のＡ−Ａ線断面図である。

【図５】実験用のサンプルを説明する断面図である。

【図６】印加電流とインピーダンスとの関係を示す図で
ある。

【図７】印加電流とインピーダンスの変化率との関係を
示す図である。

【図８】本発明の積層チップインダクタに係る内部導体
の他の構造を示す透視斜視図である。

【図９】従来の積層チップインダクタの構造を示す透視
斜視図である。

【符号の説明】

１０，２０，５０ 積層チップインダクタ １１，２１ チップ本体 １２，２２，５２ 内部導体 １３，１４，２３，２４ 外部電極 １１ａ 磁性体層 １２ａ 導電体層

Claims (2)

【特許請求の範囲】
1. 【請求項１】 略直方体のチップ本体と、両端部分が前
   記チップ本体の両端面から露出するように当該チップ本
   体の内部に埋設された内部導体と、前記チップ本体の両
   端部分に被覆されかつ前記内部導体の露出する部分に電
   気的に接続された一対の外部電極を備えた積層チップイ
   ンダクタであって、前記内部導体は、複数の導電層が磁
   性体層を介して積層されて構成されていることを特徴と
   する積層チップインダクタ。
2. 【請求項２】 略直方体のチップ本体と、両端部分が前
   記チップ本体の両端面から露出するように当該チップ本
   体の内部に埋設され、複数の導電層が磁性体層を介して
   積層されてなる内部導体と、前記チップ本体の両端部分
   に被覆されかつ前記内部導体の露出する部分に電気的に
   接続された一対の外部電極を備えた積層チップインダク
   タであって、前記チップ本体の略中央部で前記チップ本
   体の両端面と平行する面で切断した断面における、前記
   チップ本体全体の断面形状と前記内部導体全体の断面形
   状とが、略相似形であることを特徴とする積層チップイ
   ンダクタ。