JPH1197256A - 積層型チップインダクタ - Google Patents
積層型チップインダクタInfo
- Publication number
- JPH1197256A JPH1197256A JP9273865A JP27386597A JPH1197256A JP H1197256 A JPH1197256 A JP H1197256A JP 9273865 A JP9273865 A JP 9273865A JP 27386597 A JP27386597 A JP 27386597A JP H1197256 A JPH1197256 A JP H1197256A
- Authority
- JP
- Japan
- Prior art keywords
- coil
- green sheet
- chip inductor
- conductor pattern
- magnetic material
- Prior art date
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- Pending
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- Insulating Of Coils (AREA)
- Coils Or Transformers For Communication (AREA)
- Coils Of Transformers For General Uses (AREA)
Abstract
(57)【要約】
【課題】 表面実装型で大電流に耐え得る安価で、か
つ、高性能な積層型チップインダクタを提供する。 【解決手段】 １ターン未満の導体パターンを設けた磁
性体よりなるグリーンシート２，３，４，５と、スルー
ホール６１を設けたグリーンシート６を交互に積層し、
スルーホール６１を介して、導体パターン２１，３１，
４１，５１の端部を接続してコイルを形成して第一のコ
イル１０および第二のコイル２０となし、第一のコイル
１０と第二のコイル２０の間に非磁性層であるグリーン
シート１を設ける。また、第一、および第二のそれぞれ
のコイル内で、導体パターンを設けた磁性体よりなるグ
リーンシートのうち最上層と最下層に位置するグリーン
シート２，５の導体パターン２１，５１の端部２３，５
３は外部電極に接続する。
つ、高性能な積層型チップインダクタを提供する。 【解決手段】 １ターン未満の導体パターンを設けた磁
性体よりなるグリーンシート２，３，４，５と、スルー
ホール６１を設けたグリーンシート６を交互に積層し、
スルーホール６１を介して、導体パターン２１，３１，
４１，５１の端部を接続してコイルを形成して第一のコ
イル１０および第二のコイル２０となし、第一のコイル
１０と第二のコイル２０の間に非磁性層であるグリーン
シート１を設ける。また、第一、および第二のそれぞれ
のコイル内で、導体パターンを設けた磁性体よりなるグ
リーンシートのうち最上層と最下層に位置するグリーン
シート２，５の導体パターン２１，５１の端部２３，５
３は外部電極に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、表面実装型電子部
品として用いられる積層型チップインダクタに関する。
品として用いられる積層型チップインダクタに関する。
【０００２】
【従来の技術】従来の積層型チップインダクタは、近年
の電子部品の軽薄短小化に伴い、インダクタ内部のコイ
ルの大きさに対し、磁性体の体積比率が非常に少なくな
っており、低いアンペアターンで磁気的に飽和してしま
うため、電流値の小さい信号ラインに用いられ、電流値
の大きい電源系ラインには用いられていなかった。
の電子部品の軽薄短小化に伴い、インダクタ内部のコイ
ルの大きさに対し、磁性体の体積比率が非常に少なくな
っており、低いアンペアターンで磁気的に飽和してしま
うため、電流値の小さい信号ラインに用いられ、電流値
の大きい電源系ラインには用いられていなかった。
【０００３】また、インダクタの内部導体の断面積を最
大限に大きくしたり、同じコイルを並列に設けたりし
て、電源系ラインに用いても、互いのコイルによるクロ
ストークでインダクタンスがばらついたり、また磁気的
飽和により直流重畳特性が悪く、電流値が大きくなるに
従いインダクタンス値が低下するという電気的特性上の
問題があった。
大限に大きくしたり、同じコイルを並列に設けたりし
て、電源系ラインに用いても、互いのコイルによるクロ
ストークでインダクタンスがばらついたり、また磁気的
飽和により直流重畳特性が悪く、電流値が大きくなるに
従いインダクタンス値が低下するという電気的特性上の
問題があった。
【０００４】
【発明が解決しようとする課題】しかしながら、近年の
電子機器、装置における小形化、低ピッチ化、高密度化
の要求はめざましく、電源系ラインに用いる表面実装型
で大電流に耐え得る積層型チップインダクタの実現が求
められている。
電子機器、装置における小形化、低ピッチ化、高密度化
の要求はめざましく、電源系ラインに用いる表面実装型
で大電流に耐え得る積層型チップインダクタの実現が求
められている。
【０００５】そこで、本発明の課題は、表面実装型で大
電流に耐え得る安価で、かつ、高性能な積層型チップイ
ンダクタを提供することにある。
電流に耐え得る安価で、かつ、高性能な積層型チップイ
ンダクタを提供することにある。
【０００６】
【課題を解決するための手段】本発明は、１ターン未満
の導体パターンを設けた磁性体よりなるグリーンシート
と、スルーホールを設けた磁性体よりなるグリーンシー
トを交互に積層し、前記スルーホールを介して、前記導
体パターンの端部を接続してコイルを形成して第一のコ
イルとし、第一のコイルと同様にして第二のコイルを形
成し、前記第一と第二のコイルの間に非磁性層を設ける
積層型チップインダクタである。
の導体パターンを設けた磁性体よりなるグリーンシート
と、スルーホールを設けた磁性体よりなるグリーンシー
トを交互に積層し、前記スルーホールを介して、前記導
体パターンの端部を接続してコイルを形成して第一のコ
イルとし、第一のコイルと同様にして第二のコイルを形
成し、前記第一と第二のコイルの間に非磁性層を設ける
積層型チップインダクタである。
【０００７】さらに、本発明は、前記非磁性層はセラミ
ックスよりなる上記の積層型チップインダクタである。
ックスよりなる上記の積層型チップインダクタである。
【０００８】さらに、本発明は、上記のセラミックスが
ＺｎＦｅ2Ｏ4，ＴｉＯ2，ＷＯ2，Ｔａ2Ｏ5、コージュラ
イト系セラミックス、ＢａＳｎＮ系セラミックス、Ｃａ
ＭｇＳｉＡｌＢ系セラミックスのいずれかよりなる積層
型チップインダクタである。
ＺｎＦｅ2Ｏ4，ＴｉＯ2，ＷＯ2，Ｔａ2Ｏ5、コージュラ
イト系セラミックス、ＢａＳｎＮ系セラミックス、Ｃａ
ＭｇＳｉＡｌＢ系セラミックスのいずれかよりなる積層
型チップインダクタである。
【０００９】また、本発明は、第一、および第二のそれ
ぞれのコイル内で、導体パターンを設けた磁性体よりな
るグリーンシートのうち、最上層と最下層に位置するグ
リーンシートの導体パターンの端部は、外部電極に接続
されている上記の積層型チップインダクタである。
ぞれのコイル内で、導体パターンを設けた磁性体よりな
るグリーンシートのうち、最上層と最下層に位置するグ
リーンシートの導体パターンの端部は、外部電極に接続
されている上記の積層型チップインダクタである。
【００１０】上記のように、第一のコイルと第二のコイ
ルを等価回路的には並列回路（図４）にして、許容電流
値を増やして大電流に耐え得るようにするとともに、第
一のコイルと第二のコイルの間に非磁性セラミックスを
介在させれば、互いのコイルのクロストークや磁性層の
厚さのばらつきによるインダクタンスのばらつきを抑制
できる。
ルを等価回路的には並列回路（図４）にして、許容電流
値を増やして大電流に耐え得るようにするとともに、第
一のコイルと第二のコイルの間に非磁性セラミックスを
介在させれば、互いのコイルのクロストークや磁性層の
厚さのばらつきによるインダクタンスのばらつきを抑制
できる。
【００１１】すなわち、第一のコイルと第二のコイルの
間に磁気的空隙が存在するために、磁性層を介在させた
場合に比べ、大電流を流した場合、磁気的飽和をおさえ
ることができる。そのため、希望する所定の特性を実現
するインダクタの低価格化と小型化ができ、電源系ライ
ンの使用に耐え得る、良好なインダクタンスの直流重畳
特性を有する、高性能ノイズ対策フィルタ等の用途に適
したインダクタが得られる。
間に磁気的空隙が存在するために、磁性層を介在させた
場合に比べ、大電流を流した場合、磁気的飽和をおさえ
ることができる。そのため、希望する所定の特性を実現
するインダクタの低価格化と小型化ができ、電源系ライ
ンの使用に耐え得る、良好なインダクタンスの直流重畳
特性を有する、高性能ノイズ対策フィルタ等の用途に適
したインダクタが得られる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１３】図１に、本発明の積層型チップインダクタ
の分解説明図を示す。
の分解説明図を示す。
【００１４】まず、絶縁性磁性粉末に対してバインダ樹
脂（ＰＶＢ樹脂）５ｗｔ％、有機系溶剤（エチレングリ
コールエーテル系）６０ｗｔ％等を添加し、混合を行
い、スラリー化した。このスラリーをドクターブレード
法を用いて高分子化合物（ポリエチレンテレフタレー
ト）よりなるフィルム上に塗布して、膜厚２００〜６０
０μｍの長尺な絶縁性磁性体のグリーンシートを作り、
所定の寸法に切断した。
脂（ＰＶＢ樹脂）５ｗｔ％、有機系溶剤（エチレングリ
コールエーテル系）６０ｗｔ％等を添加し、混合を行
い、スラリー化した。このスラリーをドクターブレード
法を用いて高分子化合物（ポリエチレンテレフタレー
ト）よりなるフィルム上に塗布して、膜厚２００〜６０
０μｍの長尺な絶縁性磁性体のグリーンシートを作り、
所定の寸法に切断した。
【００１５】図１に示すように、得られたグリーンシー
ト上に銀ペーストを用いてスクリーン印刷法により導体
を用いて、所定の導体パターン２１，３１，４１，５１
を印刷し、加熱により乾燥させ、１ターン未満の導体パ
ターンを設けた磁性体よりなるグリーンシート２，３，
４，５を得た。導体パターン２１の端部２３および導体
パターン５１の端部５３は、それぞれグリーンシート２
および５の端部に位置している。
ト上に銀ペーストを用いてスクリーン印刷法により導体
を用いて、所定の導体パターン２１，３１，４１，５１
を印刷し、加熱により乾燥させ、１ターン未満の導体パ
ターンを設けた磁性体よりなるグリーンシート２，３，
４，５を得た。導体パターン２１の端部２３および導体
パターン５１の端部５３は、それぞれグリーンシート２
および５の端部に位置している。
【００１６】また、導体パターン２１の一端は、グリー
ンシート２と３を積層したとき、導体パターン３１の一
端に重なるように位置させている。同様に、導体パター
ン３１の他端は次に重ねられるグリーンシート上の導体
パターンの一端に重なるように位置させているが、図の
煩雑さを避けるため、途中の導体パターンを設けたグリ
ーンシートを省略して図示している。
ンシート２と３を積層したとき、導体パターン３１の一
端に重なるように位置させている。同様に、導体パター
ン３１の他端は次に重ねられるグリーンシート上の導体
パターンの一端に重なるように位置させているが、図の
煩雑さを避けるため、途中の導体パターンを設けたグリ
ーンシートを省略して図示している。
【００１７】また、図１に示すように、得られたグリー
ンシート上にパンチを用いて所定の位置にスルーホール
を開けて、加熱により乾燥させ、スルーホール６１を設
けた磁性体よりなるグリーンシート６を得た。スルーホ
ール６１のグリーンシート６上の位置は、上下に位置す
るグリーンシート２，３の導体パターン２１，３１の端
部の位置に合わせてある。スルーホールの位置も、事実
上は、数カ所になるが、図の煩雑さを避けるため、途中
のスルーホールを設けたグリーンシートを省略して図示
している。
ンシート上にパンチを用いて所定の位置にスルーホール
を開けて、加熱により乾燥させ、スルーホール６１を設
けた磁性体よりなるグリーンシート６を得た。スルーホ
ール６１のグリーンシート６上の位置は、上下に位置す
るグリーンシート２，３の導体パターン２１，３１の端
部の位置に合わせてある。スルーホールの位置も、事実
上は、数カ所になるが、図の煩雑さを避けるため、途中
のスルーホールを設けたグリーンシートを省略して図示
している。
【００１８】また、絶縁性非磁性粉末に対してバインダ
樹脂（ＰＶＢ樹脂）５ｗｔ％、有機系溶剤（エチレング
リコールエーテル系）６０ｗｔ％等を添加し、スラリー
化した。このスラリーをドクターブレード法を用いて高
分子化合物（ポリエチレンテレフタレート）よりなるフ
ィルム上に塗布して、膜厚５０〜１００μｍの長尺な絶
縁性非磁性体のグリーンシートを作り、所定の寸法に切
断してセラミックスよりなる非磁性層にするグリーンシ
ート１を得た。
樹脂（ＰＶＢ樹脂）５ｗｔ％、有機系溶剤（エチレング
リコールエーテル系）６０ｗｔ％等を添加し、スラリー
化した。このスラリーをドクターブレード法を用いて高
分子化合物（ポリエチレンテレフタレート）よりなるフ
ィルム上に塗布して、膜厚５０〜１００μｍの長尺な絶
縁性非磁性体のグリーンシートを作り、所定の寸法に切
断してセラミックスよりなる非磁性層にするグリーンシ
ート１を得た。
【００１９】上記のようにして得られた、１ターン未満
の導体パターン２１，３１，４１，５１を設けた磁性体
よりなるグリーンシート２，３，４，５と、スルーホー
ル６１を設けた磁性体よりなるグリーンシート６を、図
１に示すように、交互に積層して第一のコイル１０とな
し、全く同様にして、もう一つのコイルを形成して第二
のコイル２０となし、第一のコイル１０と第二のコイル
２０の間にグリーンシート１を介在せしめ、また、第一
のコイル１０と第二のコイル２０のグリーンシート１の
接する面の反対側の面に、磁性体よりなるグリーンシー
ト７を配置した。
の導体パターン２１，３１，４１，５１を設けた磁性体
よりなるグリーンシート２，３，４，５と、スルーホー
ル６１を設けた磁性体よりなるグリーンシート６を、図
１に示すように、交互に積層して第一のコイル１０とな
し、全く同様にして、もう一つのコイルを形成して第二
のコイル２０となし、第一のコイル１０と第二のコイル
２０の間にグリーンシート１を介在せしめ、また、第一
のコイル１０と第二のコイル２０のグリーンシート１の
接する面の反対側の面に、磁性体よりなるグリーンシー
ト７を配置した。
【００２０】第一、第二、それぞれのコイル内では、導
体パターンを有するグリーンシートの最上層のグリーン
シート５と、最下層のグリーンシート２の導体パターン
の端部５３，および２３は、外部電極に接続できるよう
に、グリーンシートの端部に位置させている。
体パターンを有するグリーンシートの最上層のグリーン
シート５と、最下層のグリーンシート２の導体パターン
の端部５３，および２３は、外部電極に接続できるよう
に、グリーンシートの端部に位置させている。
【００２１】上記のようにして得られた積層物をホット
プレスにより圧着し、未焼成積層体を得た。次いで、こ
の未焼成積層体を所定の大きさに切断し、未焼成の積層
体チップを得た。
プレスにより圧着し、未焼成積層体を得た。次いで、こ
の未焼成積層体を所定の大きさに切断し、未焼成の積層
体チップを得た。
【００２２】さらに、これらの未焼成の積層体チップを
大気雰囲気中で脱バインダーした後に、大気焼成による
一体焼成を行い、さらに、積層体チップの面取りのため
バレル研磨を行い、インダクタンス素子８（図２）を得
た。インダクタンス素子８の側面には、導体パターンの
端部５３が露出し、反対側の側面には、同様に導体パタ
ーンの端部２３が露出しているが、図中では省略してい
る。
大気雰囲気中で脱バインダーした後に、大気焼成による
一体焼成を行い、さらに、積層体チップの面取りのため
バレル研磨を行い、インダクタンス素子８（図２）を得
た。インダクタンス素子８の側面には、導体パターンの
端部５３が露出し、反対側の側面には、同様に導体パタ
ーンの端部２３が露出しているが、図中では省略してい
る。
【００２３】インダクタンス素子８の導体パターンの端
部５３，２３が露出している面に、銀ペースト等をディ
ップにより塗布し、所定の温度と時間で乾燥させた後、
約６００℃の温度で大気雰囲気中で焼き付けし、さら
に、焼き付けした銀ペーストの上に導電性を良くする表
面処理を施して、外部電極９を形成せしめ、本発明の積
層型インダクタ１１を得た（図３）。
部５３，２３が露出している面に、銀ペースト等をディ
ップにより塗布し、所定の温度と時間で乾燥させた後、
約６００℃の温度で大気雰囲気中で焼き付けし、さら
に、焼き付けした銀ペーストの上に導電性を良くする表
面処理を施して、外部電極９を形成せしめ、本発明の積
層型インダクタ１１を得た（図３）。
【００２４】
【実施例】図１に示すように、磁性体よりなるグリーン
シート２，３，４，５，６，７の厚さを２５０μｍと
し、導体パターン２１，３１，４１，５１の幅を２００
μｍ、厚さを２０μｍとし、非磁性セラミックスである
亜鉛フェライトよりなるグリーンシート１の厚さを８０
μｍとし、総数１３枚のグリーンシートを積層し、上記
のようにして、大きさ２ｍｍ×１.２５ｍｍ×１ｍｍ
（積層方向１ｍｍ）の本発明の積層型インダクタを得
た。
シート２，３，４，５，６，７の厚さを２５０μｍと
し、導体パターン２１，３１，４１，５１の幅を２００
μｍ、厚さを２０μｍとし、非磁性セラミックスである
亜鉛フェライトよりなるグリーンシート１の厚さを８０
μｍとし、総数１３枚のグリーンシートを積層し、上記
のようにして、大きさ２ｍｍ×１.２５ｍｍ×１ｍｍ
（積層方向１ｍｍ）の本発明の積層型インダクタを得
た。
【００２５】図５に、本発明の積層型インダクタの電気
的特性である直流重畳特性を示す。実線は本発明の積層
型インダクタのインダクタンス対電流値を示し、破線は
同寸法の従来の積層型インダクタのインダクタンス対電
流値を示す。
的特性である直流重畳特性を示す。実線は本発明の積層
型インダクタのインダクタンス対電流値を示し、破線は
同寸法の従来の積層型インダクタのインダクタンス対電
流値を示す。
【００２６】図５に示すように、本発明の積層型インダ
クタは、従来の積層型インダクタに比べはるかに大きい
電流でも磁気的飽和にいたらず、大電流に耐え得ること
を示した。本実施例におけるインダクタンス値は、電流
値６Ａに対し約５マイクロヘンリであり、従来の積層型
インダクタにあっては電流値１Ａで約５マイクロヘンリ
であった。
クタは、従来の積層型インダクタに比べはるかに大きい
電流でも磁気的飽和にいたらず、大電流に耐え得ること
を示した。本実施例におけるインダクタンス値は、電流
値６Ａに対し約５マイクロヘンリであり、従来の積層型
インダクタにあっては電流値１Ａで約５マイクロヘンリ
であった。
【００２７】本実施例では、非磁性のセラミックスとし
て、ＺｎＦｅ2Ｏ4を用いて説明したが、ＴｉＯ2、Ｗ
Ｏ2、Ｔａ2Ｏ5、コージュライト系セラミックス、Ｂａ
ＳｎＮ系セラミックス、あるいはＣａＭｇＳｉＡｌＢ系
セラミックスのいずれかを用いても、その効果に変わり
はない。
て、ＺｎＦｅ2Ｏ4を用いて説明したが、ＴｉＯ2、Ｗ
Ｏ2、Ｔａ2Ｏ5、コージュライト系セラミックス、Ｂａ
ＳｎＮ系セラミックス、あるいはＣａＭｇＳｉＡｌＢ系
セラミックスのいずれかを用いても、その効果に変わり
はない。
【００２８】
【発明の効果】本発明によれば、表面実装型で大電流に
耐え得る安価で、かつ、高性能な積層型チップインダク
タが得られる。
耐え得る安価で、かつ、高性能な積層型チップインダク
タが得られる。
【図１】本発明の積層型チップインダクタを示す分解説
明図。
明図。
【図２】本発明の積層型チップインダクタのインダクタ
ンス素子の斜視図。
ンス素子の斜視図。
【図３】本発明の積層型チップインダクタの斜視図。
【図４】本発明の積層型インダクタの等価回路図。
【図５】本発明と従来の積層型インダクタの直流重畳特
性図。
性図。
１ （非磁性セラミックスよりなる）グリーンシート ２，３，４，５ （導体パターンを設けた磁性体より
なる）グリーンシート ２１，３１，４１，５１ （１ターン未満の）導体パ
ターン ６ （スルーホールを設けた磁性体よりなる）グリー
ンシート ６１ スルーホール ７ （磁性体よりなる）グリーンシート ８ インダクタンス素子 ９ 外部電極 １０ （第一の）コイル １１ （本発明の）積層型インダクタ ２０ （第二の）コイル ２３，５３ （導体パターンの）端部
なる）グリーンシート ２１，３１，４１，５１ （１ターン未満の）導体パ
ターン ６ （スルーホールを設けた磁性体よりなる）グリー
ンシート ６１ スルーホール ７ （磁性体よりなる）グリーンシート ８ インダクタンス素子 ９ 外部電極 １０ （第一の）コイル １１ （本発明の）積層型インダクタ ２０ （第二の）コイル ２３，５３ （導体パターンの）端部
Claims (4)
- 【請求項１】 １ターン未満の導体パターンを設けた磁
性体よりなるグリーンシートと、スルーホールを設けた
磁性体よりなるグリーンシートを交互に積層し、前記ス
ルーホールを介して前記導体パターンの端部を接続して
コイルを形成して第一のコイルとし、第一のコイルと同
様にして第二のコイルを形成し、前記第一と第二のコイ
ルの間に非磁性層を設けることを特徴とする積層型チッ
プインダクタ。 - 【請求項２】 前記非磁性層はセラミックスよりなるこ
とを特徴とする請求項１記載の積層型チップインダク
タ。 - 【請求項３】 請求項２記載のセラミックスは、ＺｎＦ
ｅ2Ｏ4，ＴｉＯ2，ＷＯ2，Ｔａ2Ｏ5、コージュライト系
セラミックス、ＢａＳｎＮ系セラミックス、ＣａＭｇＳ
ｉＡｌＢ系セラミックスのいずれかよりなることを特徴
とする積層型チップインダクタ。 - 【請求項４】 第一、および第二のそれぞれのコイル内
で、有効な導体パターンを設けた磁性体よりなるグリー
ンシートのうち、最上層と最下層に位置するグリーンシ
ートの導体パターンの端部は、外部電極に接続されてい
ることを特徴とする請求項１ないし３のいずれかに記載
の積層型チップインダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9273865A JPH1197256A (ja) | 1997-09-18 | 1997-09-18 | 積層型チップインダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9273865A JPH1197256A (ja) | 1997-09-18 | 1997-09-18 | 積層型チップインダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197256A true JPH1197256A (ja) | 1999-04-09 |
Family
ID=17533644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9273865A Pending JPH1197256A (ja) | 1997-09-18 | 1997-09-18 | 積層型チップインダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197256A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1189293A2 (de) * | 2000-08-21 | 2002-03-20 | Infineon Technologies AG | Monolithisch integrierbare Induktivität |
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| WO2007040029A1 (ja) * | 2005-10-03 | 2007-04-12 | Murata Manufacturing Co., Ltd. | 積層コイル |
| WO2007043309A1 (ja) * | 2005-10-14 | 2007-04-19 | Murata Manufacturing Co., Ltd. | 積層コイル部品 |
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| US8587400B2 (en) | 2008-07-30 | 2013-11-19 | Taiyo Yuden Co., Ltd. | Laminated inductor, method for manufacturing the laminated inductor, and laminated choke coil |
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