JPH09186019A - 積層型磁気素子 - Google Patents
積層型磁気素子Info
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- JPH09186019A JPH09186019A JP7342552A JP34255295A JPH09186019A JP H09186019 A JPH09186019 A JP H09186019A JP 7342552 A JP7342552 A JP 7342552A JP 34255295 A JP34255295 A JP 34255295A JP H09186019 A JPH09186019 A JP H09186019A
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- Japan
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- laminated
- ferrite
- laminated magnetic
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Abstract
(57)【要約】
【課題】 従来よりも出力容量の高い積層型磁気素子を
提供すること。 【解決手段】 導体層とセラミック層とを交互に積層し
てなる積層型磁気素子において、前記セラミック層をMn
Zn系フェライトで構成したことを特徴とする積層型磁気
素子である。
提供すること。 【解決手段】 導体層とセラミック層とを交互に積層し
てなる積層型磁気素子において、前記セラミック層をMn
Zn系フェライトで構成したことを特徴とする積層型磁気
素子である。
Description
【０００１】
【発明の属する技術分野】この発明は、スクリーン印刷
法、シート成形法による厚膜形成法、蒸着法などを組み
合わせて形成される積層型磁気素子に関し、特に、イン
ダクターやトランス等に用いて好適な出力容量が大きい
積層型磁気素子について提案する。
法、シート成形法による厚膜形成法、蒸着法などを組み
合わせて形成される積層型磁気素子に関し、特に、イン
ダクターやトランス等に用いて好適な出力容量が大きい
積層型磁気素子について提案する。
【０００２】
【従来の技術】最近では、電子機器の小型軽量化に伴
い、それを構成する部品、例えばチップ抵抗やチップコ
ンデンサー、チップインダクターなどに代表される表面
実装部品の小型化が強く求められている。これらの表面
実装部品のうち、この発明に係わるインダクターやトラ
ンスなどの小型磁気素子は、捲線型と積層型に大きく分
類される。特に、積層型磁気素子は小型化に有利であ
り、既に、1608型（ 1.6mm×0.8mm ）のものが量産化さ
れている。
い、それを構成する部品、例えばチップ抵抗やチップコ
ンデンサー、チップインダクターなどに代表される表面
実装部品の小型化が強く求められている。これらの表面
実装部品のうち、この発明に係わるインダクターやトラ
ンスなどの小型磁気素子は、捲線型と積層型に大きく分
類される。特に、積層型磁気素子は小型化に有利であ
り、既に、1608型（ 1.6mm×0.8mm ）のものが量産化さ
れている。
【０００３】このような積層型磁気素子は、磁性体部分
（コア層）と導体部分（内部電極）とで構成され、磁性
体部分（コア層）としてNiZn系フェライト、導体部分
（内部電極）としてAgを用いるのが一般的であり、例え
ば、スルーホールなどにより各シート間の電極を電気的
に接続してなる構造で電極が印刷された，複数枚のフェ
ライトシートを重ね合わせ、焼結することにより製造さ
れる（特開平４−180610号公報参照）。
（コア層）と導体部分（内部電極）とで構成され、磁性
体部分（コア層）としてNiZn系フェライト、導体部分
（内部電極）としてAgを用いるのが一般的であり、例え
ば、スルーホールなどにより各シート間の電極を電気的
に接続してなる構造で電極が印刷された，複数枚のフェ
ライトシートを重ね合わせ、焼結することにより製造さ
れる（特開平４−180610号公報参照）。
【０００４】このように、積層型磁気素子は小型化に有
利であるとともに、金属電極がフェライト内部に埋め込
まれた構造をとるため、漏洩磁界が小さく高密度実装化
にも有利であるという特徴がある。
利であるとともに、金属電極がフェライト内部に埋め込
まれた構造をとるため、漏洩磁界が小さく高密度実装化
にも有利であるという特徴がある。
【０００５】
【発明が解決しようとする課題】しかしながら、コア材
としてNiZn系フェライトを用いる従来の積層型磁気素子
は、NiZn系フェライトの透磁率および磁束密度が共に低
く、コアロスが大きいために、例えば、積層型のチップ
トランスを構成すると、出力容量に限界があるという問
題があった。
としてNiZn系フェライトを用いる従来の積層型磁気素子
は、NiZn系フェライトの透磁率および磁束密度が共に低
く、コアロスが大きいために、例えば、積層型のチップ
トランスを構成すると、出力容量に限界があるという問
題があった。
【０００６】この発明の目的は、従来技術が抱える上記
問題を有利に解決することにあり、従来よりも出力容量
の高い積層型磁気素子を提供することにある。
問題を有利に解決することにあり、従来よりも出力容量
の高い積層型磁気素子を提供することにある。
【０００７】
【課題を解決するための手段】発明者らは、上記目的の
実現に向け鋭意研究した。その結果、透磁率および磁束
密度がNiZn系フェライトよりも高く、コアロスの低いMn
Zn系フェライトをコア材として用いると、積層型磁気素
子の出力容量が向上することを新たに知見し、この発明
を完成するに至った。
実現に向け鋭意研究した。その結果、透磁率および磁束
密度がNiZn系フェライトよりも高く、コアロスの低いMn
Zn系フェライトをコア材として用いると、積層型磁気素
子の出力容量が向上することを新たに知見し、この発明
を完成するに至った。
【０００８】すなわち、この発明は、 (1)導体層とセラミック層とを交互に積層してなる積層
型磁気素子において、前記セラミック層をMnZn系フェラ
イトで構成したことを特徴とする積層型磁気素子であ
る。 (2)導体層とセラミック層とを交互に積層してなる積層
型磁気素子において、前記セラミック層は、その外郭部
を電気的絶縁体で被覆構成すると共に、その内部をMnZn
系フェライトで構成したものであることを特徴とする積
層型磁気素子である。 (3)導体層とセラミック層とを交互に積層してなる積層
型磁気素子において、前記セラミック層をMnZn系フェラ
イトで構成し、かつこのセラミック層と導体層との間に
電気的絶縁体の層を介在させたことを特徴とする積層型
磁気素子である。
型磁気素子において、前記セラミック層をMnZn系フェラ
イトで構成したことを特徴とする積層型磁気素子であ
る。 (2)導体層とセラミック層とを交互に積層してなる積層
型磁気素子において、前記セラミック層は、その外郭部
を電気的絶縁体で被覆構成すると共に、その内部をMnZn
系フェライトで構成したものであることを特徴とする積
層型磁気素子である。 (3)導体層とセラミック層とを交互に積層してなる積層
型磁気素子において、前記セラミック層をMnZn系フェラ
イトで構成し、かつこのセラミック層と導体層との間に
電気的絶縁体の層を介在させたことを特徴とする積層型
磁気素子である。
【０００９】なお、上記 (2)または(3) に記載の積層型
磁気素子において、電気的絶縁体は、NiZn系フェライ
ト、SiO2、TiO2、Al2O3 およびAlN のなかから選ばれる
いずれか少なくとも１種以上であることが望ましい。ま
た、上記 (2)または(3) に記載の積層型磁気素子におい
て、電気的絶縁体に対するMnZn系フェライトの体積比率
は１以上であることが望ましい。
磁気素子において、電気的絶縁体は、NiZn系フェライ
ト、SiO2、TiO2、Al2O3 およびAlN のなかから選ばれる
いずれか少なくとも１種以上であることが望ましい。ま
た、上記 (2)または(3) に記載の積層型磁気素子におい
て、電気的絶縁体に対するMnZn系フェライトの体積比率
は１以上であることが望ましい。
【００１０】
【発明の実施の形態】この発明の積層型磁気素子は、積
層型磁気素子を構成するセラミック層をMnZn系フェライ
トで構成した点に特徴がある。これにより、透磁率およ
び磁束密度が従来に比べて向上し、その結果、積層型磁
気素子の出力容量が向上する。
層型磁気素子を構成するセラミック層をMnZn系フェライ
トで構成した点に特徴がある。これにより、透磁率およ
び磁束密度が従来に比べて向上し、その結果、積層型磁
気素子の出力容量が向上する。
【００１１】ここで、MnZn系フェライトは、スピネル構
造をもつフェライトが望ましく、具体的には、基本成分
組成が MnO：25〜45 mol％、 ZnO：５〜20 mol％、残部
Fe2O3であるMnZn系フェライトを用いることが望まし
い。
造をもつフェライトが望ましく、具体的には、基本成分
組成が MnO：25〜45 mol％、 ZnO：５〜20 mol％、残部
Fe2O3であるMnZn系フェライトを用いることが望まし
い。
【００１２】このような積層型磁気素子において、MnZn
系フェライトは電気的絶縁体ではないが、Agなどの金属
電極に比べるとその比抵抗は108 程度も大きい。それ故
に、電極層（導体層）とフェライト層（セラミック層）
の間に絶縁層を設けなくてもほとんどの電流は電極層に
流れることになる。したがって、この発明では、絶縁層
は必ずしも必須ではない。
系フェライトは電気的絶縁体ではないが、Agなどの金属
電極に比べるとその比抵抗は108 程度も大きい。それ故
に、電極層（導体層）とフェライト層（セラミック層）
の間に絶縁層を設けなくてもほとんどの電流は電極層に
流れることになる。したがって、この発明では、絶縁層
は必ずしも必須ではない。
【００１３】しかしながら、回路上、電気的な絶縁が要
求されるときは、電極層（導体層）とフェライト層（セ
ラミック層）の間に電気的絶縁体の層を設けることが必
要である。そこでこの発明では、上記電気的絶縁体の層
を、導体層とセラミック層の間に絶縁層として設ける。
求されるときは、電極層（導体層）とフェライト層（セ
ラミック層）の間に電気的絶縁体の層を設けることが必
要である。そこでこの発明では、上記電気的絶縁体の層
を、導体層とセラミック層の間に絶縁層として設ける。
【００１４】このような電気的絶縁体の層は、その形成
方法に限定はなく、例えば、電極層よりも大きくかつス
ルーホール上には印刷されないようなパターンを有する
スクリーンを用い、電極層とフェライト層の間に絶縁セ
ラミックスを印刷することにより設けることができる。
方法に限定はなく、例えば、電極層よりも大きくかつス
ルーホール上には印刷されないようなパターンを有する
スクリーンを用い、電極層とフェライト層の間に絶縁セ
ラミックスを印刷することにより設けることができる。
【００１５】ここで、上記電気的絶縁体としては、NiZn
系フェライトやSiO2、TiO2、Al2O3、AlN などのセラミ
ック材を用いることができる。なかでも、NiZn系フェラ
イトは強磁性体であり、磁束密度の低下を最小限に抑え
ることができることから好適である。
系フェライトやSiO2、TiO2、Al2O3、AlN などのセラミ
ック材を用いることができる。なかでも、NiZn系フェラ
イトは強磁性体であり、磁束密度の低下を最小限に抑え
ることができることから好適である。
【００１６】また、このような電気的絶縁体を有する積
層型磁気素子において、前記電気的絶縁体に対するMnZn
系フェライトの体積比率は１以上であることが望まし
い。この理由は、前記体積比率が１未満になると、従来
材に比べて出力容量が高いというこの発明の有利性が損
なわれるからである。
層型磁気素子において、前記電気的絶縁体に対するMnZn
系フェライトの体積比率は１以上であることが望まし
い。この理由は、前記体積比率が１未満になると、従来
材に比べて出力容量が高いというこの発明の有利性が損
なわれるからである。
【００１７】
（実施例１） (1)成分組成が Fe2O3：53 mol％、 MnO：38 mol％、 Zn
O：９ mol％であるMnZn系フェライトの粉末と、ポリビ
ニルブチラールを主成分とするバインダーとを混練し、
得られた混練物を、ドクターブレード法に従って厚さ約
40μｍのシート状に成形することにより、MnZn系フェラ
イトシート１を作成した。 (2)前記 (1)で作成したMnZn系フェライトシート１を、
100mm×100mm のシートに切断すると同時に、所定の位
置にφ0.2mm のスルーホール２を穿孔した。 (3)前記 (2)でスルーホール２を形成したシート１の表
面に、Ag電極３（内部電極）をスクリーン印刷法に従っ
て印刷し、次いで、乾燥した後、45枚のシートを120
℃、300kg/cm2 で積層圧着し、積層シート４を得た（図
１(a)(b)参照）。 (4)前記 (3)で得られた積層シートを前記電極の端部が
両端に露出するように裁断し、チップ片５を得た（図１
(c) 参照）。そして、このチップ片５を、大気中900℃
で焼結した後、Ag外部電極６を塗布焼き付けて積層型チ
ップトランスを作製した（図１(d) 参照）。
O：９ mol％であるMnZn系フェライトの粉末と、ポリビ
ニルブチラールを主成分とするバインダーとを混練し、
得られた混練物を、ドクターブレード法に従って厚さ約
40μｍのシート状に成形することにより、MnZn系フェラ
イトシート１を作成した。 (2)前記 (1)で作成したMnZn系フェライトシート１を、
100mm×100mm のシートに切断すると同時に、所定の位
置にφ0.2mm のスルーホール２を穿孔した。 (3)前記 (2)でスルーホール２を形成したシート１の表
面に、Ag電極３（内部電極）をスクリーン印刷法に従っ
て印刷し、次いで、乾燥した後、45枚のシートを120
℃、300kg/cm2 で積層圧着し、積層シート４を得た（図
１(a)(b)参照）。 (4)前記 (3)で得られた積層シートを前記電極の端部が
両端に露出するように裁断し、チップ片５を得た（図１
(c) 参照）。そして、このチップ片５を、大気中900℃
で焼結した後、Ag外部電極６を塗布焼き付けて積層型チ
ップトランスを作製した（図１(d) 参照）。
【００１８】（比較例１）上記実施例１に示す積層型チ
ップトランスの比較材として、セラミック層を、成分組
成が Fe2O3：49 mol％、 CuO：12 mol％、 ZnO：23 mol
％、 NiO：16 mol％であるNiZn系フェライトとした積層
型チップトランスを作製した。
ップトランスの比較材として、セラミック層を、成分組
成が Fe2O3：49 mol％、 CuO：12 mol％、 ZnO：23 mol
％、 NiO：16 mol％であるNiZn系フェライトとした積層
型チップトランスを作製した。
【００１９】（実施例２） (1)成分組成が Fe2O3：53 mol％、 MnO：38 mol％、 Zn
O：９ mol％であるMnZn系フェライトの粉末と、ポリビ
ニルブチラールを主成分とするバインダーとを混練し、
得られた混練物を、ドクターブレード法に従って厚さ約
24，20，16μｍのシート状に成形することにより、MnZn
系フェライトシート１を作成した。一方、成分組成が F
e2O3：49 mol％、 CuO：12 mol％、 ZnO：23 mol％、 N
iO：16 mol％であるNiZn系フェライトの粉末と、ポリビ
ニルブチラールを主成分とするバインダーとを混練し、
得られた混練物を、ドクターブレード法に従って厚さ約
８，10，12μｍのシート状に成形することにより、NiZn
系フェライトシートを作成した。 (2)コア材としての上記MnZn系フェライトシート１を、
電気的絶縁体７としての上記NiZn系フェライトシートで
挟み、厚さ約40μｍの複合シート８を作成した（図２参
照）。こうして作成した複合シート８を 100mm×100mm
のシートに切断すると同時に、所定の位置にφ0.2mm の
スルーホール２を穿孔した。 (3)前記 (2)でスルーホール２を形成した複合シート８
の表面に、実施例１と同様に、Ag電極３をスクリーン印
刷法に従って印刷し、次いで、乾燥した後、45枚のシー
トを120 ℃、300kg/cm2 で積層圧着し、積層シート４を
得た。 (4)前記 (3)で得られた積層シート４を前記電極の端部
が両端に露出するように裁断し、チップ片５を得た。そ
して、このチップ片５を、大気中 900℃で焼結した後、
Ag外部電極６を塗布焼き付けて積層型チップトランスを
作製した。
O：９ mol％であるMnZn系フェライトの粉末と、ポリビ
ニルブチラールを主成分とするバインダーとを混練し、
得られた混練物を、ドクターブレード法に従って厚さ約
24，20，16μｍのシート状に成形することにより、MnZn
系フェライトシート１を作成した。一方、成分組成が F
e2O3：49 mol％、 CuO：12 mol％、 ZnO：23 mol％、 N
iO：16 mol％であるNiZn系フェライトの粉末と、ポリビ
ニルブチラールを主成分とするバインダーとを混練し、
得られた混練物を、ドクターブレード法に従って厚さ約
８，10，12μｍのシート状に成形することにより、NiZn
系フェライトシートを作成した。 (2)コア材としての上記MnZn系フェライトシート１を、
電気的絶縁体７としての上記NiZn系フェライトシートで
挟み、厚さ約40μｍの複合シート８を作成した（図２参
照）。こうして作成した複合シート８を 100mm×100mm
のシートに切断すると同時に、所定の位置にφ0.2mm の
スルーホール２を穿孔した。 (3)前記 (2)でスルーホール２を形成した複合シート８
の表面に、実施例１と同様に、Ag電極３をスクリーン印
刷法に従って印刷し、次いで、乾燥した後、45枚のシー
トを120 ℃、300kg/cm2 で積層圧着し、積層シート４を
得た。 (4)前記 (3)で得られた積層シート４を前記電極の端部
が両端に露出するように裁断し、チップ片５を得た。そ
して、このチップ片５を、大気中 900℃で焼結した後、
Ag外部電極６を塗布焼き付けて積層型チップトランスを
作製した。
【００２０】（実施例３）上記実施例２の(1) におい
て、NiZn系フェライトの粉末に代えて、SiO2、TiO2、Al
2O3 またはAlN を用い、シート厚みを2.5〜8.0μｍとし
たこと以外は実施例２と同様にして、積層型チップトラ
ンスを作製した。
て、NiZn系フェライトの粉末に代えて、SiO2、TiO2、Al
2O3 またはAlN を用い、シート厚みを2.5〜8.0μｍとし
たこと以外は実施例２と同様にして、積層型チップトラ
ンスを作製した。
【００２１】このようにして作製した積層型チップトラ
ンスに関し、一次側、二次側の捲線比を１：１でＮ＝５
とし、スイッチング周波数５MHz で、入力電圧６Ｖにお
ける出力容量を測定し比較した。その結果を表１に示
す。
ンスに関し、一次側、二次側の捲線比を１：１でＮ＝５
とし、スイッチング周波数５MHz で、入力電圧６Ｖにお
ける出力容量を測定し比較した。その結果を表１に示
す。
【００２２】表１に示す出力容量の測定結果から明らか
なように、この発明に係る積層型磁気素子の構成によれ
ば、コア材としてNiZn系フェライトを用いた従来の積層
型磁気素子に比べて、大幅な出力容量の増加が得られる
ことがわかる。但し、電気的絶縁体に対するMnZn系フェ
ライトの体積比率が１未満になると、前記の効果が十分
に得られないことがわかった。
なように、この発明に係る積層型磁気素子の構成によれ
ば、コア材としてNiZn系フェライトを用いた従来の積層
型磁気素子に比べて、大幅な出力容量の増加が得られる
ことがわかる。但し、電気的絶縁体に対するMnZn系フェ
ライトの体積比率が１未満になると、前記の効果が十分
に得られないことがわかった。
【００２３】
【表１】
【００２４】
【発明の効果】以上説明したように、この発明によれ
ば、積層型磁気素子のセラミック層を構成するNiZn系フ
ェライトに代えてMnZn系フェライトを用いることによ
り、従来よりも出力容量の高い積層型磁気素子を提供す
ることができる。
ば、積層型磁気素子のセラミック層を構成するNiZn系フ
ェライトに代えてMnZn系フェライトを用いることによ
り、従来よりも出力容量の高い積層型磁気素子を提供す
ることができる。
【図１】この発明にかかる積層型磁気素子の一製造工程
を示す斜視図である。
を示す斜視図である。
【図２】この発明にかかる積層型磁気素子の一製造に用
いる複合シートを示す断面図である。
いる複合シートを示す断面図である。
１ MnZn系フェライトシート ２ スルーホール ３ Ag電極（内部電極） ４ 積層シート ５ チップ片 ６ Ag外部電極 ７ 電気的絶縁体 ８ 複合シート
Claims (5)
- 【請求項１】 導体層とセラミック層とを交互に積層し
てなる積層型磁気素子において、前記セラミック層をMn
Zn系フェライトで構成したことを特徴とする積層型磁気
素子。 - 【請求項２】 導体層とセラミック層とを交互に積層し
てなる積層型磁気素子において、前記セラミック層は、
その外郭部を電気的絶縁体で被覆構成すると共に、その
内部をMnZn系フェライトで構成したものであることを特
徴とする積層型磁気素子。 - 【請求項３】 導体層とセラミック層とを交互に積層し
てなる積層型磁気素子において、前記セラミック層をMn
Zn系フェライトで構成し、かつこのセラミック層と導体
層との間に電気的絶縁体の層を介在させたことを特徴と
する積層型磁気素子。 - 【請求項４】 電気的絶縁体が、NiZn系フェライト、Si
O2、TiO2、Al2O3 およびAlN のなかから選ばれるいずれ
か少なくとも１種以上であることを特徴とする請求項２
または３に記載の積層型磁気素子。 - 【請求項５】 電気的絶縁体に対するMnZn系フェライト
の体積比率が１以上であることを特徴とする請求項２〜
４のいずれか１に記載の積層型磁気素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342552A JPH09186019A (ja) | 1995-12-28 | 1995-12-28 | 積層型磁気素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342552A JPH09186019A (ja) | 1995-12-28 | 1995-12-28 | 積層型磁気素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186019A true JPH09186019A (ja) | 1997-07-15 |
Family
ID=18354641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7342552A Pending JPH09186019A (ja) | 1995-12-28 | 1995-12-28 | 積層型磁気素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186019A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0978852A1 (en) * | 1998-08-04 | 2000-02-09 | Korea Electronics Technology Institute | Multilayer type chip inductor |
| KR100425993B1 (ko) * | 2000-05-12 | 2004-04-06 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 전자 부품 |
| JP2016162892A (ja) * | 2015-03-02 | 2016-09-05 | 株式会社村田製作所 | 電子部品およびその製造方法 |
-
1995
- 1995-12-28 JP JP7342552A patent/JPH09186019A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0978852A1 (en) * | 1998-08-04 | 2000-02-09 | Korea Electronics Technology Institute | Multilayer type chip inductor |
| KR100425993B1 (ko) * | 2000-05-12 | 2004-04-06 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 전자 부품 |
| JP2016162892A (ja) * | 2015-03-02 | 2016-09-05 | 株式会社村田製作所 | 電子部品およびその製造方法 |
| US10290415B2 (en) | 2015-03-02 | 2019-05-14 | Murata Manufacturing Co., Ltd. | Electronic component and manufacturing method therefor |
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