JP2003068869A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2003068869A
JP2003068869A JP2001254516A JP2001254516A JP2003068869A JP 2003068869 A JP2003068869 A JP 2003068869A JP 2001254516 A JP2001254516 A JP 2001254516A JP 2001254516 A JP2001254516 A JP 2001254516A JP 2003068869 A JP2003068869 A JP 2003068869A
Authority
JP
Japan
Prior art keywords
transistor
region
capacitance
body region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001254516A
Other languages
English (en)
Other versions
JP2003068869A5 (ja
JP5073136B2 (ja
Inventor
Shigenobu Maeda
茂伸 前田
Hiroyuki Takashino
裕行 高篠
Shunei Oka
俊英 岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001254516A priority Critical patent/JP5073136B2/ja
Priority to TW091115912A priority patent/TW550809B/zh
Priority to US10/200,523 priority patent/US7157765B2/en
Priority to DE10237524A priority patent/DE10237524A1/de
Priority to KR10-2002-0049126A priority patent/KR100497036B1/ko
Publication of JP2003068869A publication Critical patent/JP2003068869A/ja
Priority to US11/220,583 priority patent/US7176515B2/en
Priority to US11/493,828 priority patent/US20060267105A1/en
Priority to US11/621,177 priority patent/US7456464B2/en
Publication of JP2003068869A5 publication Critical patent/JP2003068869A5/ja
Application granted granted Critical
Publication of JP5073136B2 publication Critical patent/JP5073136B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H01L27/0808—Varactor diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H01L27/0811—MIS diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 絶縁ゲート型トランジスタ及び絶縁ゲート型
容量それぞれの電気的特性を共に劣化させない構造の半
導体装置及びその製造方法を得る。 【解決手段】 ＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成
領域Ａ２にそれぞれ形成されるＮＭＯＳトランジスタＱ
１及びＰＭＯＳトランジスタＱ２は、Ｎ+ソース・ドレ
イン領域１４及びＰ+ソース・ドレイン領域２４のエク
ステンション部１４ｅ及び２４ｅの近傍領域においてＰ
-ポケット領域１７及びＮ-ポケット領域２７をそれぞれ
有している。一方、Ｎ型可変容量形成領域Ａ３及びＰ型
可変容量形成領域Ａ４に形成されるそれぞれ形成される
Ｎ型可変容量Ｃ１及びＰ型可変容量Ｃ２はＰ-ポケット
領域１７及びＮ-ポケット領域２７に相当する取り出し
電極領域隣接逆導電型領域を有していない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は絶縁ゲート型トラ
ンジスタ及び絶縁ゲート型容量を有する半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】ゲート長がサブクオータミクロン以下の
トランジスタでは、ショートチャネル効果を抑制するた
めに、ポケット領域を形成するポケット注入工程を実行
している。ポケット注入はＮＵＤＣ（Non Uniformly Do
ped Channel）注入とも呼ばれている。
【０００３】図３６はポケット注入工程を示す断面図で
ある。同図に示すように、ＣＭＯＳトランジスタを形成
するに際し、半導体基板１０１の上層部に設けられた分
離絶縁膜１０２よってＮＭＯＳ形成領域Ａ１１及びＰＭ
ＯＳ形成領域Ａ１２が素子分離される。
【０００４】ＮＭＯＳ形成領域Ａ１１において、Ｐウェ
ル領域１１１の表面上にゲート酸化膜１１２及びゲート
電極１１３が形成されており、このゲート電極１１３を
マスクとしてＰ型不純物イオン１０３を注入し拡散する
ことにより、ＮＭＯＳトランジスタのポケット領域とな
るＰ型不純物注入領域１１９を形成する。
【０００５】同様に、ＰＭＯＳ形成領域Ａ１２におい
て、Ｎウェル領域１２１の表面上にゲート酸化膜１２２
及びゲート電極１２３が形成されており、このゲート電
極１２３をマスクとしてＮ型不純物イオン１０４を注入
し拡散することにより、ＰＭＯＳトランジスタのポケッ
ト領域となるＮ型不純物注入領域１２９を形成する。
【０００６】すなわち、ＮＭＯＳ形成領域Ａ１１及びＰ
ＭＯＳ形成領域Ａ１２それぞれにおいて、各ＭＯＳトラ
ンジスタのチャネル領域と同じ導電型の不純物を注入す
るのがポケット注入工程である。このポケット注入工程
によってチャネル長方向の不純物分布が不均一になり、
ゲート長が短くなる程、実効的なチャネル不純物濃度が
高くなり、その結果、ショートチャネル効果を抑制する
ことができる。
【０００７】図３７はポケット注入工程後のＣＭＯＳト
ランジスタ完成状態を示す断面図である。
【０００８】同図に示すように、ＮＭＯＳ形成領域Ａ１
１において、ゲート電極１１３の下方のチャネル領域を
挟んでＮ+ソース・ドレイン領域１１４，１１４が形成
され、Ｎ+ソース・ドレイン領域１１４，１１４間で対
向する先端領域がそれぞれエクステンション部１１４ｅ
となる。
【０００９】そして、エクステンション部１１４ｅの近
傍領域において、エクステンション部１１４ｅからチャ
ネル領域の一部にかけて、Ｐ型不純物注入領域１１９が
Ｐ-ポケット領域１１７として残存する。また、ゲート
電極１１３の両側面にはサイドウォール１１６，１１６
がそれぞれ形成される。
【００１０】このように、ゲート酸化膜１１２、ゲート
電極１１３、Ｎ+ソース・ドレイン領域１１４、サイド
ウォール１１６及びＰ-ポケット領域１１７によってＮ
ＭＯＳトランジスタＱ１１が形成される。
【００１１】ＰＭＯＳ形成領域Ａ１２において、ゲート
電極１２３の下方のチャネル領域を挟んでＰ+ソース・
ドレイン領域１２４，１２４が形成され、Ｐ+ソース・
ドレイン領域１２４，１２４間で対向する先端領域がそ
れぞれエクステンション部１２４ｅとなる。
【００１２】そして、エクステンション部１２４ｅの近
傍領域において、エクステンション部１２４ｅからチャ
ネル領域の一部にかけて、Ｎ型不純物注入領域１２９が
Ｎ-ポケット領域１２７として残存する。また、ゲート
電極１２３の両側面にはサイドウォール１２６，１２６
がそれぞれ形成される。
【００１３】このように、ゲート酸化膜１２２、ゲート
電極１２３、Ｐ+ソース・ドレイン領域１２４、サイド
ウォール１２６及びＮ-ポケット領域１２７によってＰ
ＭＯＳトランジスタＱ１２が形成される。
【００１４】一方、高周波アナログ回路、あるいは高速
デジタル回路では、インダクタ（Ｌ）と可変容量（Ｃ）
とを用いてＬＣ型のＶＣＯ（Voltage Controled Osilla
ter；電圧制御発振器）を製造する必要がある。
【００１５】ＭＯＳトランジスタの構造を利用して、絶
縁ゲート型容量である可変容量に損失の少ないものを得
ようとした場合、基板（ボディー領域）と取り出し電極
部との不純物の導電型を同じにしたアキュムレーション
(annumulation)型の可変容量を作る必要がある。
【００１６】図３８はアキュムレーション型の可変容量
の構造を示す断面図である。同図に示すように、アキュ
ムレーション型の可変容量を形成するに際し、半導体基
板１０１の上層部に設けられた分離絶縁膜１０２よって
Ｐ型可変容量形成領域Ａ１３及びＮ型可変容量形成領域
Ａ１４が素子分離される。
【００１７】Ｐ型可変容量形成領域Ａ１３において、ゲ
ート電極１３３の下方のチャネル領域を挟んでＰ+取り
出し電極領域１３４，１３４が形成され、Ｐ+取り出し
電極領域１３４，１３４間で対向する先端領域がそれぞ
れエクステンション部１３４ｅとなる。
【００１８】そして、エクステンション部１３４ｅの近
傍領域において、エクステンション部１３４ｅからチャ
ネル領域の一部にかけて、Ｎ-ポケット領域１３７が形
成される。また、ゲート電極１３３の両側面にはサイド
ウォール１３６，１３６がそれぞれ形成される。
【００１９】このように、ゲート酸化膜１３２、ゲート
電極１３３、Ｐ+取り出し電極領域１３４、サイドウォ
ール１３６、及びＮ-ポケット領域１３７によってＰ型
可変容量Ｃ１１が形成される。すなわち、Ｐ型可変容量
Ｃ１１はＰ+取り出し電極領域１３４を一方電極、ゲー
ト電極１３３を他方電極、ゲート酸化膜１３２を電極間
絶縁膜とした絶縁ゲート型容量となる。
【００２０】Ｎ型可変容量形成領域Ａ１４において、ゲ
ート電極１４３の下方のチャネル領域を挟んでＮ+取り
出し電極領域１４４，１４４が形成され、Ｎ+取り出し
電極領域１４４，１４４間で対向する先端領域がそれぞ
れエクステンション部１４４ｅとなる。
【００２１】そして、エクステンション部１４４ｅの近
傍領域において、エクステンション部１４４ｅからチャ
ネル領域の一部にかけて、Ｐ-ポケット領域１４７が形
成される。また、ゲート電極１４３の両側面にはサイド
ウォール１４６，１４６がそれぞれ形成される。
【００２２】このように、ゲート酸化膜１４２、ゲート
電極１４３、Ｎ+取り出し電極領域１４４、サイドウォ
ール１４６、及びＰ-ポケット領域１４７によってＮ型
可変容量Ｃ１２が形成される。すなわち、Ｎ型可変容量
Ｃ１２はＮ+取り出し電極領域１４４を一方電極、ゲー
ト電極１４３を他方電極、ゲート酸化膜１４２を電極間
絶縁膜とした絶縁ゲート型容量となる。
【００２３】図３９及び図４０はＮ型可変容量Ｃ１２の
容量値変更度合を示す説明図である。ゲート電極１４３
に付与するゲート電圧ＶＧが０Ｖより小さい場合、図３
９に示すように、空乏層１４８はゲート電極１３３下の
Ｎウェル領域１２１において下方に延びるため、Ｎ型可
変容量Ｃ１２の容量値は小さくなる。一方、ゲート電圧
ＶＧが０Ｖより大きい場合、図４０に示すように、空乏
層１４８はゲート電極１４３下のＮウェル領域１２１に
おいて縮んでいるため、Ｎ型可変容量Ｃ１２の容量値は
大きくなる。このように、ゲート電極１４３に付与する
ゲート電圧ＶＧによってＮ型可変容量Ｃ１２の容量値を
可変に設定することができる。なお、Ｐ型可変容量Ｃ１
１においても同様なゲート電極１３３に付与するゲート
電圧によって容量値を変更することができる。
【００２４】
【発明が解決しようとする課題】しかしながら、ショー
トチャネル特性を向上させる（ショートチャネル効果を
抑制させる）ために、図３６で示したポケット注入工程
を実行すると、アキュムレーション型の可変容量では取
り出し電極領域とゲート電極直下の半導体基板１０１の
領域であるボディー領域において、ボディー領域の導電
型と逆の導電型のポケット領域が形成されてしまうた
め、直列抵抗が高くなるという問題点があった。
【００２５】図４１は図３８で示した可変容量の等価回
路を示す回路図である。同図に示すように、可変容量は
容量成分Ｃ１０と抵抗成分Ｒ１０との直列接続により等
価的に表される。
【００２６】一方、可変容量の電気的特性を表す指標に
Ｑ−factor（Ｑ値）がある。Ｑ値は、｛Ｑ：Ｑ値，ω：
角周波数，Ｃ：容量成分Ｃ１０の容量値，Ｒ：抵抗成分
Ｒ１０の抵抗値｝とすると、以下の(1)式により表され
る。
【００２７】
【数１】
【００２８】Ｑ値は高いほど、容量のエネルギー効率が
高くなるが、ポケット領域の存在により、抵抗成分Ｒ１
０の抵抗値Ｒが高くなっていまい、(1)式に従いＱ値が
低下してしまうという問題点があった。
【００２９】この発明は上記問題点を解決するためにな
されたもので、絶縁ゲート型トランジスタ及び絶縁ゲー
ト型容量それぞれの電気的特性を共に劣化させない構造
の半導体装置及びその製造方法を得ることを目的とす
る。
【００３０】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板に作り込まれる絶縁ゲ
ート型トランジスタ及び絶縁ゲート型容量を含んでお
り、前記絶縁ゲート型トランジスタは、前記半導体基板
上に選択的に形成されるトランジスタ用ゲート絶縁膜
と、前記トランジスタ用ゲート絶縁膜上に形成されるト
ランジスタ用ゲート電極と、前記半導体基板の表面内に
おける前記トランジスタ用ゲート電極下のトランジスタ
用ボディー領域を挟んで形成されるソース・ドレイン領
域とを含み、前記絶縁ゲート型容量は、前記半導体基板
上に選択的に形成される容量用ゲート絶縁膜と、前記容
量用ゲート絶縁膜上に形成される容量用ゲート電極と、
前記半導体基板の表面内における前記容量用ゲート電極
下の容量用ボディー領域を挟んで形成される取り出し電
極領域とを含み、前記絶縁ゲート型トランジスタは、前
記ソース・ドレイン領域から前記トランジスタ用ボディ
ー領域の一部にかけて形成される、前記ソース・ドレイ
ン領域と逆の導電型のトランジスタ用ポケット領域を有
し、かつ、前記絶縁ゲート型容量は、前記容量用ボディ
ー領域側における前記取り出し電極領域の近傍領域にお
いて、前記取り出し電極領域と逆の導電型の領域を有し
ていない。
【００３１】また、請求項２の発明は、請求項１記載の
半導体装置であって、前記容量用ボディー領域及び前記
取り出し電極領域は同一導電型で形成される。
【００３２】また、請求項３の発明は、請求項１記載の
半導体装置であって、前記容量用ボディー領域及び前記
取り出し電極領域は互いに異なる導電型で形成される。
【００３３】また、請求項４の発明は、請求項１ないし
請求項３のうち、いずれか１項に記載の半導体装置であ
って、前記ソース・ドレイン領域は上層部が前記トラン
ジスタ用ボディー領域側に一部突出したトランジスタ用
エクステンション部を有し、前記取り出し電極領域は上
層部が前記容量用ボディー領域側に一部突出した容量用
エクステンション部を有し、前記容量用エクステンショ
ン部及び前記トランジスタ用エクステンション部は不純
物濃度が同濃度に設定される。
【００３４】また、請求項５の発明は、請求項１ないし
請求項３のうち、いずれか１項に記載の半導体装置であ
って、前記ソース・ドレイン領域は上層部が前記トラン
ジスタ用ボディー領域側に一部突出したトランジスタ用
エクステンション部を有し、前記取り出し電極領域は上
層部が前記容量用ボディー領域側に突出した領域を有さ
ない。
【００３５】また、請求項６の発明は、請求項１ないし
請求項３のうち、いずれか１項に記載の半導体装置であ
って、前記ソース・ドレイン領域は上層部が前記トラン
ジスタ用ボディー領域側に一部突出したトランジスタ用
エクステンション部を有し、前記取り出し電極領域は上
層部が前記容量用ボディー領域側に一部突出した容量用
エクステンション部を有し、前記容量用エクステンショ
ン部は前記トランジスタ用エクステンション部より不純
物濃度が高濃度に設定される。
【００３６】また、請求項７の発明は、請求項１ないし
請求項３のうち、いずれか１項に記載の半導体装置であ
って、前記ソース・ドレイン領域は上層部が前記トラン
ジスタ用ボディー領域側に一部突出したトランジスタ用
エクステンション部を有し、前記取り出し電極領域は上
層部が前記容量用ボディー領域側に一部突出した容量用
エクステンション部を有し、前記容量用エクステンショ
ン部は前記トランジスタ用エクステンション部より形成
深さが深い。
【００３７】また、請求項８の発明は、請求項１ないし
請求項３のうち、いずれか１項に記載の半導体装置であ
って、前記絶縁ゲート型トランジスタは第１及び第２の
トランジスタを含み、前記第１のトランジスタの前記ソ
ース・ドレイン領域は上層部が前記トランジスタ用ボデ
ィー領域側に一部突出した第１のトランジスタ用エクス
テンション部を有し、前記第２のトランジスタの前記ソ
ース・ドレイン領域は上層部が前記トランジスタ用ボデ
ィー領域側に一部突出した第２のトランジスタ用エクス
テンション部を有し、前記取り出し電極領域は上層部が
前記容量用ボディー領域側に一部突出した容量用エクス
テンション部を有し、前記容量用エクステンション部は
前記第２のトランジスタ用エクステンション部と不純物
濃度が同程度で、かつ前記第１のトランジスタ用エクス
テンション部より不純物濃度が高濃度に設定される。
【００３８】また、請求項９の発明は、請求項１ないし
請求項８のうち、いずれか１項に記載の半導体装置であ
って、前記半導体基板は、少なくとも表面が絶縁性の基
板と、前記基板の表面上に配設された半導体層とからな
るＳＯＩ基板を含む。
【００３９】また、請求項１０の発明は、請求項１ない
し請求項９のうち、いずれか１項に記載の半導体装置で
あって、前記容量用ゲート絶縁膜の膜厚は前記トランジ
スタ用ゲート絶縁膜の膜厚より厚く設定される。
【００４０】また、請求項１１の発明は、請求項１ない
し請求項９のうち、いずれか１項に記載の半導体装置で
あって、前記容量用ゲート絶縁膜の誘電率は前記トラン
ジスタ用ゲート絶縁膜の誘電率より低く設定される。
【００４１】また、請求項１２の発明は、請求項１ない
し請求項１１のうち、いずれか１項に記載の半導体装置
であって、前記容量用ボディー領域は空孔部を有する。
【００４２】この発明に係る請求項１３記載の半導体装
置は、半導体基板に作り込まれる絶縁ゲート型トランジ
スタ及び絶縁ゲート型容量を含んでおり、前記絶縁ゲー
ト型トランジスタは、前記半導体基板上に選択的に形成
されるトランジスタ用ゲート絶縁膜と、前記トランジス
タ用ゲート絶縁膜上に形成されるトランジスタ用ゲート
電極と、前記半導体基板の表面内における前記トランジ
スタ用ゲート電極下のトランジスタ用ボディー領域を挟
んで形成されるソース・ドレイン領域と、前記ソース・
ドレイン領域から前記トランジスタ用ボディー領域の一
部にかけて形成される、前記ソース・ドレイン領域と逆
の導電型のトランジスタ用ポケット領域とを含み、前記
絶縁ゲート型容量は、前記半導体基板上に選択的に形成
される容量用ゲート絶縁膜と、前記容量用ゲート絶縁膜
上に形成される容量用ゲート電極と、前記半導体基板の
表面内における前記容量用ゲート電極下の容量用ボディ
ー領域を挟んで形成される取り出し電極領域と、前記取
り出し電極領域から前記容量用ボディー領域の一部にか
けて形成される、前記取り出し電極領域領域と逆の導電
型の容量用ポケット領域とを含み、前記容量用ボディー
領域の表面における不純物濃度と前記トランジスタ用ボ
ディー領域の表面における不純物濃度とが互いに異なる
濃度に設定される。半導体装置。
【００４３】また、請求項１４の発明は、請求項１３記
載の半導体装置であって、前記容量用ボディー領域の表
面における不純物濃度は、前記トランジスタ用ボディー
領域の表面における不純物濃度より高濃度に設定され
る。
【００４４】この発明に係る請求項１５記載の半導体装
置の製造方法は、半導体基板に作り込まれる絶縁ゲート
型トランジスタ及び絶縁ゲート型容量を含む半導体装置
の製造方法であって、(a) トランジスタ用ボディー領域
及び容量用ボディー領域を有する半導体基板を準備する
ステップと、(b) 前記トランジスタ用ボディー領域上に
トランジスタ用ゲート絶縁膜及びトランジスタ用ゲート
電極を選択的に形成するとともに、前記容量用ボディー
領域上に容量用ゲート絶縁膜及び容量用ゲート電極を選
択的に形成するステップと、(c) 前記トランジスタ用ボ
ディー領域以外をトランジスタ用レジストで覆い、前記
トランジスタ用ゲート電極をマスクとして、前記トラン
ジスタ用ボディー領域と同じ導電型の不純物を導入して
前記トランジスタ用ボディー領域の上層部にトランジス
タ用不純物拡散領域を形成するステップと、(d) 前記ト
ランジスタ用ゲート電極をマスクとして、前記トランジ
スタ用ボディー領域と異なる導電型の不純物を導入し
て、前記トランジスタ用ボディー領域の表面内にソース
・ドレイン領域を形成するステップとを備え、前記ステ
ップ(d) の実行後に、前記トランジスタ用不純物拡散領
域がトランジスタ用ポケット領域として前記ソース・ド
レイン領域から前記トランジスタ用ボディー領域の一部
にかけて残存し、(e) 前記容量用ゲート電極をマスクと
して、所定の導電型の不純物を導入して、前記容量用ボ
ディー領域の表面内に取り出し電極領域を形成するステ
ップとを備え、前記トランジスタ用ボディー領域、前記
トランジスタ用ゲート絶縁膜、前記トランジスタ用ゲー
ト電極、前記ソース・ドレイン領域及び前記トランジス
タ用ポケット領域によって前記絶縁ゲート型トランジス
タが構成され、前記容量用ボディー領域、前記容量用ゲ
ート絶縁膜、前記容量用ゲート電極、及び前記取り出し
電極領域によって前記絶縁ゲート型容量が構成される。
【００４５】また、請求項１６の発明は、請求項１５記
載の半導体装置の製造方法であって、前記ステップ(e)
で導入される所定の導電型の不純物は、前記容量用ボデ
ィー領域と同一の導電型の不純物を含む。
【００４６】また、請求項１７の発明は、請求項１６記
載の半導体装置の製造方法であって、前記ステップ(c)
は、(c-1) 前記トランジスタ用レジストで覆い、前記ト
ランジスタ用ゲート電極をマスクとして、前記トランジ
スタ用ボディー領域と異なる導電型の不純物を導入して
前記トランジスタ用ボディー領域の表面内にトランジス
タ用エクステンション領域を形成するステップをさらに
含み、前記半導体装置の製造方法は、(f) 前記ステップ
(d) 及びステップ(e) の前に実行され、前記容量用ボデ
ィー領域以外を容量用レジストで覆い、前記容量用ゲー
ト電極をマスクとして、前記容量用ボディー領域と同じ
導電型の不純物を導入して、前記容量用ボディー領域の
表面内に容量用エクステンション領域を形成するステッ
プをさらに備え、前記ステップ(d) は、前記トランジス
タ用ゲート電極の側面に形成されたサイドウォールをさ
らにマスクとして、前記トランジスタ用ボディー領域と
異なる導電型の不純物を導入するステップを含み、前記
ステップ(e) は、前記容量用ゲート電極の側面に形成さ
れたサイドウォールをさらにマスクとして、前記容量用
ボディー領域と同じ導電型の不純物を導入するステップ
を含み、前記ステップ(c-1) 及び前記ステップ(f) は、
前記容量用エクステンション領域が前記トランジスタ用
エクステンション領域よりも不純物濃度が高濃度になる
ように実行される。
【００４７】また、請求項１８の発明は、請求項１５な
いしは請求項１７のうち、いずれか１項に記載の半導体
装置の製造方法であって、前記ステップ(b) は、前記容
量用ゲート絶縁膜が前記トランジスタ用ゲート絶縁膜よ
りも膜厚が厚くなるように実行される。
【００４８】この発明に係る請求項１９記載の半導体装
置の製造方法は、半導体基板に作り込まれる絶縁ゲート
型トランジスタ及び絶縁ゲート型容量を含む半導体装置
の製造方法であって、(a) トランジスタ用ボディー領域
及び容量用ボディー領域を有する半導体基板を準備する
ステップと、(b) 前記トランジスタ用ボディー領域上に
トランジスタ用ゲート絶縁膜及びトランジスタ用ゲート
電極を選択的に形成するとともに、前記容量用ボディー
領域上に容量用ゲート絶縁膜及び容量用ゲート電極を選
択的に形成するステップと、(c) 前記トランジスタ用ゲ
ート電極をマスクとして、前記トランジスタ用ボディー
領域と同じ導電型の不純物を導入して前記トランジスタ
用ボディー領域の上層部にトランジスタ用不純物拡散領
域を形成するステップと、(d) 前記容量用ゲート電極を
マスクとして、前記容量用ボディー領域と異なる導電型
の不純物を導入して前記容量用ボディー領域の上層部に
容量用不純物拡散領域を形成するステップと、(e) 前記
トランジスタ用ゲート電極をマスクとして、前記トラン
ジスタ用ボディー領域と異なる導電型の不純物を導入し
て、前記トランジスタ用ボディー領域の表面内にソース
・ドレイン領域を形成するステップとを備え、前記ステ
ップ(e) の実行後に、前記トランジスタ用不純物拡散領
域がトランジスタ用ポケット領域として前記ソース・ド
レイン領域から前記トランジスタ用ボディー領域の一部
にかけて残存し、(f) 前記容量用ゲート電極をマスクと
して、前記容量用ボディー領域と同じ導電型の不純物を
導入して、前記容量用ボディー領域の表面内に取り出し
電極領域を形成するステップとを備え、前記ステップ
(f) の実行後に、前記容量用不純物拡散領域が容量用ポ
ケット領域として前記取り出し電極領域から前記容量用
ボディー領域の一部にかけて残存し、(g) 前記ステップ
(f) の実行後、前記容量用ゲート電極をマスクとして、
前記容量用ボディー領域と同じ導電型の不純物をさらに
注入した後、ＴＥＤ(Transient Enhanced Diffusion)現
象が生じる程度の温度で拡散処理を行うステップをさら
に備え、前記トランジスタ用ボディー領域、前記トラン
ジスタ用ゲート絶縁膜、前記トランジスタ用ゲート電
極、前記ソース・ドレイン領域及び前記トランジスタ用
ポケット領域によって前記絶縁ゲート型トランジスタが
構成され、前記容量用ボディー領域、前記容量用ゲート
絶縁膜、前記容量用ゲート電極、前記取り出し電極領域
及び前記容量用ポケット領域によって前記絶縁ゲート型
容量が構成される。
【００４９】また、請求項２０の発明は、請求項１９記
載の半導体装置の製造方法であって、前記ステップ(g)
における前記容量用ボディー領域と同じ導電型の不純物
の注入処理は、前記容量用ボディー領域と同じ導電型の
不純物のイオンを斜め方向から注入する処理を含む。
【００５０】この発明に係る請求項２１記載の半導体装
置の製造方法は、半導体基板に作り込まれる絶縁ゲート
型トランジスタ及び絶縁ゲート型容量を含む半導体装置
の製造方法であって、(a) トランジスタ用ボディー領域
及び容量用ボディー領域を有する半導体基板を準備する
ステップと、(b) 前記トランジスタ用ボディー領域上に
トランジスタ用ゲート絶縁膜及びトランジスタ用ゲート
電極を選択的に形成するとともに、前記容量用ボディー
領域上に容量用ゲート絶縁膜及び容量用ゲート電極を選
択的に形成するステップと、(c) 前記トランジスタ用ゲ
ート電極をマスクとして、前記トランジスタ用ボディー
領域と同じ導電型の不純物を導入して前記トランジスタ
用ボディー領域の上層部にトランジスタ用不純物拡散領
域を形成するステップと、(d) 前記容量用ゲート電極を
マスクとして、前記容量用ボディー領域と異なる導電型
の不純物を導入して前記容量用ボディー領域の上層部に
容量用不純物拡散領域を形成するステップと、(e) 前記
トランジスタ用ゲート電極をマスクとして、前記トラン
ジスタ用ボディー領域と異なる導電型の不純物を導入し
て、前記トランジスタ用ボディー領域の表面内にソース
・ドレイン領域を形成するステップとを備え、前記ステ
ップ(e) の実行後に、前記トランジスタ用不純物拡散領
域がトランジスタ用ポケット領域として前記ソース・ド
レイン領域から前記トランジスタ用ボディー領域の一部
にかけて残存し、(f) 前記容量用ゲート電極のゲート長
方向において端部領域を除去するステップと、(g) 前記
ステップ(f) 後の前記容量用ゲート電極をマスクとし
て、前記容量用ボディー領域と同じ導電型の不純物を導
入して、前記容量用ボディー領域の表面内に取り出し電
極領域を形成するステップとをさらに備え、前記ステッ
プ(g) の実行後に、前記容量用不純物拡散領域の全領域
が前記取り出し電極領域内に包含され、前記トランジス
タ用ボディー領域、前記トランジスタ用ゲート絶縁膜、
前記トランジスタ用ゲート電極、前記ソース・ドレイン
領域及び前記トランジスタ用ポケット領域によって前記
絶縁ゲート型トランジスタが構成され、前記容量用ボデ
ィー領域、前記容量用ゲート絶縁膜、前記容量用ゲート
電極、及び前記取り出し電極領域によって前記絶縁ゲー
ト型容量が構成される。
【００５１】
【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１である、ＭＯＳトランジスタ及び可変容
量を有する半導体装置の構造を示す断面図である。
【００５２】同図に示すように、ＮＭＯＳ形成領域Ａ
１、ＰＭＯＳ形成領域Ａ２、Ｎ型可変容量形成領域Ａ３
及びＰ型可変容量形成領域Ａ４にＮＭＯＳトランジスタ
Ｑ１、ＰＭＯＳトランジスタＱ２、Ｎ型可変容量Ｃ１及
びＰ型可変容量Ｃ２がそれぞれ形成される。なお、各形
成領域Ａ１〜Ａ４は分離絶縁膜（図示せず）等により素
子分離されている。また、各形成領域Ａ１，Ａ２，Ａ
３，及びＡ４にはボディー領域となるウェル領域１１，
２１，３１，及び４１がそれぞれ形成される。
【００５３】ＮＭＯＳ形成領域Ａ１において、Ｐウェル
領域１１の表面上にゲート酸化膜１２が選択的に形成さ
れ、ゲート酸化膜１２上にＮ+型のゲート電極１３が形
成される。ゲート電極１３の下方のＰウェル領域１１の
表面領域であるチャネル領域を挟んでＮ+ソース・ドレ
イン領域１４，１４が形成され、Ｎ+ソース・ドレイン
領域１４，１４間で対向する突出した先端領域がそれぞ
れエクステンション部１４ｅとなる。
【００５４】そして、エクステンション部１４ｅの近傍
領域において、エクステンション部１４ｅからチャネル
領域の一部にかけてＰ-ポケット領域１７が形成され
る。また、ゲート電極１３の両側面にはサイドウォール
１６，１６がそれぞれ形成される。さらに、Ｎ+ソース
・ドレイン領域１４の表面内及びゲート電極１３の上層
部にシリサイド領域１４ｓ及びシリサイド領域１３ｓが
それぞれ形成される。
【００５５】このように、ゲート酸化膜１２、ゲート電
極１３、Ｎ+ソース・ドレイン領域１４、サイドウォー
ル１６及びＰ-ポケット領域１７によってＮＭＯＳトラ
ンジスタＱ１が形成される。
【００５６】ＰＭＯＳ形成領域Ａ２において、Ｎウェル
領域２１の表面上にゲート酸化膜２２が選択的に形成さ
れ、ゲート酸化膜２２上にＰ+型のゲート電極２３が形
成される。ゲート電極２３の下方のチャネル領域を挟ん
でＰ+ソース・ドレイン領域２４，２４が形成され、Ｐ+
ソース・ドレイン領域２４，２４間で対向する突出した
先端領域がそれぞれエクステンション部２４ｅとなる。
【００５７】そして、エクステンション部２４ｅの近傍
領域に、エクステンション部２４ｅからチャネル領域の
一部にかけて-ポケット領域２７が形成される。また、
ゲート電極２３の両側面にはサイドウォール２６，２６
がそれぞれ形成される。さらに、Ｐ+ソース・ドレイン
領域２４の表面内及びゲート電極２３の上層部にシリサ
イド領域２４ｓ及びシリサイド領域２３ｓがそれぞれ形
成される。
【００５８】このように、ゲート酸化膜２２、ゲート電
極２３、Ｐ+ソース・ドレイン領域２４、サイドウォー
ル２６及びＮ-ポケット領域２７によってＰＭＯＳトラ
ンジスタＱ２が形成される。
【００５９】Ｎ型可変容量形成領域Ａ３において、Ｎウ
ェル領域３１の表面上にゲート酸化膜３２が選択的に形
成され、ゲート酸化膜３２上にＮ+型のゲート電極３３
が形成される。ゲート電極３３の下方のＮウェル領域３
１の表面であるボディー表面領域を挟んでＮ+取り出し
電極領域３４，３４が形成される。Ｎ+取り出し電極領
域３４，３４間で対向する突出した先端領域がそれぞれ
エクステンション部３４ｅとなる。
【００６０】また、ゲート電極３３の両側面にはサイド
ウォール３６，３６がそれぞれ形成される。さらに、Ｎ
+取り出し電極領域３４の表面内及びゲート電極３３の
上層部にシリサイド領域３４ｓ及びシリサイド領域３３
ｓがそれぞれ形成される。
【００６１】このように、ゲート酸化膜３２、ゲート電
極３３、Ｎ+取り出し電極領域３４、及びサイドウォー
ル３６によってＮ型（Ｎ+ゲート／Ｎ-ボディー型）可変
容量Ｃ１が形成される。すなわち、Ｎ型可変容量Ｃ１は
Ｎ+取り出し電極領域３４を一方電極、ゲート電極３３
を他方電極、ゲート酸化膜３２を電極間絶縁膜とした絶
縁ゲート型容量となり、ゲート電極３３に与えるゲート
電圧によって、ゲート電極３３下のＮウェル領域３１に
おける空乏層の伸び具合を変化させることにより容量値
を可変設定することができる。
【００６２】Ｐ型可変容量形成領域Ａ４において、Ｐウ
ェル領域４１の表面上にゲート酸化膜４２が選択的形成
され、ゲート酸化膜４２上にＰ+型のゲート電極４３が
形成される。ゲート電極４３の下方のボディー表面領域
を挟んでＰ+取り出し電極領域４４，４４が形成され
る。Ｐ+取り出し電極領域４４，４４間で対向する突出
した先端領域がそれぞれエクステンション部４４ｅとな
る。
【００６３】また、ゲート電極４３の両側面にはサイド
ウォール４６，４６がそれぞれ形成される。さらに、Ｐ
+取り出し電極領域４４の表面内及びゲート電極４３の
上層部にシリサイド領域４４ｓ及びシリサイド領域４３
ｓがそれぞれ形成される。
【００６４】このように、ゲート酸化膜４２、ゲート電
極４３、Ｐ+取り出し電極領域４４、及びサイドウォー
ル４６によってＰ型（Ｐ+ゲート／Ｐ-ボディー型）可変
容量Ｃ２が形成される。すなわち、Ｐ型可変容量Ｃ２
は、Ｐ+取り出し電極領域４４を一方電極、ゲート電極
４３を他方電極、ゲート酸化膜４２を電極間絶縁膜とし
た絶縁ゲート型容量となり、ゲート電極４３に与えるゲ
ート電圧によって、ゲート電極４３下のＰウェル領域４
１における空乏層の伸び具合を変化させることにより容
量値を可変設定することができる。
【００６５】上述したように、実施の形態１の半導体装
置は、ＭＯＳトランジスタにはポケット領域が存在して
いるため、ショートチャネル効果を抑制したＭＯＳトラ
ンジスタを得ることができる。
【００６６】一方、可変容量にはポケット領域（取り出
し電極領域隣接逆導電型領域）が存在しない構造を呈し
ている。すなわち、可変容量の取り出し電極領域の近傍
領域において、取り出し電極領域と逆の導電型の領域が
全く存在しない構造を呈しているため、直列抵抗が低く
Ｑ値が劣化しない。
【００６７】このように、実施の形態１の半導体装置と
して、ショートチャネル効果を抑制したＭＯＳトランジ
スタと直列抵抗が低くＱ値が劣化しない可変容量とから
なる半導体装置を得ることができる。
【００６８】図２〜図７は実施の形態１の半導体装置の
製造方法を示す断面図である。以下、これらの図を参照
して実施の形態１の半導体装置の製造処理手順を説明す
る。
【００６９】まず、図２に示すように、互いに素子分離
されているＮＭＯＳ形成領域Ａ１、ＰＭＯＳ形成領域Ａ
２、Ｎ型可変容量形成領域Ａ３、及びＰ型可変容量形成
領域Ａ４に既存の方法でボディー領域となるＰウェル領
域１１、Ｎウェル領域２１、Ｎウェル領域３１及びＰウ
ェル領域４１を形成した後、Ｐウェル領域１１の表面上
にゲート酸化膜１２及びＮ+型のゲート電極１３を選択
的に形成し、Ｎウェル領域２１の表面上にゲート酸化膜
２２及びＰ+型のゲート電極２３を選択的に形成し、Ｎ
ウェル領域３１の表面上にゲート酸化膜３２及びＮ+型
のゲート電極３３を選択的に形成し、Ｐウェル領域４１
の表面上にゲート酸化膜４２及びＰ+型のゲート電極４
３を選択的に形成する。
【００７０】そして、図３に示すように、ＮＭＯＳ形成
領域Ａ１以外の領域上にレジスト５１を形成した後、Ｎ
ＭＯＳ形成領域Ａ１のみに対し、注入エネルギーを変え
てＰ型不純物イオン６１、Ｎ型不純物イオン６２をゲー
ト電極１３をマスクとして順次注入し拡散処理を施すこ
とにより、Ｐ-拡散領域１９及びＮ-エクステンション領
域１８をそれぞれ形成する。
【００７１】ここで、Ｎ型不純物イオン６２の注入の具
体例として、ヒソイオンを用いて、３〜２０ｋｅＶの注
入エネルギー、ドーズ量１×１０14〜１×１０15／ｃｍ
2、注入角度０゜でイオン注入を行うことが考えられ
る。
【００７２】また、Ｐ型不純物イオン６１の注入の具体
例として、ボロンイオンを用いて、１０〜２０ｋｅＶの
注入エネルギー、ドーズ量１×１０13〜３×１０13／ｃ
ｍ2、注入角度０〜４５゜でイオン注入を行うことが考
えられる。
【００７３】その後、図４に示すように、レジスト５１
の除去後、Ｎ型可変容量形成領域Ａ３以外の領域上にレ
ジスト５２を形成した後、Ｎ型可変容量形成領域Ａ３の
みに対し、例えばＮ型不純物イオン６２の注入と同内容
でＮ型不純物イオン６３イオンを注入してＮ-エクステ
ンション領域３８を形成する。この際、後述するＮ型不
純物イオン６４と同条件でＮ型不純物イオンを注入して
Ｎ-ポケット領域をさらに形成することも考えられる。
【００７４】次に、図５に示すように、レジスト５２の
除去後、ＰＭＯＳ形成領域Ａ２以外の領域上にレジスト
５３を形成した後、ＰＭＯＳ形成領域Ａ２のみに対し、
注入エネルギーを変えてＮ型不純物イオン６４、Ｐ型不
純物イオン６５をゲート電極２３をマスクとして順次注
入し拡散処理を施すことにより、Ｎ-拡散領域２９及び
Ｐ-エクステンション領域２８を形成する。
【００７５】また、Ｐ型不純物イオン６５の注入の具体
例として、ＢＦ2イオンを用いて、３〜１０ｋｅＶの注
入エネルギー、ドーズ量１×１０14〜１×１０15／ｃｍ
2、注入角度０゜でイオン注入を行うことが考えられ
る。
【００７６】また、Ｎ型不純物イオン６４の注入の具体
例として、ヒソイオンを用いて、５０〜１５０ｋｅＶの
注入エネルギー、ドーズ量１×１０13〜３×１０13／ｃ
ｍ2、注入角度０〜４５゜でイオン注入を行うことが考
えられる。
【００７７】その後、図６に示すように、レジスト５３
の除去後、Ｐ型可変容量形成領域Ａ４以外の領域上にレ
ジスト５４を形成した後、Ｐ型可変容量形成領域Ａ４の
みに対し、例えばＰ型不純物イオン６５の注入と同内容
でＰ型不純物イオン６６イオンを注入してＰ-エクステ
ンション領域４８を形成する。この際、Ｐ型不純物イオ
ン６１と同条件でＰ型不純物イオンを注入してＰ-ポケ
ット領域をさらに形成することも考えられる。
【００７８】そして、図７に示すように、レジスト５４
を除去すると、ＭＯＳトランジスタ形成領域Ａ１，Ａ２
にのみポケット領域となるＰ-拡散領域１９，Ｎ-拡散領
域２９が存在し、可変容量形成領域Ａ３，Ａ４にはポケ
ット領域となる拡散領域が存在しない構造を得ることが
できる。
【００７９】以降、既存のＭＯＳトランジスタ及び可変
容量の形成方法を用いて、図１で示した構造を得ること
ができる。なお、図１で示す構造ではサイドウォールを
形成後にソース・ドレイン領域（取り出し電極領域）を
形成し、さらにセルフアラインシリサイド（サリサイ
ド）プロセスによって、ソース・ドレイン領域（取り出
し電極領域）の表面内及びゲート電極の上層部をシリサ
イド化してシリサイド領域を形成し、低抵抗化図ってい
る。
【００８０】ここで、ＮＭＯＳトランジスタＱ１のＮ+
ソース・ドレイン領域１４形成の具体例として、ヒソイ
オンを用いて、２０〜７０ｋｅＶの注入エネルギー、ド
ーズ量１×１０15〜１×１０16／ｃｍ2、注入角度０〜
３０゜でイオン注入を行うことが考えられる。
【００８１】また、ＰＭＯＳトランジスタＱ２のＰ+ソ
ース・ドレイン領域２４形成の具体例として、ＢＦ2を
用いて、１０〜３０ｋｅＶの注入エネルギー、ドーズ量
１×１０15〜１×１０16／ｃｍ2、注入角度０〜３０゜
でイオン注入を行うことが考えられる。
【００８２】また、シリサイドとしては、例えば、Ｃｏ
Ｓｉ2、ＴｉＳｉ2、ＮｉＳｉ2等が用いられる。
【００８３】なお、本実施の形態では、Ｎ型，Ｐ型の可
変容量を共に形成したが、どちらか一方の方の可変容量
のみを形成しても良い。回路的に使い勝手が良い型の可
変容量を形成すればよいが、ボディー部の直列抵抗成分
の抵抗値が低く、Ｑ値が高くなるのはＮ型であり、この
点においてＮ型は優れている。
【００８４】＜実施の形態２＞図８はこの発明の実施の
形態２である、ＭＯＳトランジスタ及び可変容量を有す
る半導体装置の構造を示す断面図である。
【００８５】同図に示すように、支持基板３上に埋め込
み酸化膜４が形成され、埋め込み酸化膜４上のＳＯＩ層
５が分離絶縁膜（図示せず）等によりＮＭＯＳ形成領域
Ａ１、ＰＭＯＳ形成領域Ａ２、Ｎ型可変容量形成領域Ａ
３及びＰ型可変容量形成領域Ａ４に素子分離される。
【００８６】そして、実施の形態１と同様な構造のＮＭ
ＯＳトランジスタＱ１、ＰＭＯＳトランジスタＱ２、Ｎ
型可変容量Ｃ１及びＰ型可変容量Ｃ２がそれぞれＮＭＯ
Ｓ形成領域Ａ１、ＰＭＯＳ形成領域Ａ２、Ｎ型可変容量
形成領域Ａ３及びＰ型可変容量形成領域Ａ４にそれぞれ
形成される。
【００８７】このように、実施の形態２の半導体装置
は、ＳＯＩ基板（支持基板３，埋め込み酸化膜４，ＳＯ
Ｉ層５）上に実施の形態１と同様なＭＯＳトランジスタ
Ｑ１，Ｑ２及び可変容量Ｃ１，Ｃ１を形成している。し
たがって、バルク基板がＳＯＩ基板に置き換わる点を除
き、構造及び製造方法は実施の形態１と同様である。
【００８８】図９は実施の形態２のＮ型可変容量の高周
波電流による影響を示す説明図である。同図に示すよう
に、Ｎ型可変容量Ｃ１において流れる高周波電流パスＣ
Ｐ１は主にゲート酸化膜３２近傍の領域におけるＮ+取
り出し電極領域３４，ゲート電極３３間を流れるたた
め、可変容量特性は大きく劣化しない。
【００８９】図１０はＳＯＩ基板に作り込まれたポケッ
ト領域を有するＮ型可変容量の高周波電流による影響を
示す説明図である。同図に示すように、ＳＯＩ層５の膜
厚がバルク基板に比べて薄い分、Ｎ型可変容量Ｃ１Ｐに
おいて流れる高周波電流パスＣＰ２の一部（点線で示す
部分）が無効化され、直列抵抗が高くなるため、劣化の
度合は大きい。
【００９０】このように、Ｐ-ポケット領域３７が存在
すると、高周波電流パスＣＰ２の悪影響が強くなる。し
たがって、ＳＯＩ構造において、可変容量にポケット領
域を設けない実施の形態２の構造は非常に有効である。
【００９１】＜実施の形態３＞図１１はこの発明の実施
の形態３である、ＭＯＳトランジスタ及び可変容量を有
する半導体装置の構造を示す断面図である。
【００９２】同図に示すように、アキュムレーション型
の可変容量Ｃ１，Ｃ２に代えてインバージョン型の可変
容量Ｃ３，Ｃ４を設けている。具体的には図１で示した
実施の形態１の構造に比べて、Ｎウェル領域３１に代え
てＰウェル領域３０、Ｐウェル領域４１に代えてＮウェ
ル領域４０が設けられている点が異なる。
【００９３】すなわち、Ｎ型（Ｎ+ゲート／Ｐ-ボディー
／Ｎ+Ｓ／Ｄ型）可変容量Ｃ３及びＰ型（Ｐ+ゲート／Ｎ
-ボディー／Ｐ+Ｓ／Ｄ型）可変容量Ｃ４はＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタと等価な構造を呈
し、ＮＭＯＳトランジスタＱ１及びＰＭＯＳトランジス
タＱ２と比較して、Ｐ-ポケット領域１７及び２７に相
当するポケット領域を有していない点のみ異なってい
る。
【００９４】インバージョン型構造の可変容量では、ポ
ケット領域を設けてもポケット領域とボディー領域（Ｐ
ウェル領域３０，Ｎウェル領域４０）との導電型が同一
になるため、アキュムレーション型の可変容量のよう
に、ボディー領域の直列抵抗成分の抵抗値が増えること
はない。
【００９５】しかし、ポケット領域を形成すると、チャ
ネル長方向での不純物濃度分布が不均一となるため、Ｍ
ＯＳトランジスタとして見た場合に閾値電圧にチャネル
方向に分布が生じてしまい、ゲート電圧に基づく可変容
量の容量値の見積もりが困難であるという問題が生じ
る。
【００９６】したがって、インバージョン型の可変容量
にポケット領域を設けないという実施の形態３の構造
は、可変容量の容量値の見積り精度の向上という効果を
奏する。
【００９７】＜実施の形態４＞実施の形態４は実施の形
態１の構造を得るための実施の形態１とは別の半導体装
置の製造方法である。実施の形態１の製造方法では、Ｍ
ＯＳトランジスタと可変容量とのエクステンション領域
の形成工程をそれぞれ独立して行ったが、複数のエクス
テンション領域を同条件で同時に行うようにしたのが実
施の形態４である。
【００９８】図１２〜図１５は実施の形態４の半導体装
置の製造方法を示す断面図である。以下、これらの図を
参照して実施の形態４の半導体装置の製造処理手順を説
明する。
【００９９】まず、実施の形態１と同様にして図２で示
す構造を得た後、図１２に示すように、ＮＭＯＳ形成領
域Ａ１及びＮ型可変容量形成領域Ａ３以外の領域上にレ
ジスト５５を形成した後、ＮＭＯＳ形成領域Ａ１及びＮ
型可変容量形成領域Ａ３のみに対し、ゲート電極１３及
びゲート電極３３をマスクとしてＮ型不純物イオン６７
を注入することにより、Ｎ-エクステンション領域１８
及びＮ-エクステンション領域３８を同時に得る。な
お、Ｎ型不純物イオン６７を注入角度“０”で行う。
【０１００】その後、図１３に示すように、ＮＭＯＳ形
成領域Ａ１以外の領域上にレジスト５６を形成した後、
ＮＭＯＳ形成領域Ａ１のみに対し、Ｐ型不純物イオン６
８をゲート電極１３をマスクして注入し拡散処理を施す
ことにより、Ｐ-拡散領域１９を形成する。なお、Ｐ型
不純物イオン６８はＮ型不純物イオン６７より高い注入
エネルギーで斜め注入される。
【０１０１】そして、図１４に示すように、ＰＭＯＳ形
成領域Ａ２及びＰ型可変容量形成領域Ａ４以外の領域上
にレジスト５７を形成した後、ＰＭＯＳ形成領域Ａ２及
びＰ型可変容量形成領域Ａ４のみに対し、ゲート電極２
３及びゲート電極４３をマスクとしてＰ型不純物イオン
６９を注入することにより、Ｐ-エクステンション領域
２８及びＰ-エクステンション領域４８を同時に得る。
なお、Ｐ型不純物イオン６９を注入角度“０”で行う。
【０１０２】その後、図１５に示すように、ＰＭＯＳ形
成領域Ａ２以外の領域上にレジスト５６を形成した後、
ＰＭＯＳ形成領域Ａ２のみに対し、Ｎ型不純物イオン７
０をゲート電極２３をマスクして注入し拡散処理を施す
ことにより、Ｎ-拡散領域２９を形成する。なお、Ｎ型
不純物イオン７０はＰ型不純物イオン６９より高い注入
エネルギーで斜め注入される。
【０１０３】以降、既存のＭＯＳトランジスタ及び可変
容量の形成方法を用いて、図１で示した構造を得ること
ができる。
【０１０４】このように、実施の形態４の半導体装置の
製造方法では、エクステンション領域を同一導電型のＭ
ＯＳトランジスタ及び可変容量間で同時に形成するた
め、実施の形態１の半導体装置の製造方法に比べて、イ
オン注入工程数を２工程低減することができる。
【０１０５】＜実施の形態５＞図１６はこの発明の実施
の形態５である、ＭＯＳトランジスタ及び可変容量を有
する半導体装置の構造を示す断面図である。
【０１０６】同図に示すように、エクステンション領域
を有する可変容量Ｃ１，Ｃ２に代えてエクステンション
領域を有しない可変容量Ｃ５，Ｃ６を設けている。具体
的には図１で示した実施の形態１の構造に比べて、エク
ステンション部３４ｅを有するＮ+取り出し電極領域３
４が、エクステンション部を有さないＮ+取り出し電極
領域３５の置き換わり、エクステンション部４４ｅを有
するＰ+取り出し電極領域４４が、エクステンション部
を有さないＰ+取り出し電極領域４５の置き換わってい
る。なお、他の構成は図１で示した実施の形態１と同様
である。
【０１０７】実施の形態５の半導体装置の製造方法は、
実施の形態１の半導体装置の製造方法において、図４及
び図６で示すＮ-エクステンション領域３８及びＰ-エク
ステンション領域４８の製造工程がそれぞれ省略される
点が実施の形態１と異なる。
【０１０８】このように、実施の形態５の半導体装置の
製造方法では、可変容量のエクステンション領域の形成
工程を省略する分、実施の形態１の半導体装置の製造方
法に比べて、レジスト形成及びイオン注入工程数を２工
程低減することができる。
【０１０９】実施の形態５の半導体装置は、可変容量は
エクステンション部を設けることによる効果を発揮でき
ないものの、ポケット領域を設けない効果は実施の形態
１〜実施の形態４と同様に享受することができる。
【０１１０】＜実施の形態６＞図１７はこの発明の実施
の形態６である、ＭＯＳトランジスタ及び可変容量を有
する半導体装置の構造を示す断面図である。
【０１１１】同図に示すように、可変容量Ｃ１，Ｃ２に
代えて、可変容量Ｃ１，Ｃ２よりも高濃度なエクステン
ション領域を有する可変容量Ｃ７，Ｃ８を設けている。
【０１１２】具体的には実施の形態１の構造に比べて、
図４及び図６で示すＮ-エクステンション領域３８及び
Ｐ-エクステンション領域４８の形成する際、その不純
物濃度をＭＯＳトランジスタのＮ-エクステンション領
域１８及びＰ-エクステンション領域２８よりも２〜１
００倍程度高くなるように形成している。
【０１１３】図１７では、ＭＯＳトランジスタＱ１，Ｑ
２と可変容量Ｃ７，Ｃ８のゲート長は同一程度に示して
いるが、実際には可変容量のゲート長の方がＭＯＳトラ
ンジスタのゲート長よりも長く設定されることが多い。
【０１１４】したがって、可変容量はＭＯＳトランジス
タに比べてショートチャネル効果の影響が小さいため、
エクステンション領域の不純物濃度を高くすることによ
り弊害が小さい。逆に、エクステンション領域の不純物
濃度を高くすることにより、可変容量の直列抵抗成分を
下げることができる利点の方が大きい。
【０１１５】なお、本実施の形態では、エクステンショ
ン領域の形成を高濃度に形成する例を示したが、不純物
イオンの注入エネルギーをＭＯＳトランジスタの１．２
〜３０倍程度高くしてエクステンション領域を１．２〜
３０倍程度深くしても同様な効果を奏する。
【０１１６】＜実施の形態７＞一般に、デバイスがスケ
ーリングされると電源電圧もスケーリングされて低電圧
化されるため、高い電圧で動作する他のチップ（デバイ
ス）とのインタフェースを設ける必要が生じてくる。
【０１１７】このとき、デバイス内部ではスケーリング
された高性能なＭＯＳトランジスタ（以下、「高性能ト
ランジスタ」と略記する。）に加えて、例えば、３．３
Ｖあるいは５．０Ｖ対応の高電圧用のＭＯＳトランジス
タ（以下、「高電圧用トランジスタ」と略記する。）を
作り込む必要がある。
【０１１８】高電圧用トランジスタは高性能トランジス
タと比較した場合、ゲート長が長く、ゲート酸化膜の膜
厚が厚い、さらに、エクステンション領域を異なる条件
で形成し、また、ポケット領域は形成しない場合が多
い。エクステンション領域を異なる条件で形成するの
は、高い電圧でもパンチスルー等のＳ／Ｄブレークダウ
ン現象は生じることないようにホットキャリア耐性を高
めるためであり、ポケット領域を形成する必要がないの
はゲート長が長いためである。
【０１１９】図１８はこの発明の実施の形態７である、
ＭＯＳトランジスタ及び可変容量を有する半導体装置の
レイアウト構成を示す説明図である。同図に示すよう
に、実施の形態７の高性能トランジスタ形成領域Ｅ１、
高電圧トランジスタ形成領域Ｅ２、及び可変容量形成領
域Ｅ３から構成され、各形成領域Ｅ１〜Ｅ３に高性能ト
ランジスタ、高電圧用トランジスタ、及び可変容量が構
成される。
【０１２０】図１９は実施の形態７の半導体装置におけ
る高電圧トランジスタ形成領域Ｅ２及び可変容量形成領
域Ｅ３の構造を示す断面図である。
【０１２１】高電圧トランジスタ形成領域Ｅ２のＮＭＯ
Ｓ形成領域Ａ５において、ボディー領域であるＰウェル
領域７１の表面上にゲート酸化膜７２が選択的に形成さ
れ、ゲート酸化膜７２上にＮ+型のゲート電極７３が形
成される。ゲート電極７３の下方のチャネル領域を挟ん
でＮ+ソース・ドレイン領域７４，７４が形成され、Ｎ+
ソース・ドレイン領域７４，７４間で対向する先端領域
がそれぞれエクステンション部７４ｅとなる。
【０１２２】また、ゲート電極７３の両側面にはサイド
ウォール７６，７６がそれぞれ形成される。さらに、Ｎ
+ソース・ドレイン領域７４の表面内及びゲート電極７
３の上層部にシリサイド領域７４ｓ及びシリサイド領域
１３ｓがそれぞれ形成される。
【０１２３】このように、ゲート酸化膜７２、ゲート電
極７３、Ｎ+ソース・ドレイン領域７４、及びサイドウ
ォール７６によって高電圧用ＮＭＯＳトランジスタＱ３
が形成される。
【０１２４】高電圧トランジスタ形成領域Ｅ２のＰＭＯ
Ｓ形成領域Ａ６において、Ｎウェル領域８１の表面上に
ゲート酸化膜８２が選択的に形成され、ゲート酸化膜８
２上にＰ+型のゲート電極８３が形成される。ゲート電
極８３の下方のチャネル領域を挟んでＰ+ソース・ドレ
イン領域８４，８４が形成され、Ｐ+ソース・ドレイン
領域８４，８４間で対向する先端領域がそれぞれエクス
テンション部８４ｅとなる。
【０１２５】また、ゲート電極８３の両側面にはサイド
ウォール８６，８６がそれぞれ形成される。さらに、Ｐ
+ソース・ドレイン領域８４の表面内及びゲート電極８
３の上層部にシリサイド領域８４ｓ及びシリサイド領域
８３ｓがそれぞれ形成される。
【０１２６】このように、ゲート酸化膜８２、ゲート電
極８３、Ｐ+ソース・ドレイン領域８４、及びサイドウ
ォール８６によって高電圧用ＰＭＯＳトランジスタＱ４
が形成される。
【０１２７】なお、図１９では図示していないが、高性
能トランジスタ形成領域Ｅ１に形成される高性能トラン
ジスタは、例えば図１で示した実施の形態１のＮＭＯＳ
トランジスタＱ１，ＰＭＯＳトランジスタＱ２と同様な
構造で形成される。
【０１２８】高電圧用ＮＭＯＳトランジスタＱ３及び高
電圧用ＰＭＯＳトランジスタＱ４は、高性能用のＮＭＯ
ＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２に比
べて、ゲート長が長く、ゲート酸化膜の膜厚が厚く、エ
クステンション領域を異なる条件で設定し、ポケット領
域が形成されていない点が異なる。
【０１２９】一方、可変容量形成領域Ｅ３のＮ型可変容
量形成領域Ａ３及びＰ型可変容量形成領域Ａ４にはＮ型
可変容量Ｃ１及びＰ型可変容量Ｃ２がそれぞれ形成され
る。
【０１３０】Ｎ型可変容量Ｃ１及びＰ型可変容量Ｃ２
は、基本的な構造は、図１で示した実施の形態１のＮ型
可変容量Ｃ１及びＰ型可変容量Ｃ２と同様である。
【０１３１】ただし、Ｎ型可変容量Ｃ１及びＰ型可変容
量Ｃ２は高電圧用ＮＭＯＳトランジスタＱ３及び高電圧
用ＰＭＯＳトランジスタＱ４と比較して、エクステンシ
ョン領域は同条件（少なくとも不純物濃度が同程度の条
件）で、ＮＭＯＳトランジスタＱ１及びＰＭＯＳトラン
ジスタＱ２のエクステンション領域より不純物濃度が濃
くなるように形成され、ゲート長は同一に形成される。
また、Ｎ型可変容量Ｃ１及びＰ型可変容量Ｃ２はＮＭＯ
ＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２と比
較して、ゲート酸化膜の膜厚が同一に形成される。
【０１３２】このような構造の実施の形態７の半導体装
置は、高電圧用ＮＭＯＳトランジスタＱ３及びＮ型可変
容量Ｃ１のエクステンション領域を同一工程で形成で
き、高電圧用ＰＭＯＳトランジスタＱ４及びＰ型可変容
量Ｃ２のエクステンション領域を同一工程で形成できる
ため、製造工程数を必要最小限に抑えてながら、直列抵
抗成分を下げた可変容量を有する半導体装置を得ること
ができる。
【０１３３】また、高電圧用トランジスタのエクステン
ション領域の不純物濃度をＬＤＤ領域として高性能トラ
ンジスタのエクステンション領域と同程度に形成する場
合もある。この場合、注入エネルギーを高くして、エク
ステンション領域を深く形成する。
【０１３４】したがって、可変容量のエクステンション
領域を高電圧用トランジスタのエクステンション領域と
同条件で比較的深く形成することにより、実施の形態６
の半導体装置と同様な効果を得ることができる。
【０１３５】＜実施の形態８＞各々のチャネル領域が異
なる不純物濃度に設定されたＭＯＳトランジスタ及び可
変容量を有する構造の半導体装置が実施の形態８であ
る。実施の形態８の半導体装置は、ＭＯＳトランジスタ
及び可変容量それぞれのチャネル領域の不純物濃度を異
なる濃度に設定することにより、閾値電圧の個別設定
等、装置の設計自由度の向上を図ることができる。
【０１３６】図２０はこの発明の実施の形態８である、
ＭＯＳトランジスタ及び可変容量を有する半導体装置の
構造を示す断面図である。同図において、ＰＭＯＳ形成
領域Ａ２に形成されるＰＭＯＳトランジスタＱ２は、図
１で示した実施の形態１のＰＭＯＳトランジスタＱ２と
同様である。
【０１３７】一方、Ｎ型可変容量形成領域Ａ３に形成さ
れるＮ型可変容量Ｃ９は、エクステンション部３４ｅの
近傍にＰ-ポケット領域３７を有し、Ｎ+取り出し電極領
域３４，３４間のＮウェル領域３１が高濃度チャネル領
域３１ｃとなっている。なお、他の構成は、図１で示し
た実施の形態１のＮ型可変容量Ｃ１と同様である。
【０１３８】Ｎ型可変容量Ｃ９はＮウェル領域３１の他
の領域よりＮ型の不純物濃度が高い高濃度チャネル領域
３１ｃを有しており、この高濃度チャネル領域３１ｃが
Ｐ-ポケット領域３７を打ち消して直列抵抗成分の低下
を十分に補うことができるため、可変容量のＱ値を十分
に高めることができる。
【０１３９】このように、図２０で示した構造は、ＰＭ
ＯＳトランジスタＱ２とＮ型可変容量Ｃ９との間でチャ
ネル濃度を変える際、Ｎ型可変容量Ｃ９に高濃度チャネ
ル領域３１ｃを設けることより可変容量のＱ値を高めて
いる。すなわち、図２０で示した構造は、ＭＯＳトラン
ジスタ及び可変容量それぞれのチャネル領域の不純物濃
度を異なる濃度に設定して設計自由度の向上を図ったよ
り望ましい例である。
【０１４０】なお、高濃度チャネル領域３１ｃはＮウェ
ル領域３１の形成後、さらにＮ型の不純物をＮウェル領
域３１の上層部に注入することにより得る。すなわち、
高濃度チャネル領域３１ｃの形成工程を別途必要とす
る。
【０１４１】なお、図２０ではＰＭＯＳトランジスタ及
びＮ型可変容量のみを示したが、ＮＭＯＳトランジスタ
とＰ型可変容量との間にも同様な構造で形成することは
勿論、可能である。
【０１４２】＜実施の形態９＞図２１はこの発明の実施
の形態９である、ＭＯＳトランジスタ及び可変容量を有
する半導体装置の製造方法の一部を示す断面図である。
【０１４３】実施の形態９の半導体装置の製造方法で
は、ＭＯＳトランジスタ及び可変容量の双方にポケット
領域を形成する。
【０１４４】既存の方法に基づく形成工程を経て、１回
目の不純物注入及び拡散処理によってＭＯＳトランジス
タ側にソース・ドレイン領域、可変容量側に取り出し電
極領域３４を形成した状態を前提としている。
【０１４５】１回目の不純物注入及び拡散処理として
は、Ｎ型不純物注入後に熱処理（例えば、９００〜１１
００℃、Ｎ2雰囲気で１０〜１２０"（秒）のＲＴＡ(Rap
id Thermal Anneal)）が考えられる。上記熱処理として
は、Ｎ型不純物の注入により形成された結晶欠陥は回復
している。
【０１４６】以降の処理が実施の形態９の製造方法の固
有の方法であり、実施の形態９では、さらに、ＭＯＳト
ランジスタに対しては行わず、可変容量に対してのみ、
図２１に示すように、２回目の不純物注入及び拡散処理
を行っている。図２１の例では２回目の不純物注入とし
て、Ｎ型不純物イオン９１をゲート電極３３をマスクと
して注入し、熱処理を行うことにより、Ｎ+取り出し電
極領域３４ｈを形成し、Ｎ型可変容量Ｃ１５を最終的に
得ている。
【０１４７】２回目の不純物注入及び拡散処理として
は、Ｎ型不純物注入後に比較的低温な５００〜８００℃
で、１０〜１２０分程度のアニール処理が考えられる。
【０１４８】可変容量に対してのみ２回目の不純物注入
及び拡散処理を行い、拡散処理時の熱処理が上述したよ
うに比較的低温で行われるため、可変容量のウェル領域
に２回目の不純物イオン注入による結晶欠陥が導入さ
れ、欠陥部分と不純物とが互いにカップリングして大き
く拡散する現象であるＴＥＤ(Transient Enhanced Diff
usion)が生じる。
【０１４９】このＴＥＤ現象によって、Ｎ型可変容量Ｃ
１５に形成されたＰ-ポケット領域３７とＮ+取り出し電
極領域３４ｈの不純物が再度拡散する。その結果、Ｐ-
ポケット領域３７の存在が直列抵抗の低下を招く程の影
響力を持たなくなり、Ｑ値の優れたＮ型可変容量Ｃ１５
を得ることができる。
【０１５０】なお、図２１ではＮ型可変容量Ｃ１５を示
したが同様にＰ型可変容量についても適用できることは
勿論である。
【０１５１】＜実施の形態１０＞図２２〜図２６はこの
発明の実施の形態１０である、ＭＯＳトランジスタ及び
可変容量を有する半導体装置におけるＮ型可変容量の製
造方法を示す断面図である。以下、これらの図を参照し
て実施の形態１０のＮ型可変容量の製造処理手順を説明
する。
【０１５２】まず、図２２に示すように、Ｎウェル領域
３１の表面上に選択的にゲート酸化膜３２、ゲート電極
３３及びマスク用酸化膜５９からなる積層構造を得、こ
の積層構造をマスクとして、Ｎ型及びＰ型の不純物を導
入してＮ-エクステンション領域３８及びＰ-拡散領域３
９をそれぞれ形成する。なお、ゲート電極３３の形成材
料としてはポリシリコンを用いる。
【０１５３】次に、図２３に示すように、ゲート電極３
３に対して、等方性のポリシリコンエッチング処理を施
して、ゲート電極３３のゲート長方向における周辺領域
を一部除去し、ゲート長が短くなったゲート電極３３ｎ
を得る。
【０１５４】その後、図２４に示すように、酸化膜に対
するウェットエッチングをマスク用酸化膜５９及びゲー
ト酸化膜３２に対して施し、マスク用酸化膜５９及びゲ
ート酸化膜３２を縮小したマスク用酸化膜５９ｎ及びゲ
ート酸化膜３２ｎを得る。
【０１５５】そして、図２５に示すように、ゲート電極
３３ｎの側面にサイドウォール３６を形成する。
【０１５６】次に、図２６に示すように、ゲート電極３
３ｎ及びサイドウォール３６をマスクとしてＮ型不純物
イオン７５を注入して拡散することにより、Ｎ+取り出
し電極領域３４ｄを得る。Ｎ+取り出し電極領域３４ｄ
はＰ-拡散領域３９の全てを含む領域に形成され、Ｎ型
の不純物濃度がＰ-拡散領域３９のＰ型の不純物濃度よ
りも高いため、Ｐ-拡散領域３９の影響を完全に打ち消
すことができる。すなわち、完成後の可変容量にはポケ
ット領域は存在しなくなる。
【０１５７】このように、実施の形態１０ではゲート電
極のゲート長を短くした後にサイドウォールを形成して
取り出し電極領域を形成することにより、完成した装置
上においてポケット領域が存在しない構造にすることが
できるため、ポケット領域形成工程が含まれていてもＱ
値の優れたＮ型可変容量を得ることができる。
【０１５８】なお、実施の形態１０ではＮ型可変容量の
製造方法を示したが同様にＰ型可変容量についても製造
することができることは勿論である。
【０１５９】＜実施の形態１１＞図２７はこの発明の実
施の形態１１である、ＭＯＳトランジスタ及び可変容量
を有する半導体装置の構造を示す断面図である。同図に
おいて、ＮＭＯＳ形成領域Ａ１に形成されるＮＭＯＳト
ランジスタＱ１は、図１で示した実施の形態１のＮＭＯ
ＳトランジスタＱ１と同様である。
【０１６０】一方、Ｎ型可変容量形成領域Ａ３に形成さ
れるＮ型可変容量Ｃ１ｗは、ゲート酸化膜３２ｗの膜厚
をゲート酸化膜１２の膜厚より厚くした点が異なってい
る。なお、他の構成は、図１で示した実施の形態１のＮ
型可変容量Ｃ１と同様である。
【０１６１】ＬＣ型のＶＣＯの発振周波数ｆは以下の
(2)式で決定するため、高い周波数で発振する発振器を
作るには可変容量の容量成分を小さくする方が望まし
い。
【０１６２】
【数２】
【０１６３】しかしながら、小さなパターンで可変容量
を製造すると、直列の寄生抵抗が大きくなるという問題
がある。
【０１６４】そこで、図２７に示すように、ゲート酸化
膜３２ｗの膜厚を、ゲート酸化膜１２の膜厚より厚く形
成することにより、パターンサイズを変えることなく、
すなわち、寄生抵抗成分を大きくことなく、可変容量の
容量成分を小さくすることができる。さらに、前述した
(1)式より、容量成分を小さくすることによりＱ値の向
上も図ることができる。
【０１６５】また、実施の形態７の半導体装置のよう
に、高性能トランジスタに加え高電圧用トランジスタを
有する場合、ゲート酸化膜の膜厚が高性能トランジスタ
より厚い高電圧用トランジスタのゲート酸化膜形成時に
ゲート酸化膜３２ｗを形成することにより、製造工程数
を増やすことなく、膜厚が高性能トランジスタより薄い
ゲート酸化膜３２ｗを得ることができる。
【０１６６】なお、図２７ではＮＭＯＳトランジスタ及
びＮ型可変容量のみを示したが、ＰＭＯＳトランジスタ
とＰ型可変容量との間にも同様な構造で形成することは
勿論、可能である。
【０１６７】＜実施の形態１２＞ （第１の態様）図２８はこの発明の実施の形態１２であ
る、ＭＯＳトランジスタ及び可変容量を有する半導体装
置の第１の態様の構造を示す断面図である。同図におい
て、ＮＭＯＳ形成領域Ａ１に形成されるＮＭＯＳトラン
ジスタＱ１は、図１で示した実施の形態１のＮＭＯＳト
ランジスタＱ１と同様である。
【０１６８】一方、Ｎ型可変容量形成領域Ａ３に形成さ
れるＮ型可変容量Ｃ１Ｌは、ゲート酸化膜３２Ｌの材質
をゲート酸化膜１２の材質より誘電率より低くものを用
いて形成した点が異なっている。なお、他の構成は、図
１で示した実施の形態１のＮ型可変容量Ｃ１と同様であ
る。
【０１６９】なお、ゲート酸化膜３２Ｌを得るには、例
えば、Ｎ型可変容量Ｃ１Ｌのゲート酸化膜３２に対して
のみＦ（フッ素）を注入する等の方法が考えられる。
【０１７０】このように、実施の形態１２の第１の態様
では、寄生抵抗成分を大きくことなく、可変容量の容量
成分を小さくすることができるため、実施の形態１１と
同様の効果を奏する。
【０１７１】なお、図２８ではＮＭＯＳトランジスタ及
びＮ型可変容量のみを示したが、ＰＭＯＳトランジスタ
とＰ型可変容量との間にも同様な構造で形成することは
勿論、可能である。
【０１７２】（第２の態様）図２９はこの発明の実施の
形態１２である、ＭＯＳトランジスタ及び可変容量を有
する半導体装置の第２の態様の構造を示す断面図であ
る。同図において、Ｎ型可変容量形成領域Ａ３に形成さ
れるＮ型可変容量Ｃ１ｗは、ゲート酸化膜３２ｗの膜厚
をゲート酸化膜１２の膜厚より厚くした点が異なってい
る。なお、他の構成は図１で示した実施の形態１のＮ型
可変容量Ｃ１と同様である。
【０１７３】ＮＭＯＳ形成領域Ａ１に形成されるＮＭＯ
ＳトランジスタＱ１は、シリコン酸化膜よりも高い誘電
率を有するHigh-ｋ材料を用いてゲート絶縁膜１２Ｈを
形成した点、ゲート絶縁膜１２Ｈをゲート酸化膜３２ｗ
と同程度の膜厚で形成した点が異なっている。なお、他
の構成は、図１で示した実施の形態１のＮＭＯＳトラン
ジスタＱ１と同様である。
【０１７４】なお、High-ｋ材料としては、Ｓｉ3Ｎ4、
Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2等が考えられ
る。
【０１７５】このように、実施の形態１２の第１の態様
では、寄生抵抗成分を大きくことなく、可変容量の容量
成分を小さくすることができるため、実施の形態１１と
同様の効果を奏する。
【０１７６】ゲート絶縁膜１２Ｈの膜厚をゲート酸化膜
３２ｗと同程度であるため、ゲート絶縁膜１２Ｈ及びゲ
ート酸化膜３２ｗを同一工程で製造することにより、製
造工程数を増やすことなく、膜厚が高性能トランジスタ
より薄いゲート酸化膜３２ｗを得ることができる。この
際、ゲート絶縁膜１２ＨをHigh-ｋ材料で形成すること
により、ＮＭＯＳトランジスタＱ１Ｈの電気的特性に悪
影響は生じない。
【０１７７】なお、図２９ではＮＭＯＳトランジスタ及
びＮ型可変容量のみを示したが、ＰＭＯＳトランジスタ
とＰ型可変容量との間にも同様な構造で形成することは
勿論、可能である。
【０１７８】＜実施の形態１３＞図３０はこの発明の実
施の形態１３である、ＭＯＳトランジスタ及び可変容量
を有する半導体装置の構造を示す断面図である。同図に
おいて、Ｎ型可変容量形成領域Ａ３に形成されるＮ型可
変容量Ｃ１ｐは、Ｎウェル領域３１の上層部にポーラス
シリコン層８が形成された点が異なっている。なお、他
の構成は、図１で示した実施の形態１のＮ型可変容量Ｃ
１と同様である。
【０１７９】ポーラスシリコン層８を設けることによ
り、シリコンの実効的な誘電率が下がるため、Ｎ型可変
容量Ｃ１ｐの容量成分を小さくすることができる。ただ
し、空孔が連続的に形成され、Ｎウェル領域３１の上層
部における空孔の占める割合（空孔率）が高くなりすぎ
るとＮウェル領域３１の抵抗が上昇してしまうため、空
孔率は５０％以下に抑える方が望ましい。
【０１８０】このように、実施の形態１３は、寄生抵抗
成分をさほど大きくことなく、可変容量の容量成分を小
さくすることができるため、実施の形態１１と同様の効
果を奏する。
【０１８１】なお、図３０ではＮ型可変容量のみを示し
たが、Ｐ型可変容量も同様な構造で形成することは勿
論、可能である。
【０１８２】（ポーラスシリコン層の形成）図３１〜図
３５は、例えば、特開2000−307112公報に開示された、
ポーラスシリコン層の形成方法を示す断面図である。以
下、これらの図を参照して、ポーラスシリコン層の形成
処理手順を説明する。
【０１８３】まず、図３１に示すように、陽極化成によ
り、Ｎ型のシリコン基板６の上面内にポーラスシリコン
層７を形成する。具体的には、シリコン基板６を化成層
１５１内でＨＦ溶液１５２中に浸し、上部の白金電極１
５３を陰極、下部の白金電極１５４を陽極として、シリ
コン基板６に電流を流す。条件は、化成時間３０秒、化
成電流密度１０ｍＡ／ｃｍ2とする。これにより、図３
２に示すように、シリコン基板６の上面が多孔質化さ
れ、シリコン基板６の上面内に、０．２μｍ程度の膜厚
を有するポーラスシリコン層７が形成される。
【０１８４】図３３は、ポーラスシリコン層７の形状を
具体的に示す断面図である。ポーラスシリコン層７は図
３３のようには入り組んだ形状となるが（より具体的に
は、実際には後述する文献２のpp470、Fig.4、あるいは
文献３のpp379、Fig.2を参照されたい）、本明細書にお
いては、図３２に示したようにポーラスシリコン層７の
形状を簡略化して記載する。なお、ポーラスシリコン層
７の膜厚は化成時間及び化成電流密度によって制御する
ことができ、また、ポーラスシリコン層７の空孔率（シ
リコン部７ａと空孔部７ｂとの比に相当する密度）はＨ
Ｆ溶液１５２の濃度によって制御することができる（Ｓ
ＯＩ構造形成技術、pp181-185、古川静二郎著、1987
年、産業図書：（文献１）参照）。
【０１８５】次に、熱処理に対するポーラスシリコン層
７の多孔質構造の安定性を確保するために、温度４００
℃程度の低温で予備酸化を行う。次に、後の工程で形成
されるエピタキシャル層９の結晶欠陥量を削減するため
に、水素雰囲気中で数秒間、温度１０００℃以上の熱処
理を行う。すると、ポーラスシリコン層７の表面エネル
ギーの極小化によって表面原子の移動度が劇的に高めら
れ、表面の自然酸化に起因してポーラスシリコン層７の
上面内に生じていた表面孔（図示しない）が還元除去さ
れる。その結果、図３４に示すように、ポーラスシリコ
ン層７の上面が十分に平滑化されたポーラスシリコン層
８が形成される。
【０１８６】ここで、ポーラスシリコン層８の上面は、
シリコン基板６の単結晶構造を維持しており、シリコン
基板６と同様の結晶方位を有している。そこで、図３５
に示すように、エピタキシャル成長法によって、ポーラ
スシリコン層８の上面上に、１００ｎｍ程度の膜厚を有
するエピタキシャル層９を形成する。なお、ポーラスシ
リコン層上へのシリコンのエピタキシャル成長について
は、「シリコンの科学、pp467-475、大見忠弘他監修、R
EALIZE INC.」（文献２）、 「IEICE TRANS. ELECTRO
N., VOL.E80-C, NO.3, MARCH 1997, K.SAKAGUCHI et a
l, pp378-387」（文献３）、「Extended Abstracts of
the 1998 International Conference on Solid State D
evices and Materials, Hiroshima, 1998, pp302-303」
（文献４）を参照されたい。
【０１８７】なお、実施の形態１３ではＮ型可変容量形
成領域Ａ３及びＰ型可変容量形成領域Ａ４に対して選択
的にポーラスシリコン層８を形成している。このよう
に、部分的にポーラスシリコン化する場合は、図３１で
示す陽極化成時にＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形
成領域Ａ２の表面をレジストマスクで覆い、ポーラスシ
リコン層７が形成されないようにすることにより実現す
る。
【０１８８】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置の絶縁ゲート型トランジスタ
はトランジスタ用ポケット領域を有することにより、シ
ョートチャネル効果を抑制することができる。
【０１８９】一方、絶縁ゲート型容量は、容量用ボディ
ー領域側における取り出し電極領域の近傍領域におい
て、取り出し電極領域と逆の導電型の領域（取り出し電
極領域隣接逆導電型領域）を有していないため、上記取
り出し電極領域隣接逆導電型領域の存在による電気的特
性の劣化が生じることはない。
【０１９０】その結果、絶縁ゲート型トランジスタ及び
絶縁ゲート型容量のそれぞれ電気的特性を共に劣化させ
ない構造の半導体装置を得ることができる。
【０１９１】請求項２記載の半導体装置は、上記取り出
し電極領域隣接逆導電型領域の不存在によって、直列抵
抗成分が劣化しない構造の絶縁ゲート型容量を得ること
ができる。
【０１９２】請求項３記載の半導体装置は、上記取り出
し電極領域隣接逆導電型領域の不存在によって容量値の
見積もり精度が劣化しない構造の絶縁ゲート型容量を得
ることができる。
【０１９３】請求項４記載の半導体装置において、容量
用エクステンション部及びトランジスタ用エクステンシ
ョン部は不純物濃度が同濃度に設定されるため、これら
のエクステンション部を同時に形成できる分、製造工程
数の低減化を図ることができる。
【０１９４】請求項５記載の半導体装置の絶縁ゲート型
容量の取り出し電極領域はエクステンション部に相当す
る領域を形成する必要がない分、製造工程数の低減化を
図ることができる。
【０１９５】請求項６記載の半導体装置において、容量
用エクステンション部はトランジスタ用エクステンショ
ン部より不純物濃度が高濃度に設定されるため、絶縁ゲ
ート型容量の直列抵抗成分の低減化を図ることができ
る。
【０１９６】請求項７記載の半導体装置において、容量
用エクステンション部はトランジスタ用エクステンショ
ン部より深く形成されるため、絶縁ゲート型容量の直列
抵抗成分の低減化を図ることができる。
【０１９７】請求項８記載の半導体装置において、容量
用エクステンション部は第１のトランジスタ用エクステ
ンション部より不純物濃度が高濃度に設定されるため、
絶縁ゲート型容量の直列抵抗成分の低減化を図ることが
できる。
【０１９８】加えて、容量用エクステンション部は第２
のトランジスタ用エクステンション部と不純物濃度が同
程度に設定されるため、容量用エクステンション部及び
第２のトランジスタ用エクステンション部を同時に形成
できる分、製造工程数の低減化を図ることができる。
【０１９９】請求項９記載の半導体装置は、ＳＯＩ基板
上においても、絶縁ゲート型トランジスタ及び絶縁ゲー
ト型容量のそれぞれ電気的特性を共に劣化させない構造
の半導体装置を得ることができる。
【０２００】請求項１０記載の半導体装置において、容
量用ゲート絶縁膜の膜厚はトランジスタ用ゲート絶縁膜
の膜厚より厚く形成されるため、その分、小さい容量値
を得ることができる。
【０２０１】請求項１１記載の半導体装置において、容
量用ゲート絶縁膜の誘電率はトランジスタ用ゲート絶縁
膜の誘電率より低く設定されるため、その分、小さい容
量値を得ることができる。
【０２０２】請求項１２記載の半導体装置の容量用ボデ
ィー領域は空孔部を有するため、その分、小さい容量値
を得ることができる。
【０２０３】この発明における請求項１３記載の半導体
装置において、容量用ボディー領域の表面における不純
物濃度とトランジスタ用ボディー領域の表面における不
純物濃度とは異なる濃度に設定されるため、装置の設計
自由度の向上を図ることができる。
【０２０４】請求項１４記載の半導体装置において、容
量用ボディー領域の表面における不純物濃度は、トラン
ジスタ用ボディー領域の表面における不純物濃度より高
濃度に設定されるため、容量用ポケット領域による抵抗
成分の劣化を補うことができる。
【０２０５】この発明における請求項１５記載の半導体
装置の製造方法で製造された半導体装置の絶縁ゲート型
トランジスタはトランジスタ用ポケット領域を有するこ
とにより、ショートチャネル効果を抑制することができ
る。
【０２０６】一方、絶縁ゲート型容量は、容量用ボディ
ー領域側における取り出し電極領域の近傍領域におい
て、取り出し電極領域と逆の導電型の領域（取り出し電
極領域隣接逆導電型領域）を有していないため、上記取
り出し電極領域隣接逆導電型領域の存在による電気的特
性の劣化が生じることはない。
【０２０７】その結果、絶縁ゲート型トランジスタ及び
絶縁ゲート型容量のそれぞれ電気的特性を共に劣化させ
ない構造の半導体装置を得ることができる。
【０２０８】請求項１６記載の半導体装置の製造方法に
よって製造された半導体装置は、上記取り出し電極領域
隣接逆導電型領域の不存在によって、直列抵抗成分が劣
化しない構造の絶縁ゲート型容量を得ることができる。
【０２０９】請求項１７記載の半導体装置の製造方法の
ステップ(c-1)及びステップ(f) は、容量用エクステン
ション領域がトランジスタ用エクステンション領域より
も不純物濃度が高濃度になるように実行されるため、絶
縁ゲート型容量の直列抵抗成分の低減化を図ることがで
きる。
【０２１０】請求項１８記載の半導体装置の製造方法の
ステップ(b) は、容量用ゲート絶縁膜がトランジスタ用
ゲート絶縁膜よりも膜厚が厚くなるように実行されるた
め、製造される絶縁ゲート型容量は比較的小さい容量値
を得ることができる。
【０２１１】この発明における請求項１９記載の半導体
装置の製造方法は、取り出し電極領域を形成するステッ
プ(f) の実行後、容量用ゲート電極をマスクとして、容
量用ボディー領域と同じ導電型の不純物をさらに注入し
た後、ＴＥＤ現象が生じる程度の温度で拡散処理を行う
ステップ(g) をさらに実行するため、ＴＥＤ現象による
取り出し電極領域の拡散により、容量用ポケット領域に
よる抵抗成分の劣化を効果的に抑制することができる。
【０２１２】請求項２０記載の半導体装置の製造方法
は、斜め方向からのイオン注入により、容量用ポケット
領域による抵抗成分の劣化をより効果的に抑制すること
ができる。
【０２１３】この発明における請求項２１記載の半導体
装置の製造方法は、ステップ(f) で端部領域が除去され
た容量用ゲート電極をマスクとして、容量用ボディー領
域と同じ導電型の不純物を導入して、容量用ボディー領
域の表面内に取り出し電極領域を形成するステップ(g)
を実行することにより、容量用不純物拡散領域の全領域
を取り出し電極領域内に包含することができる。
【０２１４】その結果、装置完成後の絶縁ゲート型容量
にはトランジスタ用ポケット領域に相当する取り出し電
極領域隣接逆導電型領域は存在しなくなるため電気的特
性の劣化が生じることはない。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である、ＭＯＳトラ
ンジスタ及び可変容量を有する半導体装置の構造を示す
断面図である。
【図２】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図３】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図４】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図５】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図６】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図７】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図８】 この発明の実施の形態２である半導体装置の
構造を示す断面図である。
【図９】 実施の形態２のＮ型可変容量の高周波電流に
よる影響を示す説明図である。
【図１０】 ＳＯＩ基板に作り込まれたポケット領域を
有するＮ型可変容量の高周波電流による影響を示す説明
図である。
【図１１】 この発明の実施の形態３である半導体装置
の構造を示す断面図である。
【図１２】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図１３】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図１４】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図１５】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図１６】 この発明の実施の形態５である半導体装置
の構造を示す断面図である。
【図１７】 この発明の実施の形態６である半導体装置
の構造を示す断面図である。
【図１８】 この発明の実施の形態７である半導体装置
のレイアウト構成を示す説明図である。
【図１９】 実施の形態７の半導体装置における高電圧
トランジスタ形成領域及び可変容量形成領域の構造を示
す断面図である。
【図２０】 この発明の実施の形態８である半導体装置
の構造を示す断面図である。
【図２１】 この発明の実施の形態９である、ＭＯＳト
ランジスタ及び可変容量を有する半導体装置の製造方法
の一部を示す断面図である。
【図２２】 実施の形態１０の半導体装置におけるＮ型
可変容量の製造方法を示す断面図である。
【図２３】 実施の形態１０の半導体装置におけるＮ型
可変容量の製造方法を示す断面図である。
【図２４】 実施の形態１０の半導体装置におけるＮ型
可変容量の製造方法を示す断面図である。
【図２５】 実施の形態１０の半導体装置におけるＮ型
可変容量の製造方法を示す断面図である。
【図２６】 実施の形態１０の半導体装置におけるＮ型
可変容量の製造方法を示す断面図である。
【図２７】 この発明の実施の形態１１である半導体装
置の構造を示す断面図である。
【図２８】 この発明の実施の形態１２である半導体装
置の第１の態様の構造を示す断面図である。
【図２９】 この発明の実施の形態１２である半導体装
置の第２の態様の構造を示す断面図である。
【図３０】 この発明の実施の形態１３である半導体装
置の第１の態様の構造を示す断面図である。
【図３１】 ポーラスシリコン層の形成方法を示す断面
図である。
【図３２】 ポーラスシリコン層の形成方法を示す断面
図である。
【図３３】 ポーラスシリコン層の形成方法を示す断面
図である。
【図３４】 ポーラスシリコン層の形成方法を示す断面
図である。
【図３５】 ポーラスシリコン層の形成方法を示す断面
図である。
【図３６】 従来のポケット領域付きＭＯＳトランジス
タの製造方法を示す断面図である。
【図３７】 従来のポケット領域付きＭＯＳトランジス
タの製造方法を示す断面図である。
【図３８】 可変容量の構造を示す断面図である。
【図３９】 可変容量の容量値設定動作を示す説明図で
ある。
【図４０】 可変容量の容量値設定動作を示す説明図で
ある。
【図４１】 図３８で示した可変容量の等価回路を示す
回路図である。
【符号の説明】
１ 半導体基板、３ 支持基板、４ 埋め込み酸化膜、
５ ＳＯＩ層、８ ポーラスシリコン層、１１，３０，
４１ Ｐウェル領域、２１，３１，４０ Ｎウェル領
域、１４ Ｎ+ソース・ドレイン領域、１７ Ｐ-ポケッ
ト領域、２４ Ｐ +ソース・ドレイン領域、２７ Ｎ-ポ
ケット領域、３１ｃ 高濃度チャネル領域３１ｃ、１２
Ｈ，３２ｗ，３２Ｌ， ゲート酸化膜、３４，３５ Ｎ
+取り出し電極領域、４４，４５ Ｐ+取り出し電極領
域、Ｃ１，Ｃ３，Ｃ５，Ｃ７，Ｃ９Ｎ型可変容量、Ｃ
２，Ｃ４，Ｃ６，Ｃ８ Ｐ型可変容量、Ｑ１ ＮＭＯＳ
トランジスタ、Ｑ２ ＰＭＯＳトランジスタ、Ｑ３ 高
電圧用ＮＭＯＳトランジスタ、Ｑ４ 高電圧用ＰＭＯＳ
トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡 俊英 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F048 AA00 AA09 AC03 AC04 AC10 BA01 BA16 BB08 BB11 BB12 BC06 BD04 BE03 BF06 DA23

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に作り込まれる絶縁ゲート型
    トランジスタ及び絶縁ゲート型容量を含む半導体装置で
    あって、 前記絶縁ゲート型トランジスタは、 前記半導体基板上に選択的に形成されるトランジスタ用
    ゲート絶縁膜と、 前記トランジスタ用ゲート絶縁膜上に形成されるトラン
    ジスタ用ゲート電極と、 前記半導体基板の表面内における前記トランジスタ用ゲ
    ート電極下のトランジスタ用ボディー領域を挟んで形成
    されるソース・ドレイン領域とを含み、 前記絶縁ゲート型容量は、 前記半導体基板上に選択的に形成される容量用ゲート絶
    縁膜と、 前記容量用ゲート絶縁膜上に形成される容量用ゲート電
    極と、 前記半導体基板の表面内における前記容量用ゲート電極
    下の容量用ボディー領域を挟んで形成される取り出し電
    極領域とを含み、 前記絶縁ゲート型トランジスタは、前記ソース・ドレイ
    ン領域から前記トランジスタ用ボディー領域の一部にか
    けて形成される、前記ソース・ドレイン領域と逆の導電
    型のトランジスタ用ポケット領域を有し、かつ、 前記絶縁ゲート型容量は、前記容量用ボディー領域側に
    おける前記取り出し電極領域の近傍領域において、前記
    取り出し電極領域と逆の導電型の領域を有していないこ
    とを特徴とする、半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記容量用ボディー領域及び前記取り出し電極領域は同
    一導電型で形成される、半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置であって、 前記容量用ボディー領域及び前記取り出し電極領域は互
    いに異なる導電型で形成される、半導体装置。
  4. 【請求項４】 請求項１ないし請求項３のうち、いずれ
    か１項に記載の半導体装置であって、 前記ソース・ドレイン領域は上層部が前記トランジスタ
    用ボディー領域側に一部突出したトランジスタ用エクス
    テンション部を有し、 前記取り出し電極領域は上層部が前記容量用ボディー領
    域側に一部突出した容量用エクステンション部を有し、 前記容量用エクステンション部及び前記トランジスタ用
    エクステンション部は不純物濃度が同濃度に設定される
    ことを特徴とする、半導体装置。
  5. 【請求項５】 請求項１ないし請求項３のうち、いずれ
    か１項に記載の半導体装置であって、 前記ソース・ドレイン領域は上層部が前記トランジスタ
    用ボディー領域側に一部突出したトランジスタ用エクス
    テンション部を有し、 前記取り出し電極領域は上層部が前記容量用ボディー領
    域側に突出した領域を有さないことを特徴とする、半導
    体装置。
  6. 【請求項６】 請求項１ないし請求項３のうち、いずれ
    か１項に記載の半導体装置であって、 前記ソース・ドレイン領域は上層部が前記トランジスタ
    用ボディー領域側に一部突出したトランジスタ用エクス
    テンション部を有し、 前記取り出し電極領域は上層部が前記容量用ボディー領
    域側に一部突出した容量用エクステンション部を有し、 前記容量用エクステンション部は前記トランジスタ用エ
    クステンション部より不純物濃度が高濃度に設定される
    ことを特徴とする、半導体装置。
  7. 【請求項７】 請求項１ないし請求項３のうち、いずれ
    か１項に記載の半導体装置であって、 前記ソース・ドレイン領域は上層部が前記トランジスタ
    用ボディー領域側に一部突出したトランジスタ用エクス
    テンション部を有し、 前記取り出し電極領域は上層部が前記容量用ボディー領
    域側に一部突出した容量用エクステンション部を有し、 前記容量用エクステンション部は前記トランジスタ用エ
    クステンション部より形成深さが深いことを特徴とす
    る、半導体装置。
  8. 【請求項８】 請求項１ないし請求項３のうち、いずれ
    か１項に記載の半導体装置であって、 前記絶縁ゲート型トランジスタは第１及び第２のトラン
    ジスタを含み、 前記第１のトランジスタの前記ソース・ドレイン領域は
    上層部が前記トランジスタ用ボディー領域側に一部突出
    した第１のトランジスタ用エクステンション部を有し、 前記第２のトランジスタの前記ソース・ドレイン領域は
    上層部が前記トランジスタ用ボディー領域側に一部突出
    した第２のトランジスタ用エクステンション部を有し、 前記取り出し電極領域は上層部が前記容量用ボディー領
    域側に一部突出した容量用エクステンション部を有し、 前記容量用エクステンション部は前記第２のトランジス
    タ用エクステンション部と不純物濃度が同程度で、かつ
    前記第１のトランジスタ用エクステンション部より不純
    物濃度が高濃度に設定されることを特徴とする、半導体
    装置。
  9. 【請求項９】 請求項１ないし請求項８のうち、いずれ
    か１項に記載の半導体装置であって、 前記半導体基板は、少なくとも表面が絶縁性の基板と、
    前記基板の表面上に配設された半導体層とからなるＳＯ
    Ｉ基板を含む、半導体装置。
  10. 【請求項１０】 請求項１ないし請求項９のうち、いず
    れか１項に記載の半導体装置であって、 前記容量用ゲート絶縁膜の膜厚は前記トランジスタ用ゲ
    ート絶縁膜の膜厚より厚く設定される、半導体装置。
  11. 【請求項１１】 請求項１ないし請求項９のうち、いず
    れか１項に記載の半導体装置であって、 前記容量用ゲート絶縁膜の誘電率は前記トランジスタ用
    ゲート絶縁膜の誘電率より低く設定される、半導体装
    置。
  12. 【請求項１２】 請求項１ないし請求項１１のうち、い
    ずれか１項に記載の半導体装置であって、 前記容量用ボディー領域は空孔部を有する、半導体装
    置。
  13. 【請求項１３】 半導体基板に作り込まれる絶縁ゲート
    型トランジスタ及び絶縁ゲート型容量を含む半導体装置
    であって、 前記絶縁ゲート型トランジスタは、 前記半導体基板上に選択的に形成されるトランジスタ用
    ゲート絶縁膜と、 前記トランジスタ用ゲート絶縁膜上に形成されるトラン
    ジスタ用ゲート電極と、 前記半導体基板の表面内における前記トランジスタ用ゲ
    ート電極下のトランジスタ用ボディー領域を挟んで形成
    されるソース・ドレイン領域と、 前記ソース・ドレイン領域から前記トランジスタ用ボデ
    ィー領域の一部にかけて形成される、前記ソース・ドレ
    イン領域と逆の導電型のトランジスタ用ポケット領域と
    を含み、 前記絶縁ゲート型容量は、 前記半導体基板上に選択的に形成される容量用ゲート絶
    縁膜と、 前記容量用ゲート絶縁膜上に形成される容量用ゲート電
    極と、 前記半導体基板の表面内における前記容量用ゲート電極
    下の容量用ボディー領域を挟んで形成される取り出し電
    極領域と、 前記取り出し電極領域から前記容量用ボディー領域の一
    部にかけて形成される、前記取り出し電極領域領域と逆
    の導電型の容量用ポケット領域とを含み、 前記容量用ボディー領域の表面における不純物濃度と前
    記トランジスタ用ボディー領域の表面における不純物濃
    度とが互いに異なる濃度に設定されることを特徴とす
    る、半導体装置。
  14. 【請求項１４】 請求項１３記載の半導体装置であっ
    て、 前記容量用ボディー領域の表面における不純物濃度は、
    前記トランジスタ用ボディー領域の表面における不純物
    濃度より高濃度に設定されることを特徴とする、半導体
    装置。
  15. 【請求項１５】 半導体基板に作り込まれる絶縁ゲート
    型トランジスタ及び絶縁ゲート型容量を含む半導体装置
    の製造方法であって、 (a) トランジスタ用ボディー領域及び容量用ボディー領
    域を有する半導体基板を準備するステップと、 (b) 前記トランジスタ用ボディー領域上にトランジスタ
    用ゲート絶縁膜及びトランジスタ用ゲート電極を選択的
    に形成するとともに、前記容量用ボディー領域上に容量
    用ゲート絶縁膜及び容量用ゲート電極を選択的に形成す
    るステップと、 (c) 前記トランジスタ用ボディー領域以外をトランジス
    タ用レジストで覆い、前記トランジスタ用ゲート電極を
    マスクとして、前記トランジスタ用ボディー領域と同じ
    導電型の不純物を導入して前記トランジスタ用ボディー
    領域の上層部にトランジスタ用不純物拡散領域を形成す
    るステップと、 (d) 前記トランジスタ用ゲート電極をマスクとして、前
    記トランジスタ用ボディー領域と異なる導電型の不純物
    を導入して、前記トランジスタ用ボディー領域の表面内
    にソース・ドレイン領域を形成するステップとを備え、
    前記ステップ(d) の実行後に、前記トランジスタ用不純
    物拡散領域がトランジスタ用ポケット領域として前記ソ
    ース・ドレイン領域から前記トランジスタ用ボディー領
    域の一部にかけて残存し、 (e) 前記容量用ゲート電極をマスクとして、所定の導電
    型の不純物を導入して、前記容量用ボディー領域の表面
    内に取り出し電極領域を形成するステップとを備え、 前記トランジスタ用ボディー領域、前記トランジスタ用
    ゲート絶縁膜、前記トランジスタ用ゲート電極、前記ソ
    ース・ドレイン領域及び前記トランジスタ用ポケット領
    域によって前記絶縁ゲート型トランジスタが構成され、 前記容量用ボディー領域、前記容量用ゲート絶縁膜、前
    記容量用ゲート電極、及び前記取り出し電極領域によっ
    て前記絶縁ゲート型容量が構成される、半導体装置の製
    造方法。
  16. 【請求項１６】 請求項１５記載の半導体装置の製造方
    法であって、 前記ステップ(e) で導入される所定の導電型の不純物
    は、前記容量用ボディー領域と同一の導電型の不純物を
    含む、半導体装置の製造方法。
  17. 【請求項１７】 請求項１６記載の半導体装置の製造方
    法であって、 前記ステップ(c) は、 (c-1) 前記トランジスタ用レジストで覆い、前記トラン
    ジスタ用ゲート電極をマスクとして、前記トランジスタ
    用ボディー領域と異なる導電型の不純物を導入して前記
    トランジスタ用ボディー領域の表面内にトランジスタ用
    エクステンション領域を形成するステップをさらに含
    み、 前記半導体装置の製造方法は、 (f) 前記ステップ(d) 及びステップ(e) の前に実行さ
    れ、前記容量用ボディー領域以外を容量用レジストで覆
    い、前記容量用ゲート電極をマスクとして、前記容量用
    ボディー領域と同じ導電型の不純物を導入して、前記容
    量用ボディー領域の表面内に容量用エクステンション領
    域を形成するステップをさらに備え、 前記ステップ(d) は、前記トランジスタ用ゲート電極の
    側面に形成されたサイドウォールをさらにマスクとし
    て、前記トランジスタ用ボディー領域と異なる導電型の
    不純物を導入するステップを含み、 前記ステップ(e) は、前記容量用ゲート電極の側面に形
    成されたサイドウォールをさらにマスクとして、前記容
    量用ボディー領域と同じ導電型の不純物を導入するステ
    ップを含み、 前記ステップ(c-1)及び前記ステップ(f) は、前記容量
    用エクステンション領域が前記トランジスタ用エクステ
    ンション領域よりも不純物濃度が高濃度になるように実
    行されることを特徴とする、半導体装置の製造方法。
  18. 【請求項１８】 請求項１５ないしは請求項１７のう
    ち、いずれか１項に記載の半導体装置の製造方法であっ
    て、 前記ステップ(b) は、前記容量用ゲート絶縁膜が前記ト
    ランジスタ用ゲート絶縁膜よりも膜厚が厚くなるように
    実行されることを特徴とする、半導体装置の製造方法。
  19. 【請求項１９】 半導体基板に作り込まれる絶縁ゲート
    型トランジスタ及び絶縁ゲート型容量を含む半導体装置
    の製造方法であって、 (a) トランジスタ用ボディー領域及び容量用ボディー領
    域を有する半導体基板を準備するステップと、 (b) 前記トランジスタ用ボディー領域上にトランジスタ
    用ゲート絶縁膜及びトランジスタ用ゲート電極を選択的
    に形成するとともに、前記容量用ボディー領域上に容量
    用ゲート絶縁膜及び容量用ゲート電極を選択的に形成す
    るステップと、 (c) 前記トランジスタ用ゲート電極をマスクとして、前
    記トランジスタ用ボディー領域と同じ導電型の不純物を
    導入して前記トランジスタ用ボディー領域の上層部にト
    ランジスタ用不純物拡散領域を形成するステップと、 (d) 前記容量用ゲート電極をマスクとして、前記容量用
    ボディー領域と異なる導電型の不純物を導入して前記容
    量用ボディー領域の上層部に容量用不純物拡散領域を形
    成するステップと、 (e) 前記トランジスタ用ゲート電極をマスクとして、前
    記トランジスタ用ボディー領域と異なる導電型の不純物
    を導入して、前記トランジスタ用ボディー領域の表面内
    にソース・ドレイン領域を形成するステップとを備え、
    前記ステップ(e) の実行後に、前記トランジスタ用不純
    物拡散領域がトランジスタ用ポケット領域として前記ソ
    ース・ドレイン領域から前記トランジスタ用ボディー領
    域の一部にかけて残存し、 (f) 前記容量用ゲート電極をマスクとして、前記容量用
    ボディー領域と同じ導電型の不純物を導入して、前記容
    量用ボディー領域の表面内に取り出し電極領域を形成す
    るステップとを備え、前記ステップ(f) の実行後に、前
    記容量用不純物拡散領域が容量用ポケット領域として前
    記取り出し電極領域から前記容量用ボディー領域の一部
    にかけて残存し、 (g) 前記ステップ(f) の実行後、前記容量用ゲート電極
    をマスクとして、前記容量用ボディー領域と同じ導電型
    の不純物をさらに注入した後、ＴＥＤ(Transient Enhan
    ced Diffusion)現象が生じる程度の温度で拡散処理を行
    うステップをさらに備え、 前記トランジスタ用ボディー領域、前記トランジスタ用
    ゲート絶縁膜、前記トランジスタ用ゲート電極、前記ソ
    ース・ドレイン領域及び前記トランジスタ用ポケット領
    域によって前記絶縁ゲート型トランジスタが構成され、 前記容量用ボディー領域、前記容量用ゲート絶縁膜、前
    記容量用ゲート電極、前記取り出し電極領域及び前記容
    量用ポケット領域によって前記絶縁ゲート型容量が構成
    される、半導体装置の製造方法。
  20. 【請求項２０】 請求項１９記載の半導体装置の製造方
    法であって、 前記ステップ(g) における前記容量用ボディー領域と同
    じ導電型の不純物の注入処理は、前記容量用ボディー領
    域と同じ導電型の不純物のイオンを斜め方向から注入す
    る処理を含む、半導体装置の製造方法。
  21. 【請求項２１】 半導体基板に作り込まれる絶縁ゲート
    型トランジスタ及び絶縁ゲート型容量を含む半導体装置
    の製造方法であって、 (a) トランジスタ用ボディー領域及び容量用ボディー領
    域を有する半導体基板を準備するステップと、 (b) 前記トランジスタ用ボディー領域上にトランジスタ
    用ゲート絶縁膜及びトランジスタ用ゲート電極を選択的
    に形成するとともに、前記容量用ボディー領域上に容量
    用ゲート絶縁膜及び容量用ゲート電極を選択的に形成す
    るステップと、 (c) 前記トランジスタ用ゲート電極をマスクとして、前
    記トランジスタ用ボディー領域と同じ導電型の不純物を
    導入して前記トランジスタ用ボディー領域の上層部にト
    ランジスタ用不純物拡散領域を形成するステップと、 (d) 前記容量用ゲート電極をマスクとして、前記容量用
    ボディー領域と異なる導電型の不純物を導入して前記容
    量用ボディー領域の上層部に容量用不純物拡散領域を形
    成するステップと、 (e) 前記トランジスタ用ゲート電極をマスクとして、前
    記トランジスタ用ボディー領域と異なる導電型の不純物
    を導入して、前記トランジスタ用ボディー領域の表面内
    にソース・ドレイン領域を形成するステップとを備え、
    前記ステップ(e) の実行後に、前記トランジスタ用不純
    物拡散領域がトランジスタ用ポケット領域として前記ソ
    ース・ドレイン領域から前記トランジスタ用ボディー領
    域の一部にかけて残存し、 (f) 前記容量用ゲート電極のゲート長方向において端部
    領域を除去するステップと、 (g) 前記ステップ(f) 後の前記容量用ゲート電極をマス
    クとして、前記容量用ボディー領域と同じ導電型の不純
    物を導入して、前記容量用ボディー領域の表面内に取り
    出し電極領域を形成するステップとをさらに備え、前記
    ステップ(g) の実行後に、前記容量用不純物拡散領域の
    全領域が前記取り出し電極領域内に包含され、 前記トランジスタ用ボディー領域、前記トランジスタ用
    ゲート絶縁膜、前記トランジスタ用ゲート電極、前記ソ
    ース・ドレイン領域及び前記トランジスタ用ポケット領
    域によって前記絶縁ゲート型トランジスタが構成され、 前記容量用ボディー領域、前記容量用ゲート絶縁膜、前
    記容量用ゲート電極、及び前記取り出し電極領域によっ
    て前記絶縁ゲート型容量が構成される、半導体装置の製
    造方法。
JP2001254516A 2001-08-24 2001-08-24 半導体装置 Expired - Fee Related JP5073136B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2001254516A JP5073136B2 (ja) 2001-08-24 2001-08-24 半導体装置
TW091115912A TW550809B (en) 2001-08-24 2002-07-17 Semiconductor device and method of manufacturing the same
US10/200,523 US7157765B2 (en) 2001-08-24 2002-07-23 Semiconductor device including insulated gate type transistor with pocket regions and insulated gate type capacitor with no region of reverse conductivity type
DE10237524A DE10237524A1 (de) 2001-08-24 2002-08-16 Halbleitervorrichtung mit Isolierschichttransistor und Isolierschichtkapazität und Verfahren zu deren Herstellung
KR10-2002-0049126A KR100497036B1 (ko) 2001-08-24 2002-08-20 반도체장치 및 그 제조방법
US11/220,583 US7176515B2 (en) 2001-08-24 2005-09-08 Semiconductor device including insulated gate type transistor and insulated gate type capacitance having protruded portions
US11/493,828 US20060267105A1 (en) 2001-08-24 2006-07-27 Semiconductor device including insulated gate type transistor and insulated gate type capacitance, and method of manufacturing the same
US11/621,177 US7456464B2 (en) 2001-08-24 2007-01-09 Semiconductor device including insulated gate type transistor and insulated gate type variable capacitance, and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001254516A JP5073136B2 (ja) 2001-08-24 2001-08-24 半導体装置

Publications (3)

Publication Number Publication Date
JP2003068869A true JP2003068869A (ja) 2003-03-07
JP2003068869A5 JP2003068869A5 (ja) 2008-10-09
JP5073136B2 JP5073136B2 (ja) 2012-11-14

Family

ID=19082670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001254516A Expired - Fee Related JP5073136B2 (ja) 2001-08-24 2001-08-24 半導体装置

Country Status (5)

Country Link
US (4) US7157765B2 (ja)
JP (1) JP5073136B2 (ja)
KR (1) KR100497036B1 (ja)
DE (1) DE10237524A1 (ja)
TW (1) TW550809B (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005321A (ja) * 2003-06-09 2005-01-06 Canon Inc 半導体基体、半導体装置及びこれらの製造方法
JP2008511989A (ja) * 2004-08-27 2008-04-17 インターナショナル・ビジネス・マシーンズ・コーポレーション 分離ウェルを用いるｍｏｓバラクタ
JP2011254088A (ja) * 2011-07-11 2011-12-15 Renesas Electronics Corp 半導体集積回路装置
JP2012064915A (ja) * 2009-12-18 2012-03-29 Nippon Dempa Kogyo Co Ltd 電圧制御可変容量及び電圧制御発振器
JP2016129267A (ja) * 2011-03-30 2016-07-14 クアルコム，インコーポレイテッド ダイオード、それを使用する回路、および製造方法
JP2016526300A (ja) * 2013-05-28 2016-09-01 ニューランズ・インコーポレーテッドＮｅｗｌａｎｓ，Ｉｎｃ． 可変キャパシタアレイ装置およびその方法
US9658636B2 (en) 2013-05-28 2017-05-23 Tdk Corporation Apparatus and methods for variable capacitor arrays
US9973155B2 (en) 2015-07-09 2018-05-15 Tdk Corporation Apparatus and methods for tunable power amplifiers
US10042376B2 (en) 2015-03-30 2018-08-07 Tdk Corporation MOS capacitors for variable capacitor arrays and methods of forming the same
US10073482B2 (en) 2015-03-30 2018-09-11 Tdk Corporation Apparatus and methods for MOS capacitor structures for variable capacitor arrays
US10382002B2 (en) 2015-03-27 2019-08-13 Tdk Corporation Apparatus and methods for tunable phase networks

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004505894A (ja) * 2000-06-02 2004-02-26 ユニバーシティー　オブ　コネティカット　ヘルス　センター 免疫療法のためのα（２）マクログロブリンと抗原分子との複合体
JP5073136B2 (ja) * 2001-08-24 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
DE10300687A1 (de) * 2003-01-10 2004-07-22 Infineon Technologies Ag Integrierte Halbleiterschaltung insbesondere Halbleiterspeicherschaltung und Herstellungsverfahren dafür
JP2004311858A (ja) * 2003-04-10 2004-11-04 Nec Electronics Corp 半導体集積回路装置
US6961401B1 (en) * 2003-06-26 2005-11-01 Sportcraft, Ltd. Retractable pedometer
US7279756B2 (en) * 2004-07-21 2007-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric and quasi-metal gate, and method of forming thereof
JP4541125B2 (ja) * 2004-12-15 2010-09-08 パナソニック株式会社 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法
US7332407B2 (en) * 2004-12-23 2008-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
JP2006202850A (ja) * 2005-01-18 2006-08-03 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7507701B2 (en) * 2005-02-25 2009-03-24 Solutions Biomed, Llc Aqueous disinfectants and sterilants including transition metals
US7473675B2 (en) * 2005-02-25 2009-01-06 Solutions Biomed, Llc Disinfectant systems and methods comprising a peracid, alcohol, and transition metal
JP2007251082A (ja) * 2006-03-20 2007-09-27 Ricoh Co Ltd Ｌｏｃｏｓオフセット構造のｍｏｓトランジスタを含む半導体装置およびその製造方法
US8178930B2 (en) * 2007-03-06 2012-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Structure to improve MOS transistor on-breakdown voltage
JP2008288576A (ja) * 2007-04-16 2008-11-27 Nec Electronics Corp 半導体装置
KR100897818B1 (ko) * 2007-06-08 2009-05-15 주식회사 동부하이텍 풀리 실리사이드 실리콘 게이트 및 그의 제조방법
WO2009032203A1 (en) * 2007-08-30 2009-03-12 Solutions Biomed, Llc Colloidal metal-containing skin sanitizer
US8464910B2 (en) 2008-03-14 2013-06-18 Solutions Biomed, Llc Multi-chamber container system for storing and mixing fluids
US20100102393A1 (en) * 2008-10-29 2010-04-29 Chartered Semiconductor Manufacturing, Ltd. Metal gate transistors
WO2010056881A1 (en) * 2008-11-12 2010-05-20 Solutions Biomed, Llc Multi-chamber container system for storing and mixing liquids
WO2010056871A2 (en) * 2008-11-12 2010-05-20 Solutions Biomed, Llc Two-part disinfectant system and related methods
US20100120913A1 (en) * 2008-11-12 2010-05-13 Larson Brian G Resin catalyzed and stabilized peracid compositions and associated methods
JP5592210B2 (ja) * 2010-09-09 2014-09-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9484471B2 (en) * 2014-09-12 2016-11-01 Qorvo Us, Inc. Compound varactor
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9978864B2 (en) * 2015-12-03 2018-05-22 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
KR102178025B1 (ko) * 2016-08-09 2020-11-13 매그나칩 반도체 유한회사 감소된 레이아웃 면적을 갖는 otp 셀
JP6917737B2 (ja) * 2017-03-13 2021-08-11 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置の製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51114883A (en) * 1975-04-02 1976-10-08 Seiko Epson Corp Mos variable capacitance element incorporated in ic
JPS6461070A (en) * 1987-09-01 1989-03-08 Nec Corp Semiconductor device
JPH09219527A (ja) * 1996-02-13 1997-08-19 Semiconductor Energy Lab Co Ltd 表示装置およびその作製方法
JPH10163337A (ja) * 1996-11-28 1998-06-19 Nec Corp 半導体装置の製造方法
JP2000068388A (ja) * 1998-08-25 2000-03-03 Nec Corp 半導体装置の製造方法
JP2000269522A (ja) * 1999-03-12 2000-09-29 Toshiba Corp キャパシタ装置
JP2000307112A (ja) * 1999-04-26 2000-11-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2001077336A (ja) * 1999-09-01 2001-03-23 Sumitomo Metal Ind Ltd 基板評価用素子及びその製造方法
JP2001093984A (ja) * 1999-09-20 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
US6228696B1 (en) * 1998-11-05 2001-05-08 Vantis Corporation Semiconductor-oxide-semiconductor capacitor formed in integrated circuit
JP2001267497A (ja) * 2000-03-14 2001-09-28 Citizen Watch Co Ltd 可変容量素子

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
JPS57113264A (en) * 1980-12-29 1982-07-14 Fujitsu Ltd Manufacture of mis type capacitor
US4597824A (en) * 1983-11-11 1986-07-01 Kabushiki Kaisha Toshiba Method of producing semiconductor device
US4701423A (en) * 1985-12-20 1987-10-20 Ncr Corporation Totally self-aligned CMOS process
JP2721909B2 (ja) * 1989-01-18 1998-03-04 三菱電機株式会社 半導体記憶装置
JPH0437070A (ja) 1990-05-31 1992-02-07 Nec Kansai Ltd 半導体装置
JP2740038B2 (ja) 1990-06-18 1998-04-15 株式会社東芝 Ｍｏｓ（ｍｉｓ）型コンデンサー
US5171700A (en) * 1991-04-01 1992-12-15 Sgs-Thomson Microelectronics, Inc. Field effect transistor structure and method
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US5405790A (en) * 1993-11-23 1995-04-11 Motorola, Inc. Method of forming a semiconductor structure having MOS, bipolar, and varactor devices
US5608258A (en) * 1995-03-16 1997-03-04 Zilog, Inc. MOS precision capacitor with low voltage coefficient
US5736435A (en) * 1995-07-03 1998-04-07 Motorola, Inc. Process for fabricating a fully self-aligned soi mosfet
US5534449A (en) * 1995-07-17 1996-07-09 Micron Technology, Inc. Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry
US6004854A (en) 1995-07-17 1999-12-21 Micron Technology, Inc. Method of forming CMOS integrated circuitry
KR0144242B1 (ko) 1995-07-21 1998-07-01 김광호 반도체 메모리장치의 모오스 캐패시터의 크랙 방지구조
JP3058119B2 (ja) 1997-04-25 2000-07-04 日本電気株式会社 半導体装置の製造方法
US5926064A (en) 1998-01-23 1999-07-20 National Semiconductor Corporation Floating MOS capacitor
EP1026738B1 (en) * 1999-02-08 2006-06-21 Texas Instruments Incorporated Novel mixed voltage CMOS process for high reliability and high performance core and I/O transistors with reduced mask steps
US6060755A (en) * 1999-07-19 2000-05-09 Sharp Laboratories Of America, Inc. Aluminum-doped zirconium dielectric film transistor structure and deposition method for same
KR100351444B1 (ko) * 1999-12-03 2002-09-09 주식회사 하이닉스반도체 모스트랜지스터의 소오스/드레인 형성방법
JP2001176984A (ja) * 1999-12-22 2001-06-29 Hitachi Ltd 半導体集積回路装置の製造方法
US7053465B2 (en) * 2000-11-28 2006-05-30 Texas Instruments Incorporated Semiconductor varactor with reduced parasitic resistance
US6621128B2 (en) * 2001-02-28 2003-09-16 United Microelectronics Corp. Method of fabricating a MOS capacitor
JP5073136B2 (ja) * 2001-08-24 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51114883A (en) * 1975-04-02 1976-10-08 Seiko Epson Corp Mos variable capacitance element incorporated in ic
JPS6461070A (en) * 1987-09-01 1989-03-08 Nec Corp Semiconductor device
JPH09219527A (ja) * 1996-02-13 1997-08-19 Semiconductor Energy Lab Co Ltd 表示装置およびその作製方法
JPH10163337A (ja) * 1996-11-28 1998-06-19 Nec Corp 半導体装置の製造方法
JP2000068388A (ja) * 1998-08-25 2000-03-03 Nec Corp 半導体装置の製造方法
US6228696B1 (en) * 1998-11-05 2001-05-08 Vantis Corporation Semiconductor-oxide-semiconductor capacitor formed in integrated circuit
JP2000269522A (ja) * 1999-03-12 2000-09-29 Toshiba Corp キャパシタ装置
JP2000307112A (ja) * 1999-04-26 2000-11-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2001077336A (ja) * 1999-09-01 2001-03-23 Sumitomo Metal Ind Ltd 基板評価用素子及びその製造方法
JP2001093984A (ja) * 1999-09-20 2001-04-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2001267497A (ja) * 2000-03-14 2001-09-28 Citizen Watch Co Ltd 可変容量素子

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005321A (ja) * 2003-06-09 2005-01-06 Canon Inc 半導体基体、半導体装置及びこれらの製造方法
JP2008511989A (ja) * 2004-08-27 2008-04-17 インターナショナル・ビジネス・マシーンズ・コーポレーション 分離ウェルを用いるｍｏｓバラクタ
JP2012064915A (ja) * 2009-12-18 2012-03-29 Nippon Dempa Kogyo Co Ltd 電圧制御可変容量及び電圧制御発振器
US8854791B2 (en) 2009-12-18 2014-10-07 Nihon Dempa Kogyo Co., Ltd. Voltage controlled variable capacitor and voltage controlled oscillator
JP2016129267A (ja) * 2011-03-30 2016-07-14 クアルコム，インコーポレイテッド ダイオード、それを使用する回路、および製造方法
JP2011254088A (ja) * 2011-07-11 2011-12-15 Renesas Electronics Corp 半導体集積回路装置
JP2016526300A (ja) * 2013-05-28 2016-09-01 ニューランズ・インコーポレーテッドＮｅｗｌａｎｓ，Ｉｎｃ． 可変キャパシタアレイ装置およびその方法
US9658636B2 (en) 2013-05-28 2017-05-23 Tdk Corporation Apparatus and methods for variable capacitor arrays
US10382002B2 (en) 2015-03-27 2019-08-13 Tdk Corporation Apparatus and methods for tunable phase networks
US10042376B2 (en) 2015-03-30 2018-08-07 Tdk Corporation MOS capacitors for variable capacitor arrays and methods of forming the same
US10073482B2 (en) 2015-03-30 2018-09-11 Tdk Corporation Apparatus and methods for MOS capacitor structures for variable capacitor arrays
US9973155B2 (en) 2015-07-09 2018-05-15 Tdk Corporation Apparatus and methods for tunable power amplifiers

Also Published As

Publication number Publication date
US7176515B2 (en) 2007-02-13
US7157765B2 (en) 2007-01-02
US20060267105A1 (en) 2006-11-30
US20030042548A1 (en) 2003-03-06
DE10237524A1 (de) 2003-03-13
KR100497036B1 (ko) 2005-06-23
TW550809B (en) 2003-09-01
US7456464B2 (en) 2008-11-25
KR20030017345A (ko) 2003-03-03
JP5073136B2 (ja) 2012-11-14
US20070108494A1 (en) 2007-05-17
US20060006434A1 (en) 2006-01-12

Similar Documents

Publication Publication Date Title
JP2003068869A (ja) 半導体装置及びその製造方法
US7339238B2 (en) Semiconductor device including a capacitance
US7494861B2 (en) Method for metal gated ultra short MOSFET devices
JP5602799B2 (ja) 半導体デバイスのための非対称スペーサ構造体を形成する方法
US7671426B2 (en) Metal insulator semiconductor transistor using a gate insulator including a high dielectric constant film
US8174049B2 (en) Semiconductor device and method of fabricating the same
JP2005019970A (ja) 歪みシリコンフィンｆｅｔデバイス
US6358815B2 (en) Semiconductor device and method of manufacturing the same
JP2007180402A (ja) 半導体装置及びその製造方法
KR100503937B1 (ko) 반도체장치
JPH11238876A (ja) 半導体素子及びその製造方法
JP4865606B2 (ja) 半導体装置の製造方法
US9412848B1 (en) Methods of forming a complex GAA FET device at advanced technology nodes
JPS59151468A (ja) 半導体装置
JPH1070280A (ja) 半導体装置およびその製造方法
JP2006032551A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080822

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080822

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080822

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120515

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120713

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120821

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120822

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150831

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees