JPH11238876A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- JPH11238876A JPH11238876A JP10351265A JP35126598A JPH11238876A JP H11238876 A JPH11238876 A JP H11238876A JP 10351265 A JP10351265 A JP 10351265A JP 35126598 A JP35126598 A JP 35126598A JP H11238876 A JPH11238876 A JP H11238876A
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Abstract
(57)【要約】
【課題】素子特性を向上させるに適した半導体素子及び
その製造方法を提供すること。 【解決手段】半導体素子は、チャネル領域を含む半導体
基板２０と、チャネル領域上に配置され、相異なる誘電
率をもつ物質層で形成されるゲート絶縁体２１、２２
と、ゲート絶縁体上に配置されたゲート電極２４と、ゲ
ート電極の両側における半導体基板の表面に形成された
ソース／ドレイン２５ａ、２５ｂとを備える。又、半導
体素子の製造方法は、半導体基板２０上に第１誘電率を
もつ第１ゲート絶縁体２１を形成する工程と、半導体基
板２０上に第１ゲート絶縁体２１と隣接し、かつ第２誘
電率をもつ第２ゲート絶縁体２２を形成する工程と、第
１、２ゲート絶縁体２１、２２上にゲート電極層２４を
形成する工程と、半導体基板２０の表面にソース／ドレ
イン２５ａ、２５ｂを形成する工程とを備える。第１ゲ
ート絶縁体はソース２５ａ側に形成され、第２ゲート絶
縁体はドレイン２５ｂ側に形成される。
その製造方法を提供すること。 【解決手段】半導体素子は、チャネル領域を含む半導体
基板２０と、チャネル領域上に配置され、相異なる誘電
率をもつ物質層で形成されるゲート絶縁体２１、２２
と、ゲート絶縁体上に配置されたゲート電極２４と、ゲ
ート電極の両側における半導体基板の表面に形成された
ソース／ドレイン２５ａ、２５ｂとを備える。又、半導
体素子の製造方法は、半導体基板２０上に第１誘電率を
もつ第１ゲート絶縁体２１を形成する工程と、半導体基
板２０上に第１ゲート絶縁体２１と隣接し、かつ第２誘
電率をもつ第２ゲート絶縁体２２を形成する工程と、第
１、２ゲート絶縁体２１、２２上にゲート電極層２４を
形成する工程と、半導体基板２０の表面にソース／ドレ
イン２５ａ、２５ｂを形成する工程とを備える。第１ゲ
ート絶縁体はソース２５ａ側に形成され、第２ゲート絶
縁体はドレイン２５ｂ側に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子に係り、
素子特性を向上させるに適した半導体素子及びその製造
方法に関する。
素子特性を向上させるに適した半導体素子及びその製造
方法に関する。
【０００２】
【従来の技術】以下、添付図面を参照して従来の技術の
半導体素子について説明する。図１ａは一般的な半導体
素子の構造断面図であり、図１ｂは従来の技術において
浅い接合深さを有するようにするためのＰ−Ａ処理を行
った半導体素子の構造断面図である。そして、図１ｃは
従来の技術のハロー(Halo)構造の半導体素子の断面図で
ある。
半導体素子について説明する。図１ａは一般的な半導体
素子の構造断面図であり、図１ｂは従来の技術において
浅い接合深さを有するようにするためのＰ−Ａ処理を行
った半導体素子の構造断面図である。そして、図１ｃは
従来の技術のハロー(Halo)構造の半導体素子の断面図で
ある。
【０００３】一般的な電界効果トランジスタＦＥＴにお
いては、ゲート絶縁体２上にゲート電極層３が配置され
ている。即ち、半導体基板１上に所定の誘電率をもつ一
つの物質層からなるゲート絶縁体２が配置され、そのゲ
ート絶縁体２上にゲート電極層３が配置されている。そ
して、ゲート電極層３の両側における半導体基板１の表
面にソース／ドレイン領域４ａ、４ｂが形成されてい
る。
いては、ゲート絶縁体２上にゲート電極層３が配置され
ている。即ち、半導体基板１上に所定の誘電率をもつ一
つの物質層からなるゲート絶縁体２が配置され、そのゲ
ート絶縁体２上にゲート電極層３が配置されている。そ
して、ゲート電極層３の両側における半導体基板１の表
面にソース／ドレイン領域４ａ、４ｂが形成されてい
る。
【０００４】このようにＦＥＴにおいては所定の誘電率
をもつゲート絶縁体２を用いて素子が形成される。そし
て、ゲート絶縁体２の下側半導体領域にチャネル反転領
域（ゲート電極への電圧印加時に）が形成され、そのチ
ャネル反転領域によりソース／ドレイン４ａ、４ｂ間の
キャリアを移動させる電界効果が生じる。
をもつゲート絶縁体２を用いて素子が形成される。そし
て、ゲート絶縁体２の下側半導体領域にチャネル反転領
域（ゲート電極への電圧印加時に）が形成され、そのチ
ャネル反転領域によりソース／ドレイン４ａ、４ｂ間の
キャリアを移動させる電界効果が生じる。
【０００５】ここでＦＥＴの電気的特性は次の通りであ
る。 Ｉｄ（ｓａｔ）∝Ｃｏｘ＝（εｉ．Ｓ）／Ｔｏｘ ここで、Ｉｄ（ｓａｔ）：ドレイン飽和電流、Ｃｏｘ：ゲートキャパシタンス ε１：ゲート絶縁体誘電率、 Ｔｏｘ：ゲート厚さ εｉ：自由空間誘電定数×半導体比誘電率、 Ｓ：断面積 この時、ゲート絶縁体誘電率は自由空間誘電定数×半導
体比誘電率で求められる。
る。 Ｉｄ（ｓａｔ）∝Ｃｏｘ＝（εｉ．Ｓ）／Ｔｏｘ ここで、Ｉｄ（ｓａｔ）：ドレイン飽和電流、Ｃｏｘ：ゲートキャパシタンス ε１：ゲート絶縁体誘電率、 Ｔｏｘ：ゲート厚さ εｉ：自由空間誘電定数×半導体比誘電率、 Ｓ：断面積 この時、ゲート絶縁体誘電率は自由空間誘電定数×半導
体比誘電率で求められる。
【０００６】 そして、しきい値電圧の変動値（△ＶＴ）＝（ＶTS.C−ＶTL.C）∝１／Ｃｏｘ ＝（Ｔｏｘ×Ｓ）／εｉ ここで、ＶTS.Cは短チャネルのしきい値電圧を示し、Ｖ
TL.Cは長チャネルのしきい値電圧を示す。そして、サブ
スレッショルドファクタ∝１／Ｃｏｘである。
TL.Cは長チャネルのしきい値電圧を示す。そして、サブ
スレッショルドファクタ∝１／Ｃｏｘである。
【０００７】このようなＦＥＴにおける短チャネル効
果、パンチスルー現象による素子の劣化現象を防ぐため
に図１ｂと図１ｃに示すような半導体構造が提案されて
いる。図１ｂは浅い接合深さを実現するための構造を示
し、ソース／ドレイン４ａ／４ｂの形成される半導体基
板１の表面にプリ−アモルピジェーション(Pre-Amorphi
jation：Ｐ−Ａ）工程によりイオン注入が行われたてい
る。
果、パンチスルー現象による素子の劣化現象を防ぐため
に図１ｂと図１ｃに示すような半導体構造が提案されて
いる。図１ｂは浅い接合深さを実現するための構造を示
し、ソース／ドレイン４ａ／４ｂの形成される半導体基
板１の表面にプリ−アモルピジェーション(Pre-Amorphi
jation：Ｐ−Ａ）工程によりイオン注入が行われたてい
る。
【０００８】所定の誘電率を有するゲート絶縁体２を用
いて形成された素子において、ゲート電極層３に電圧が
印加されると、その下側のチャネル領域に反転層が形成
され、ソース／ドレイン４ａ、４ｂ間に電流が流れる。
いて形成された素子において、ゲート電極層３に電圧が
印加されると、その下側のチャネル領域に反転層が形成
され、ソース／ドレイン４ａ、４ｂ間に電流が流れる。
【０００９】この時、プリ−アモルピジェーション工程
を行って浅い接合深さをもつソース／ドレイン４ａ、４
ｂを形成したので、イオンチャネリングが防止されてパ
ンチスルー現象を減少させることができる。
を行って浅い接合深さをもつソース／ドレイン４ａ、４
ｂを形成したので、イオンチャネリングが防止されてパ
ンチスルー現象を減少させることができる。
【００１０】図１ｃは素子の特性を劣化させる、特にパ
ンチスルー現象による特性劣化を改善するためのハロー
構造のＦＥＴを示す。半導体素子、例えばＭＯＳＦＥＴ
(Metal Oxide Semiconductor Field EffectTransistor)
では、チャネル長さが短くなることにより素子に悪影響
を与える短チャネル効果(Short Channel Effect)が多く
発生するが、これを改善するための多くの方法が提示さ
れている。
ンチスルー現象による特性劣化を改善するためのハロー
構造のＦＥＴを示す。半導体素子、例えばＭＯＳＦＥＴ
(Metal Oxide Semiconductor Field EffectTransistor)
では、チャネル長さが短くなることにより素子に悪影響
を与える短チャネル効果(Short Channel Effect)が多く
発生するが、これを改善するための多くの方法が提示さ
れている。
【００１１】その中の一つにチャネル領域のドーピング
プロファイルを変化させて短チャネル効果を改善する代
表的なハロードーピング(Halo Doping)方法がある。ハ
ロー構造を形成するための方法としては、ゲート絶縁体
２上にゲート電極層３を形成した後、０〜４５度でソー
ス４ａとドレイン４ｂの反対導電型不純物イオンを基板
に注入して、ゲートサイドウォールスペーサを形成す
る。その後、チルトイオン注入（４５度）を行う。この
時、ｎＭＯＳトランジスタの場合にはＢまたはＢＦ2イ
オンを使用する。
プロファイルを変化させて短チャネル効果を改善する代
表的なハロードーピング(Halo Doping)方法がある。ハ
ロー構造を形成するための方法としては、ゲート絶縁体
２上にゲート電極層３を形成した後、０〜４５度でソー
ス４ａとドレイン４ｂの反対導電型不純物イオンを基板
に注入して、ゲートサイドウォールスペーサを形成す
る。その後、チルトイオン注入（４５度）を行う。この
時、ｎＭＯＳトランジスタの場合にはＢまたはＢＦ2イ
オンを使用する。
【００１２】このようなハロー構造のトランジスタでは
ドレイン４ｂ領域がその反対導電型のハイドーピング領
域で囲まれる。これにより、ドレインバイアスによるデ
プレーション領域の拡張が抑制され、短チャネルにおけ
るパンチスルー現象の発生が抑制させ、その結果、ＤＩ
ＢＬ(Drain Induced Barrier Lowering)が低減される。
ドレイン４ｂ領域がその反対導電型のハイドーピング領
域で囲まれる。これにより、ドレインバイアスによるデ
プレーション領域の拡張が抑制され、短チャネルにおけ
るパンチスルー現象の発生が抑制させ、その結果、ＤＩ
ＢＬ(Drain Induced Barrier Lowering)が低減される。
【００１３】
【発明が解決しようとする課題】このような従来の技術
のＦＥＴではオンオフ電流比の向上及び短チャネル効果
改善を同時に満足することが難しいのが現状であるが、
これらの最適化が要求されている。
のＦＥＴではオンオフ電流比の向上及び短チャネル効果
改善を同時に満足することが難しいのが現状であるが、
これらの最適化が要求されている。
【００１４】このような要求下で、従来の技術のＦＥＴ
で提示されている方法では次のような問題点がある。ま
ず、短チャネル効果を抑制することはできるが、ソース
／ドレインの抵抗の増加による電流減少の問題点があ
る。又、ハイドーピング領域がソース／ドレイン４ａ、
４ｂ領域を囲む図１ｃの構造では、接合キャパシタンス
が増加するので、素子の特性が低下する。
で提示されている方法では次のような問題点がある。ま
ず、短チャネル効果を抑制することはできるが、ソース
／ドレインの抵抗の増加による電流減少の問題点があ
る。又、ハイドーピング領域がソース／ドレイン４ａ、
４ｂ領域を囲む図１ｃの構造では、接合キャパシタンス
が増加するので、素子の特性が低下する。
【００１５】そして、ハロー構造のトランジスタではハ
ロー構造を具現するために行われるチルトイオン注入工
程の条件によってしきい値電圧が異なってしまう。従っ
て、しきい値電圧の均一性の確保が難しい。
ロー構造を具現するために行われるチルトイオン注入工
程の条件によってしきい値電圧が異なってしまう。従っ
て、しきい値電圧の均一性の確保が難しい。
【００１６】又、短チャネル減少のためにゲート絶縁体
の厚さを減少することも提案されているが、この場合、
ゲートブレークダウン、格子及び不純物拡散による電流
特性の低下を誘発するという問題がある。
の厚さを減少することも提案されているが、この場合、
ゲートブレークダウン、格子及び不純物拡散による電流
特性の低下を誘発するという問題がある。
【００１７】本発明はこのような従来の技術の問題点を
解決するためのもので、その目的は素子特性を向上させ
るに適した半導体素子及びその製造方法を提供すること
にある。
解決するためのもので、その目的は素子特性を向上させ
るに適した半導体素子及びその製造方法を提供すること
にある。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１に記載の発明は、半導体素子がチャネル領
域を含む半導体基板と、前記チャネル領域上に配置さ
れ、相異なる誘電率をもつ物質層で形成されるゲート絶
縁体と、前記ゲート絶縁体上に配置されたゲート電極
と、前記ゲート電極の両側における半導体基板の表面に
形成されたソース／ドレインとを備えることを要旨とす
る。
め、請求項１に記載の発明は、半導体素子がチャネル領
域を含む半導体基板と、前記チャネル領域上に配置さ
れ、相異なる誘電率をもつ物質層で形成されるゲート絶
縁体と、前記ゲート絶縁体上に配置されたゲート電極
と、前記ゲート電極の両側における半導体基板の表面に
形成されたソース／ドレインとを備えることを要旨とす
る。
【００１９】請求項２に記載の発明は、請求項１記載の
半導体素子において、ゲート絶縁体はソース側のチャネ
ル領域上に配置された第１ゲート絶縁体と、ドレイン側
のチャネル領域上に配置された第２ゲート絶縁体から構
成され、第１のゲート絶縁体は第２のゲート絶縁体より
も狭い幅を有することを要旨とする。
半導体素子において、ゲート絶縁体はソース側のチャネ
ル領域上に配置された第１ゲート絶縁体と、ドレイン側
のチャネル領域上に配置された第２ゲート絶縁体から構
成され、第１のゲート絶縁体は第２のゲート絶縁体より
も狭い幅を有することを要旨とする。
【００２０】請求項３に記載の発明は、請求項２記載の
半導体素子において、第２ゲート絶縁体は第１ゲート絶
縁体よりも誘電率が大きな物質からなることを要旨とす
る。請求項４に記載の発明は、請求項１記載の半導体素
子において、ゲート絶縁体はチャネル領域上にソース側
から順次配置された第１、２、３ゲート絶縁体から構成
され、第１、２、３ゲート絶縁体は同一幅を有している
ことを要旨とする。
半導体素子において、第２ゲート絶縁体は第１ゲート絶
縁体よりも誘電率が大きな物質からなることを要旨とす
る。請求項４に記載の発明は、請求項１記載の半導体素
子において、ゲート絶縁体はチャネル領域上にソース側
から順次配置された第１、２、３ゲート絶縁体から構成
され、第１、２、３ゲート絶縁体は同一幅を有している
ことを要旨とする。
【００２１】請求項５に記載の発明は、請求項４記載の
半導体素子において、第１、３ゲート絶縁体は第２ゲー
ト絶縁体よりも誘電率が大きな物質からなることを要旨
とする。
半導体素子において、第１、３ゲート絶縁体は第２ゲー
ト絶縁体よりも誘電率が大きな物質からなることを要旨
とする。
【００２２】請求項６に記載の発明は、請求項５記載の
半導体素子において第１ゲート絶縁体と第３ゲート絶縁
体は誘電率が同一の物質からなることを要旨とする。請
求項７に記載の発明は、半導体素子がチャネル領域を含
む半導体基板と、チャネル領域の両側において半導体基
板の表面に形成されたソース／ドレインと、前記ソース
側のチャネル領域上に配置された第１ゲート絶縁体と、
前記ドレイン側のチャネル領域上に配置された第３ゲー
ト絶縁体と、前記第１、３ゲート絶縁体の間のチャネル
領域上に配置された第２ゲート絶縁体と、前記第１ゲー
ト絶縁体、第２ゲート絶縁体及び第３ゲート絶縁体上に
配置されたゲート電極とを備えることを要旨とする。
半導体素子において第１ゲート絶縁体と第３ゲート絶縁
体は誘電率が同一の物質からなることを要旨とする。請
求項７に記載の発明は、半導体素子がチャネル領域を含
む半導体基板と、チャネル領域の両側において半導体基
板の表面に形成されたソース／ドレインと、前記ソース
側のチャネル領域上に配置された第１ゲート絶縁体と、
前記ドレイン側のチャネル領域上に配置された第３ゲー
ト絶縁体と、前記第１、３ゲート絶縁体の間のチャネル
領域上に配置された第２ゲート絶縁体と、前記第１ゲー
ト絶縁体、第２ゲート絶縁体及び第３ゲート絶縁体上に
配置されたゲート電極とを備えることを要旨とする。
【００２３】請求項８に記載の発明は、請求項７記載の
半導体素子において、第１、３ゲート絶縁体は第２ゲー
ト絶縁体よりも誘電率が大きな物質からなることを要旨
とする。
半導体素子において、第１、３ゲート絶縁体は第２ゲー
ト絶縁体よりも誘電率が大きな物質からなることを要旨
とする。
【００２４】請求項９に記載の発明は、請求項７記載の
半導体素子において、第１ゲート絶縁体と第３ゲート絶
縁体は、誘電率が同一の物質からなることを要旨とす
る。請求項１０に記載の発明は、半導体素子の製造方法
が半導体基板上に第１誘電率（ε１）をもつ第１ゲート
絶縁体を形成する工程と、前記半導体基板上に第１ゲー
ト絶縁体と隣接し、かつ第２誘電率（ε２）をもつ第２
ゲート絶縁体を形成する工程と、前記第１、２ゲート絶
縁体上にゲート電極層を形成する工程と、前記ゲート電
極層をマスクとして半導体基板の表面に不純物イオンを
注入してソース／ドレインを形成する工程とを備え、前
記第１ゲート絶縁体は前記ソース側に形成され、前記第
２ゲート絶縁体は前記ドレイン側に形成されていること
を要旨とする。
半導体素子において、第１ゲート絶縁体と第３ゲート絶
縁体は、誘電率が同一の物質からなることを要旨とす
る。請求項１０に記載の発明は、半導体素子の製造方法
が半導体基板上に第１誘電率（ε１）をもつ第１ゲート
絶縁体を形成する工程と、前記半導体基板上に第１ゲー
ト絶縁体と隣接し、かつ第２誘電率（ε２）をもつ第２
ゲート絶縁体を形成する工程と、前記第１、２ゲート絶
縁体上にゲート電極層を形成する工程と、前記ゲート電
極層をマスクとして半導体基板の表面に不純物イオンを
注入してソース／ドレインを形成する工程とを備え、前
記第１ゲート絶縁体は前記ソース側に形成され、前記第
２ゲート絶縁体は前記ドレイン側に形成されていること
を要旨とする。
【００２５】請求項１１に記載の発明は、請求項１０記
載の半導体素子の製造方法において、第１ゲート絶縁体
をＳｉ3Ｎ4を用いて形成し、第２ゲート絶縁体をＳｉＯ
2を用いて形成することを要旨とする。
載の半導体素子の製造方法において、第１ゲート絶縁体
をＳｉ3Ｎ4を用いて形成し、第２ゲート絶縁体をＳｉＯ
2を用いて形成することを要旨とする。
【００２６】請求項１２に記載の発明は、請求項１０記
載の半導体素子の製造方法において、第１ゲート絶縁体
の幅が第２ゲート絶縁体の幅よりも狭くなるように第１
及び第２ゲート絶縁体が形成されることを要旨とする。
載の半導体素子の製造方法において、第１ゲート絶縁体
の幅が第２ゲート絶縁体の幅よりも狭くなるように第１
及び第２ゲート絶縁体が形成されることを要旨とする。
【００２７】
【発明の実施の形態】以下、添付図面を参照して本発明
の第１実施形態の半導体素子及びその製造方法について
詳細に説明する。
の第１実施形態の半導体素子及びその製造方法について
詳細に説明する。
【００２８】図２ａは第１実施形態による半導体素子の
構造断面図であり、図２ｂはゲート絶縁体の第１、２誘
電率に応じて現れる反転層を示す半導体素子の構造断面
図であり、図３はゲート絶縁体の第１、２誘電率による
ゲートキャパシタンスを示す断面図である。
構造断面図であり、図２ｂはゲート絶縁体の第１、２誘
電率に応じて現れる反転層を示す半導体素子の構造断面
図であり、図３はゲート絶縁体の第１、２誘電率による
ゲートキャパシタンスを示す断面図である。
【００２９】第１実施形態では、半導体基板２０上に相
異なる誘電率をもつ物質層からなる第１ゲート絶縁体２
１、第２ゲート絶縁体２２が配置され、その第１ゲート
絶縁体２１、第２ゲート絶縁体２２上にゲート電極層２
４が配置されている。そして、ゲート電極層２４の両側
における半導体基板２０の表面にソース／ドレイン領域
２５ａ、２５ｂが形成されている。
異なる誘電率をもつ物質層からなる第１ゲート絶縁体２
１、第２ゲート絶縁体２２が配置され、その第１ゲート
絶縁体２１、第２ゲート絶縁体２２上にゲート電極層２
４が配置されている。そして、ゲート電極層２４の両側
における半導体基板２０の表面にソース／ドレイン領域
２５ａ、２５ｂが形成されている。
【００３０】相異なる誘電率をもつ第１、２ゲート絶縁
体２１、２２の下側半導体領域にはゲート電極への電圧
印加時にチャネル反転層が形成されてソース／ドレイン
間のキャリアを移動させる電界効果が生じる。
体２１、２２の下側半導体領域にはゲート電極への電圧
印加時にチャネル反転層が形成されてソース／ドレイン
間のキャリアを移動させる電界効果が生じる。
【００３１】第１の実施形態ではゲート電極層２４の下
側に配置されるゲート絶縁体が２つに区分けされ、相異
なる誘電率をもつ第１、２ゲート絶縁体２１、２２が形
成されている。
側に配置されるゲート絶縁体が２つに区分けされ、相異
なる誘電率をもつ第１、２ゲート絶縁体２１、２２が形
成されている。
【００３２】このような構造をもつＦＥＴは、ゲート電
極層２４に電圧を印加すると、その下側の半導体基板２
０のチャネル領域に反転層が生じてソースの電流がドレ
インに流れる。この時、相異なる誘電率をもつ第１、２
ゲート絶縁体２１、２２によって図２ｂに示されるよう
に反転層が現れる。
極層２４に電圧を印加すると、その下側の半導体基板２
０のチャネル領域に反転層が生じてソースの電流がドレ
インに流れる。この時、相異なる誘電率をもつ第１、２
ゲート絶縁体２１、２２によって図２ｂに示されるよう
に反転層が現れる。
【００３３】もし、第１ゲート絶縁体２１の誘電率ε１
より第２ゲート絶縁体２２の誘電率ε２が大きければ、
高誘電率をもつ第２ゲート絶縁体２２の下側に先に反転
層(Inversion Layer)が生じる。従って、しきい値電圧
Ｖｔ及び有効チャネル長さＬｅｆｆは低誘電率の第１ゲ
ート絶縁体２１の下側半導体領域で決定される。（Ｖｔ
∝１／Ｃｉ） そして、図３は誘電率の組合せゲート絶縁体と単一ゲー
ト絶縁体の場合のゲートキャパシタンスを示す。
より第２ゲート絶縁体２２の誘電率ε２が大きければ、
高誘電率をもつ第２ゲート絶縁体２２の下側に先に反転
層(Inversion Layer)が生じる。従って、しきい値電圧
Ｖｔ及び有効チャネル長さＬｅｆｆは低誘電率の第１ゲ
ート絶縁体２１の下側半導体領域で決定される。（Ｖｔ
∝１／Ｃｉ） そして、図３は誘電率の組合せゲート絶縁体と単一ゲー
ト絶縁体の場合のゲートキャパシタンスを示す。
【００３４】誘電率組合ゲート絶縁体の場合は、
【００３５】
【数１】 であり、そして単一ゲート絶縁体の場合は、
【００３６】
【数２】 である。この場合に誘電率ε１＞ε２であれば、集積ゲ
ートキャパシタンスはＣｉ＞Ｃｉ’である。このように
Ｃｉ、すなわち集積ゲートキャパシタンスが増加するこ
とにより、ＦＥＴの電流特性が向上し、短チャネル効果
による素子劣化現象が防止される。
ートキャパシタンスはＣｉ＞Ｃｉ’である。このように
Ｃｉ、すなわち集積ゲートキャパシタンスが増加するこ
とにより、ＦＥＴの電流特性が向上し、短チャネル効果
による素子劣化現象が防止される。
【００３７】図４ａ〜図４ｃは第１実施形態による半導
体素子の製造工程断面図である。まず、図４ａに示すよ
うに、半導体基板２０上に第１誘電率ε１をもつ第１ゲ
ート絶縁体２１をソース側のチャネル領域上に形成す
る。この時、全体のチャネル領域の幅の１／２よりも第
１ゲート絶縁体２１の形成される幅は狭い。
体素子の製造工程断面図である。まず、図４ａに示すよ
うに、半導体基板２０上に第１誘電率ε１をもつ第１ゲ
ート絶縁体２１をソース側のチャネル領域上に形成す
る。この時、全体のチャネル領域の幅の１／２よりも第
１ゲート絶縁体２１の形成される幅は狭い。
【００３８】図４ｂに示すように半導体基板２０のドレ
イン側の表面に第１ゲート絶縁体２１と隣接し、かつ第
２誘電率ε２をもつ第２ゲート絶縁体２２を形成する。
この時、全体のチャネル領域幅の１／２よりも第２ゲー
ト絶縁体２２の形成される幅は広い。
イン側の表面に第１ゲート絶縁体２１と隣接し、かつ第
２誘電率ε２をもつ第２ゲート絶縁体２２を形成する。
この時、全体のチャネル領域幅の１／２よりも第２ゲー
ト絶縁体２２の形成される幅は広い。
【００３９】次に、図４ｃに示すように、第１、２ゲー
ト絶縁体２１、２２を含む半導体基板２０上に物質層を
蒸着により形成し、その物質層をパターニングしてチャ
ネル領域の上方にのみ残るゲート電極層２４を形成す
る。そして、ゲート電極層２４をマスクとしてゲート電
極層２４の両側における半導体基板２０の表面に不純物
イオンを注入してソース／ドレイン２５ａ、２５ｂを形
成する。第１ゲート絶縁体２１をＳｉ3Ｎ4を用いて形成
する場合には、その第１ゲート絶縁体２１の誘電率とは
異なる誘電率が得られるようにＳｉＯ2を用いて第２ゲ
ート絶縁体２２を形成する。
ト絶縁体２１、２２を含む半導体基板２０上に物質層を
蒸着により形成し、その物質層をパターニングしてチャ
ネル領域の上方にのみ残るゲート電極層２４を形成す
る。そして、ゲート電極層２４をマスクとしてゲート電
極層２４の両側における半導体基板２０の表面に不純物
イオンを注入してソース／ドレイン２５ａ、２５ｂを形
成する。第１ゲート絶縁体２１をＳｉ3Ｎ4を用いて形成
する場合には、その第１ゲート絶縁体２１の誘電率とは
異なる誘電率が得られるようにＳｉＯ2を用いて第２ゲ
ート絶縁体２２を形成する。
【００４０】このようにして形成された第１実施形態の
ＦＥＴではもし、第１ゲート絶縁体２１の誘電率ε１よ
り第２ゲート絶縁体２２の誘電率ε２が大きければ、高
誘電率をもつ第２ゲート絶縁体２２の下側に先に反転層
が生じる。従って、しきい値電圧Ｖｔ及び有効チャネル
長さＬｅｆｆは低誘電率の第１ゲート絶縁体２１の下側
半導体領域で決定される。（Ｖｔ∝１／Ｃｉ）） 図５は本発明の第２実施形態による半導体素子の構造断
面図であり、図６ａ〜図６ｃは本発明の第２実施形態に
よる半導体素子の工程断面図である。
ＦＥＴではもし、第１ゲート絶縁体２１の誘電率ε１よ
り第２ゲート絶縁体２２の誘電率ε２が大きければ、高
誘電率をもつ第２ゲート絶縁体２２の下側に先に反転層
が生じる。従って、しきい値電圧Ｖｔ及び有効チャネル
長さＬｅｆｆは低誘電率の第１ゲート絶縁体２１の下側
半導体領域で決定される。（Ｖｔ∝１／Ｃｉ）） 図５は本発明の第２実施形態による半導体素子の構造断
面図であり、図６ａ〜図６ｃは本発明の第２実施形態に
よる半導体素子の工程断面図である。
【００４１】第２実施形態によるＦＥＴにおいては、半
導体基板２０上に相異なる誘電率をもつ物質層からなる
第１及び第２ゲート絶縁体２１、２２と、第１ゲート絶
縁体２１と同一の誘電率をもつ第３ゲート絶縁体２３と
が配置されている。第１〜第３ゲート絶縁体２１、２
２、２３上にゲート電極層２４が配置されている。ゲー
ト電極層２４の両側における半導体基板２０の表面にソ
ース／ドレイン領域２５ａ、２５ｂが形成されている。
導体基板２０上に相異なる誘電率をもつ物質層からなる
第１及び第２ゲート絶縁体２１、２２と、第１ゲート絶
縁体２１と同一の誘電率をもつ第３ゲート絶縁体２３と
が配置されている。第１〜第３ゲート絶縁体２１、２
２、２３上にゲート電極層２４が配置されている。ゲー
ト電極層２４の両側における半導体基板２０の表面にソ
ース／ドレイン領域２５ａ、２５ｂが形成されている。
【００４２】第２実施形態では、ゲート電極層２４に電
圧が印加されると、誘電率の大きい第１ゲート絶縁体２
１、第３ゲート絶縁体２３の下側半導体領域に反転層が
形成される。この時のしきい値電圧はｄＳ／εに比例す
る。（ここで、ｄはゲート電極厚さ、Ｓはゲート電極断
面積である。） 即ち、ゲート電極層２４の下側半導体領域に誘電率ε
１、ε２（ε１＞ε２）の絶縁体２１、２２、２３を用
いて反転層を形成するので、実際の有効ゲート長さは誘
電率ε２をもつ第２ゲート絶縁体２２の下側半導体領域
で決定される。更に、ソース／ドレインは誘電率ε１を
もつ第１、３ゲート絶縁体２１、２３の下側の反転層で
有効となる。
圧が印加されると、誘電率の大きい第１ゲート絶縁体２
１、第３ゲート絶縁体２３の下側半導体領域に反転層が
形成される。この時のしきい値電圧はｄＳ／εに比例す
る。（ここで、ｄはゲート電極厚さ、Ｓはゲート電極断
面積である。） 即ち、ゲート電極層２４の下側半導体領域に誘電率ε
１、ε２（ε１＞ε２）の絶縁体２１、２２、２３を用
いて反転層を形成するので、実際の有効ゲート長さは誘
電率ε２をもつ第２ゲート絶縁体２２の下側半導体領域
で決定される。更に、ソース／ドレインは誘電率ε１を
もつ第１、３ゲート絶縁体２１、２３の下側の反転層で
有効となる。
【００４３】第２実施形態によるＦＥＴの製造工程は次
の通りである。まず、図６ａに示すように、第１誘電率
ε１をもつ第１ゲート絶縁体２１、第３ゲート絶縁体２
３を半導体基板２０のチャネル領域上のソースとドレイ
ン側に形成する。この時、第１ゲート絶縁体２１の形成
される幅は全体のチャネル領域幅の１／３程度である。
第３ゲート絶縁体２３の形成幅も第１ゲート絶縁体２１
と同様である。
の通りである。まず、図６ａに示すように、第１誘電率
ε１をもつ第１ゲート絶縁体２１、第３ゲート絶縁体２
３を半導体基板２０のチャネル領域上のソースとドレイ
ン側に形成する。この時、第１ゲート絶縁体２１の形成
される幅は全体のチャネル領域幅の１／３程度である。
第３ゲート絶縁体２３の形成幅も第１ゲート絶縁体２１
と同様である。
【００４４】そして、図６ｂに示すように、第１ゲート
絶縁体２１と、第３ゲート絶縁体２３との間の半導体基
板２０のチャネル領域の中央の露出表面に第２誘電率ε
２をもつ第２ゲート絶縁体２２を形成する。この時、第
２ゲート絶縁体２２の形成される幅は全体のチャネル領
域幅の１／３程度である。
絶縁体２１と、第３ゲート絶縁体２３との間の半導体基
板２０のチャネル領域の中央の露出表面に第２誘電率ε
２をもつ第２ゲート絶縁体２２を形成する。この時、第
２ゲート絶縁体２２の形成される幅は全体のチャネル領
域幅の１／３程度である。
【００４５】次に、図６ｃに示すように、第１、２、３
ゲート絶縁体２１、２２、２３を含む半導体基板２０上
に物質層を蒸着により形成し、その物質層をパターニン
グしてチャネル領域上にのみ残るゲート電極層２４を形
成する。そして、ゲート電極層２４をマスクとしてゲー
ト電極層２４の両側における半導体基板２０の表面に不
純物イオンを注入してソース／ドレイン２５ａ、２５ｂ
を形成する。
ゲート絶縁体２１、２２、２３を含む半導体基板２０上
に物質層を蒸着により形成し、その物質層をパターニン
グしてチャネル領域上にのみ残るゲート電極層２４を形
成する。そして、ゲート電極層２４をマスクとしてゲー
ト電極層２４の両側における半導体基板２０の表面に不
純物イオンを注入してソース／ドレイン２５ａ、２５ｂ
を形成する。
【００４６】第１、３ゲート絶縁体２１、２３をＳｉ３
Ｎ４を用いて形成する場合には、その第１、３ゲート絶
縁体２１、２３の誘電率とは異なる誘電率が得られるよ
うにＳｉＯ２を用いて第２ゲート絶縁体２２を形成す
る。
Ｎ４を用いて形成する場合には、その第１、３ゲート絶
縁体２１、２３の誘電率とは異なる誘電率が得られるよ
うにＳｉＯ２を用いて第２ゲート絶縁体２２を形成す
る。
【００４７】このようにして第２実施形態のＦＥＴで
は、相異なる誘電率をもつ２つの物質層で第１、２、３
ゲート絶縁体２１、２２、２３が形成されている。この
場合、３つのゲート絶縁体２１、２２、２３は同じ幅を
有する。
は、相異なる誘電率をもつ２つの物質層で第１、２、３
ゲート絶縁体２１、２２、２３が形成されている。この
場合、３つのゲート絶縁体２１、２２、２３は同じ幅を
有する。
【００４８】第２実施形態のＦＥＴではゲート電極層２
４に電圧を印加すると、ゲート電極２４の下方の半導体
基板２０のチャネル領域に反転層が生じてソースの電流
がドレインに流れる。この時、第１ゲート絶縁体２１及
び第１ゲート絶縁体２１と同一の誘電率をもつ第３ゲー
ト絶縁体２３の下側半導体領域に反転層が現れる。
４に電圧を印加すると、ゲート電極２４の下方の半導体
基板２０のチャネル領域に反転層が生じてソースの電流
がドレインに流れる。この時、第１ゲート絶縁体２１及
び第１ゲート絶縁体２１と同一の誘電率をもつ第３ゲー
ト絶縁体２３の下側半導体領域に反転層が現れる。
【００４９】ここで、第１、３ゲート絶縁体２１、２３
の誘電率ε１が第２ゲート絶縁体２２の誘電率ε２より
大きいために、高誘電率をもつ第１、３ゲート絶縁体２
１、２３の下側半導体領域に先に反転層が生じる。従っ
て、しきい値電圧Ｖｔ及び有効チャネル長さＬｅｆｆは
低誘電率の第２ゲート絶縁体２２の下側半導体領域で決
定される。
の誘電率ε１が第２ゲート絶縁体２２の誘電率ε２より
大きいために、高誘電率をもつ第１、３ゲート絶縁体２
１、２３の下側半導体領域に先に反転層が生じる。従っ
て、しきい値電圧Ｖｔ及び有効チャネル長さＬｅｆｆは
低誘電率の第２ゲート絶縁体２２の下側半導体領域で決
定される。
【００５０】
【発明の効果】請求項１、７、１０に記載の発明によれ
ば、ゲート絶縁体を相異なる物質層で形成したことによ
り、集積ゲートキャパシタンスが増加して電流特性が向
上して、短チャネル効果による素子劣化現象を防ぐこと
ができるという効果を奏する。
ば、ゲート絶縁体を相異なる物質層で形成したことによ
り、集積ゲートキャパシタンスが増加して電流特性が向
上して、短チャネル効果による素子劣化現象を防ぐこと
ができるという効果を奏する。
【００５１】請求項２〜４に記載の発明によれば、有効
チャネル長さが減少してバリスティックトランスポート
(Ballistic Transport)効果によって拡散なく高速の動
作を行うことができるという効果を奏する。
チャネル長さが減少してバリスティックトランスポート
(Ballistic Transport)効果によって拡散なく高速の動
作を行うことができるという効果を奏する。
【００５２】請求項８、９に記載の発明によれば、浅い
接合深さをもつ素子を具現して短チャネルにより主に発
生するパンチスルー特性を改善し、ゲートキャパシタン
スを増大して電流特性を向上させることができるという
効果を奏する。
接合深さをもつ素子を具現して短チャネルにより主に発
生するパンチスルー特性を改善し、ゲートキャパシタン
スを増大して電流特性を向上させることができるという
効果を奏する。
【００５３】請求項５〜６及び１１、１２に記載の発明
によれば、短チャネル効果による素子劣化現象を防ぎ、
パンチスルー特性を改善し、ゲートキャパシタンスを増
大させて電流特性を向上させることができるという効果
を奏する。
によれば、短チャネル効果による素子劣化現象を防ぎ、
パンチスルー特性を改善し、ゲートキャパシタンスを増
大させて電流特性を向上させることができるという効果
を奏する。
【図１】ａは一般的な半導体素子の構造断面図、ｂは従
来例のＰ−Ａ処理を行った半導体素子の構造断面図、ｃ
は従来例のハロー構造をもつ半導体素子の断面図。
来例のＰ−Ａ処理を行った半導体素子の構造断面図、ｃ
は従来例のハロー構造をもつ半導体素子の断面図。
【図２】ａは本発明の第１実施形態による半導体素子の
構造断面図、ｂはゲート絶縁体の第１、２誘電率によっ
て現れる反転層を示す断面図。
構造断面図、ｂはゲート絶縁体の第１、２誘電率によっ
て現れる反転層を示す断面図。
【図３】ゲート絶縁体の第１、２誘電率によるゲートキ
ャパシタンスを示す断面図。
ャパシタンスを示す断面図。
【図４】ａ〜ｃは本発明の第１実施形態による半導体素
子の工程断面図。
子の工程断面図。
【図５】本発明の第２実施形態による半導体素子の構造
断面図。
断面図。
【図６】ａ〜ｃは本発明の第２実施形態による半導体素
子の工程断面図。
子の工程断面図。
２０…半導体基板 ２１…第１ゲート絶縁体 ２２…第２ゲート絶縁体 ２３…第３ゲート絶縁体 ２４…ゲート電極層 ２５ａ，２５ｂ…ソース／ドレイン領域
Claims (12)
- 【請求項１】 チャネル領域を含む半導体基板と、 前記チャネル領域上に配置され、相異なる誘電率をもつ
物質層で形成されるゲート絶縁体と、 前記ゲート絶縁体上に配置されたゲート電極と、 前記ゲート電極の両側における半導体基板の表面に形成
されたソース／ドレインとを備えることを特徴とする半
導体素子。 - 【請求項２】 ゲート絶縁体はソース側のチャネル領域
上に配置された第１ゲート絶縁体と、ドレイン側のチャ
ネル領域上に配置された第２ゲート絶縁体から構成さ
れ、第１のゲート絶縁体は第２のゲート絶縁体よりも狭
い幅を有することを特徴とする請求項１記載の半導体素
子。 - 【請求項３】 第２ゲート絶縁体は第１ゲート絶縁体よ
りも誘電率が大きな物質からなることを特徴とする請求
項２記載の半導体素子。 - 【請求項４】 ゲート絶縁体はチャネル領域上にソース
側から順次配置された第１、２、３ゲート絶縁体から構
成され、第１、２、３ゲート絶縁体は同一幅を有してい
ることを特徴とする請求項１記載の半導体素子。 - 【請求項５】 第１、３ゲート絶縁体は第２ゲート絶縁
体よりも誘電率が大きな物質からなることを特徴とする
請求項４記載の半導体素子。 - 【請求項６】 第１ゲート絶縁体と第３ゲート絶縁体は
誘電率が同一の物質からなることを特徴とする請求項５
記載の半導体素子。 - 【請求項７】 チャネル領域を含む半導体基板と、 チャネル領域の両側において半導体基板の表面に形成さ
れたソース／ドレインと、 前記ソース側のチャネル領域上に配置された第１ゲート
絶縁体と、 前記ドレイン側のチャネル領域上に配置された第３ゲー
ト絶縁体と、 前記第１、３ゲート絶縁体の間のチャネル領域上に配置
された第２ゲート絶縁体と、 前記第１ゲート絶縁体、第２ゲート絶縁体及び第３ゲー
ト絶縁体上に配置されたゲート電極とを備えることを特
徴とする半導体素子。 - 【請求項８】 第１、３ゲート絶縁体は第２ゲート絶縁
体よりも誘電率が大きな物質からなることを特徴とする
請求項７記載の半導体素子。 - 【請求項９】 第１ゲート絶縁体と第３ゲート絶縁体
は、誘電率が同一の物質からなることを特徴とする請求
項７記載の半導体素子。 - 【請求項１０】 半導体基板上に第１誘電率（ε１）を
もつ第１ゲート絶縁体を形成する工程と、 前記半導体基板上に第１ゲート絶縁体と隣接し、かつ第
２誘電率（ε２）をもつ第２ゲート絶縁体を形成する工
程と、 前記第１、２ゲート絶縁体上にゲート電極層を形成する
工程と、 前記ゲート電極層をマスクとして半導体基板の表面に不
純物イオンを注入してソース／ドレインを形成する工程
とを備え、前記第１ゲート絶縁体は前記ソース側に形成
され、前記第２ゲート絶縁体は前記ドレイン側に形成さ
れていることを特徴とする半導体素子の製造方法。 - 【請求項１１】 第１ゲート絶縁体をＳｉ3Ｎ4を用いて
形成し、第２ゲート絶縁体をＳｉＯ2を用いて形成する
ことを特徴とする請求項１０記載の半導体素子の製造方
法。 - 【請求項１２】 第１ゲート絶縁体の幅が第２ゲート絶
縁体の幅よりも狭くなるように第１及び第２ゲート絶縁
体が形成されることを特徴とする請求項１０記載の半導
体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR75403/1997 | 1997-12-27 | ||
| KR1019970075403A KR100268933B1 (ko) | 1997-12-27 | 1997-12-27 | 반도체 소자의 구조 및 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238876A true JPH11238876A (ja) | 1999-08-31 |
Family
ID=19528989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10351265A Pending JPH11238876A (ja) | 1997-12-27 | 1998-12-10 | 半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6291865B1 (ja) |
| JP (1) | JPH11238876A (ja) |
| KR (1) | KR100268933B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1089344A2 (en) * | 1999-09-29 | 2001-04-04 | Kabushiki Kaisha Toshiba | Insulated gate field effect transistor and method of fabricating the same |
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