JP2000307106A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000307106A
JP2000307106A JP11041699A JP11041699A JP2000307106A JP 2000307106 A JP2000307106 A JP 2000307106A JP 11041699 A JP11041699 A JP 11041699A JP 11041699 A JP11041699 A JP 11041699A JP 2000307106 A JP2000307106 A JP 2000307106A
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semiconductor device
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Seiji Sogo
誠治 十河
Tatsuma Hirano
龍馬 平野
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Panasonic Holdings Corp
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Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract

(57)【要約】 【課題】 ドレイン−ソース間の降伏電圧を高くしなが
ら、オン抵抗を低くする。 【解決手段】 延長ドレイン領域３の内部に複数に分割
したＰ型埋込領域２を形成する。Ｐ型埋込領域２は、高
エネルギーボロンイオン注入法または熱拡散法によって
形成される。Ｎ型高濃度領域１は、イオン注入法または
ＰＯＣｌ3拡散法によって延長ドレイン領域表面の一部
ないしは全面にリンまたはヒ素等の不純物をドープする
ことによって形成される。ＭＯＳＦＥＴが動作すると
き、Ｐ型埋込領域２が形成されていない領域（ギャップ
領域）をドレイン電流が流れるため、オン抵抗が低減さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。特に、本発明は、ドレイン−ソ
ース間の降伏電圧を高くしながら、オン抵抗が低減され
たパワーＭＯＳＦＥＴの構造とその製造方法に関する。
【０００２】
【従来の技術】まず、図１０を参照しながら、ドレイン
−ソース間の降伏電圧を改善するための構造を備えた半
導体装置の従来例を説明する。この半導体装置は、特開
平４−１０７８７７号公報（出願人：松下電子工業株式
会社）に記載されている。
【０００３】この装置は、Ｐ型単結晶シリコン基板１０
４に形成されたＮ型ソース領域１０７およびＮ型延長ド
レイン領域１０３と、Ｎ型延長ドレイン領域１０３に囲
まれたＰ型埋込領域１０２とを備えている。Ｎ型延長ド
レイン領域１０３の一部にはドレインコンタクト領域１
０４が設けられており、ドレインコンタクト領域１０４
はドレイン電極１１０に接触している。Ｎ型ソース領域
１０７は、Ｐ型単結晶シリコン基板１０４の表面に形成
された基板コンタクト領域１０８とともに、ソース電極
１１１に接触している。ソース領域１０７および基板コ
ンタクト領域１０８を囲むようにアンチパンチスルー領
域１０９が設けられている。
【０００４】ソース領域１０７と延長ドレイン領域１０
３との間はチャネル領域として機能する。Ｐ型シリコン
基板１０４の表面には、ゲート絶縁膜を介してチャネル
領域上にゲート電極１０６が設けられている。基板１０
４の表面は熱酸化膜１０５によって覆われている。
【０００５】この半導体装置の特徴は、Ｐ型基板１０４
内に拡散工程により形成された不純物濃度の比較的に低
いＮ型延長ドレイン領域１０３と、Ｎ型延長ドレイン領
域１０３の内部に形成されたＰ型埋込領域１０２とを備
えていることにある。
【０００６】図１１は、図１０のＸ―Ｘ’線に沿った深
さ方向不純物濃度分布およびキャリア濃度分布を示して
いる。半導体の特定領域の導電型がＰ型またはＮ型のど
ちらになるかは、その特定領域におけるＰ型不純物濃度
とＮ型不純物濃度とを比較して、どちらの濃度が高いか
によって決定される。なお、Ｎ型不純物濃度が高い程、
ＭＯＳＦＥＴのオン抵抗は小さくなる。
【０００７】この半導体装置の導通（オン）状態及び非
導通（オフ）状態の各場合を以下に説明する。
【０００８】Ｐ型埋込領域１０２は延長ドレイン領域１
０３に対して逆バイアス状態になる。ＭＯＳＦＥＴがオ
フ状態にあるとき、Ｐ型埋込領域１０２と延長ドレイン
領域１０３との間の接合から空乏層が広がるとともに、
Ｐ型基板１０４と延長ドレイン領域１０３との間の接合
からも空乏層が広がる。この空乏層を利用することによ
り、ＭＯＳＦＥＴの高耐圧化が可能となる。
【０００９】ＭＯＳＦＥＴがオン状態にあるとき、延長
ドレイン領域１０３を電子が移動する。より正確には、
延長ドレイン領域１０３内のＮ型不純物濃度が最も高い
基板表面領域およびＰ型埋込領域１０２の下の領域を電
子は移動する。Ｐ型埋込領域１０２が通常の拡散層によ
って形成されていると、基板表面はＰ型である。その場
合、Ｎ型不純物濃度が最も高い基板表面でさえ、その導
電型がＰ型に反転しているため、Ｎ型キャリア濃度が低
下し、オン抵抗が高くなる。
【００１０】特開平４−１０７８７７号公報によれば、
Ｐ型基板１０４へのイオン注入および拡散により延長ド
レイン領域１０３を形成する工程、延長ドレイン領域１
０３内にボロンイオンを注入した後、熱処理を行う工
程、および、基板表面を熱酸化する工程が実行される。
最後の熱酸化工程によって、Ｐ型埋込領域１０２と基板
表面との間からＰ型不純物が減少し、その部分の導電型
がＮ型化される。この熱酸化工程は、シリコン酸化膜と
シリコンとの間にある偏析係数の違いを利用し、それに
よってＰ型埋込領域１０２の上部におけるボロンイオン
をシリコン酸化膜１０５内に取り込む。この熱酸化工程
の結果、基板表面からＮ型化された薄い領域を挟んで離
れた位置にＰ型埋込領域１０２が存在することとなり、
Ｐ型埋込領域１０２は延長ドレイン領域１０３内に埋め
込まれた状態になる。Ｐ型埋込領域１０２の上部におけ
るボロン濃度を低下させ、その領域の導電型をＮ型に反
転させるには、ある程度の厚さ（例えば１μｍ）以上の
厚い熱酸化膜を形成する必要がある。
【００１１】
【発明が解決しようとする課題】上記従来の製造方法に
よれば、Ｐ型埋込領域１０２を基板表面から深い位置に
形成することと、Ｐ型埋込領域１０２と基板表面との間
の領域のキャリア濃度を制御することとが、熱酸化膜１
０５の形成条件によって左右されることになる。その結
果、延長ドレイン領域１０３の表面部濃度は、熱酸化膜
１０５の形成工程におけるプロセスパラメータの変動
（例えば温度や酸素ガス流量などの変動）によって影響
される。より具体的には、熱酸化膜の形成速度や形成す
る熱酸化膜の最終的な厚さのばらつきに応じて延長ドレ
イン領域２１の表面濃度は敏感であるため、延長ドレイ
ン領域１０３の表面濃度を熱酸化工程で制御することは
非常に難しい。
【００１２】図１１に示すように半導体基板表面におい
てＰ型キャリア濃度とＮ型キャリアの濃度の違いはわず
かであり、この濃度のバランスが製造要因で変動しやす
く、Ｐ型埋込領域１０２の形成において表面部のＰ型の
キャリア濃度の減少の度合いによりＰ型拡散層表面が完
全にＮ型に反転しない場合が発生したり、Ｎ型に反転し
ても表面部濃度が毎回大きく異なるといった状態とな
る。このことは、ゲート領域からドレイン電極間の延長
ドレイン領域内を通過する電流によるオン抵抗ならびに
特性のばらつきを大きくさせる（例えば単位面積当たり
１．２〜２．０Ω）要因となる。
【００１３】このばらつきを低減するため、例えば、図
１２（ａ）に示すように、Ｐ型基板２７内に延長ドレイ
ン領域２６を形成した後、１〜２ＭｅＶの高エネルギー
にてボロンイオンを基板２７に注入するという方法が考
えられる。この方法によれば、３〜４μｍ程度の厚膜レ
ジスト２４をＰ型基板２７表面に塗布した後、リソグラ
フィ工程によって厚膜レジスト２４を露光・現像し、厚
膜レジスト２４内に開口部を形成する。この後、厚膜レ
ジスト２４の開口部を介して高エネルギーでボロンイオ
ンを基板２７に注入する。ボロンイオンは延長ドレイン
領域２６の表面から１μｍ程度の内部に入り、図１２
（ｂ）に示されるように、Ｐ型埋込層２８が形成され
る。この方法によれば、延長ドレイン領域２６の表面濃
度の均一性は延長ドレイン領域２６そのもの形成状態に
依存することとなるため、前述の従来技術のようにＰ型
領域表面のボロンイオンを酸化膜１０５内に取り込んで
Ｎ型に反転させるという工程が不要となり、また、ＭＯ
ＳＦＥＴのオン抵抗ばらつきが改善されうる。
【００１４】しかし、このような高エネルギーイオン注
入法でＰ型埋込層領域２８を形成するためには、パター
ニングされたイオン注入マスク（レジスト、金属膜また
は絶縁膜等）が基板上に形成される。パターニングされ
たイオン注入マスクのエッジ側面は、イオン注入方向に
対して完全には平行とならない。そのため、高エネルギ
ー注入によって基板内に注入された不純物の分布は、イ
オン注入マスクのエッジ側面の下方において基板の表面
側にシフトする。イオン注入マスクの遮蔽効果を確保す
るには、注入エネルギーが高くなるほどレジストを厚く
する必要がある。通常、イオン注入装置内の真空度を保
つためには、事前に半導体基板を加熱することによっ
て、レジストに含まれる溶剤や水分を蒸発させなくては
ならない。レジストが厚い場合、通常より長時間または
高温の加熱を実施する必要がある。そのような加熱を行
うと、図１２（ｂ）に示すように、厚膜レジスト２４の
エッジは傾斜し、厚膜レジスト２４の断面形状は台形に
近くなりやすい。厚膜レジスト２４の変形は、厚膜レジ
スト２４のうち基板２７に密着している部分よりも、そ
れ以外の部分が収縮するために生じるからである。この
ような変形レジスト２４を用いてイオン注入を行うと、
厚膜レジスト２４のエッジにおける薄い部分は不十分な
マスク効果しか奏せず、図１２（ｂ）に示すように、不
純物イオンがレジスト２４を突き抜けて基板の表面部に
近い領域に注入されることになる。その結果、埋込領域
２８の外周縁部分は基板表面に向かって上方向に突出
し、基板表面に達するようなＰ型領域を形成してしま
う。基板表面に達するＰ型領域は、ゲート領域とドレイ
ン電極との間においてドレイン電流経路を横切るように
形成されるため、オン抵抗を増大させる。
【００１５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、、ドレイン−ソース
間の降伏電圧を高くしながら、オン抵抗が低減された半
導体装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明による半導体装置
によれば、第１導電型の半導体層と、前記半導体層内に
形成された第２導電型のソース領域と、前記半導体層内
に形成された第２導電型のドレイン領域と、前記ソース
領域と前記ドレイン領域との間に設けられたチャネル領
域と、前記チャネル領域の上に形成されたゲート電極
と、を備えた半導体装置であって、少なくとも一部が前
記ドレイン領域内に含まれる第１導電型の埋込領域を更
に備え、前記埋込領域は複数の部分に分かれており、前
記複数の部分のうち隣接する部分の間にはドレイン電流
を流すための第２導電型ギャップ領域が存在している。
この第２導電型ギャップ部分が存在することによって、
ドレイン電流に対するドレイン領域の抵抗が低減される
ので、オン抵抗の増大が抑制される。このようなギャッ
プ部分を持つ半導体装置に対しても前述の高濃度領域を
設けても良い。
【００１７】前記高濃度領域の一部はドレイン電極に接
触していることが好ましい。
【００１８】前記ドレイン領域に電気的に接続されたド
レインコンタクト領域を更に備えており、前記ドレイン
領域は前記ドレインコンタクト領域を介してドレイン電
極に接続されている構成であっても良い。
【００１９】前記ドレイン領域の周辺に形成された第１
導電型領域を更に備え、前記埋込領域は、前記第１導電
型不純物拡散領域に接続されていることが好ましい。
【００２０】前記第１導電型不純物拡散領域内の第１導
電型不純物濃度は、前記半導体層内の第１導電型不純物
濃度よりも高いことが好ましい。
【００２１】前記第１導電型不純物拡散領域は、チャネ
ルストップとして機能するものであってもよい。
【００２２】前記高濃度領域は、前記ドレイン領域の延
長方向に沿って、前記埋込領域の外周端部のうちの第１
の部分の上方から第２の部分の上方へ延長する部分を含
んでおり、前記埋込領域の外周端部の前記第１の部分
は、前記第２の部分よりも、前記ドレインコンタクト領
域に近い構成であっても良い。
【００２３】前記高濃度領域は、前記埋込領域の外周端
部を覆うように形成されていることが好ましい。
【００２４】前記高濃度領域は、前記埋込領域の外周端
部のうち、前記ドレイン領域の延長方向に延びる部分の
少なくとも一部を覆うように形成されているようにして
もよい。
【００２５】前記高濃度領域は、前記埋込領域を実質的
に覆うように形成されていることが好ましい。
【００２６】前記高濃度領域は、前記埋込領域に接触し
ていてもよい。
【００２７】前記高濃度領域の厚さは、０．５μｍ以上
であることが好ましい。
【００２８】前記高濃度領域は、１×１０17ｃｍ-3以上
の第２導電型不純物濃度を有する部分を含んでいること
が好ましい。
【００２９】動作時において、前記埋込領域と前記ドレ
イン領域との間に逆バイアスを印加する手段を備えてい
ることが好ましい。
【００３０】前記ソース領域、チャネル領域およびドレ
イン領域を含む活性領域が素子分離領域に囲まれてお
り、前記素子分離領域内には第１導電型不純物拡散領域
が形成され、前記第１導電型不純物拡散領域の少なくと
も一部は前記前記埋込領域と電気的に接触していること
が好ましい。
【００３１】前記高濃度領域は、前記ドレイン領域の前
記外周端部のうち前記チャネル領域に隣接している部分
から距離をおいて形成されていることが好ましい。
【００３２】前記距離は前記高濃度領域の厚さ以上であ
ることが好ましい。
【００３３】前記高濃度領域の下面と前記埋込領域の上
面とが接触していてもよい。
【００３４】好ましい実施形態では、前記半導体層が単
結晶半導体基板から構成されている。
【００３５】本発明による半導体装置の製造方法は、第
１導電型の半導体層と、前記半導体層内に形成された第
２導電型のソース領域と、前記半導体層内に形成された
第２導電型のドレイン領域と、前記ソース領域と前記ド
レイン領域との間に設けられたチャネル領域と、前記チ
ャネル領域の上に形成されたゲート電極と、少なくとも
一部分が前記ドレイン領域内に含まれる第１導電型の埋
込領域とを備えている半導体装置の製造方法であって、
前記ドレイン領域のための第２導電型不純物を前記半導
体層にドープする工程と、前記埋込領域のための第１導
電型不純物を前記半導体層にドープし、複数の部分に分
割された前記埋込領域を形成する工程とを包含する。
【００３６】前記埋込領域のためのドーピングは、高エ
ネルギーイオン注入法によって行うことが好ましい。
【００３７】
【発明の実施の形態】図１（ａ）および（ｂ）を参照し
ながら、本発明による半導体装置の実施形態を説明す
る。図１（ａ）は本半導体装置の断面構造を示し、図１
（ｂ）は本半導体装置における幾つかの要素の平面レイ
アウトを示している。
【００３８】この半導体装置は、Ｐ型不純物濃度が約１
×１０14〜３×１０14ｃｍ-3程度に設定されたＰ型単結
晶シリコン基板４に形成された横型ＭＯＳＦＥＴ構造を
有している。より詳細には、この半導体装置は、Ｐ型シ
リコン基板４内に形成されたＮ型ソース領域７およびＮ
型延長ドレイン領域（「ドレイン領域」と呼んでも良
い）３と、Ｎ型延長ドレイン領域３に実質的に取り囲ま
れたＰ型埋込領域２とを具備している。本実施形態のＮ
型ソース領域７は、Ｐ型単結晶シリコン基板４の表面に
形成されたＰ型基板コンタクト領域８に隣接する位置に
設けられている。Ｎ型ソース領域７およびＰ型基板コン
タクト領域８は、ともに、ソース電極１１に接触してい
る。なお、図１（ｂ）では、Ｐ型埋込領域２がＮ型延長
ドレイン領域３から外側に延び、Ｐ型基板４と電気的に
接続されていることが示されている。Ｐ型埋込領域２と
Ｐ型基板４との間の電気的導通形態は、図１（ｂ）に示
すレイアウトでＰ型埋込領域２を形成する場合に限定さ
れない。Ｐ型埋込領域２の一部がＮ型延長ドレイン領域
３から外側（基板内）に延びていればよい。ただし、Ｐ
型埋込領域２はチャネル領域の存在する側に突出するこ
とは好ましくない。
【００３９】本実施形態では、Ｎ型延長ドレイン領域３
中のＮ型不純物の表面濃度を約１×１０16〜１×１０17
ｃｍ-3程度に設定している。Ｎ型延長ドレイン領域３の
厚さは約６〜７μｍ程度である。Ｐ型埋込領域２は、シ
リコン基板４の表面からの深さが約１〜約１．５μｍの
位置に形成されている。Ｐ型埋込領域２の厚さは、約
０．８〜１．２μｍ程度である。
【００４０】この半導体装置の特徴部は、更に、Ｐ型シ
リコン基板４の表面とＰ型埋込領域２との間に設けられ
たＮ型高濃度領域（厚さ：約０．５〜１μｍ）１を備え
ている点にある。Ｎ型高濃度領域１はＰ型埋込領域３上
に位置しているが、図１に示すように、Ｐ型埋込領域２
から離れていても良いし、Ｐ型埋込領域２に接触してい
ても良い。本実施形態では、Ｎ型高濃度領域１のシート
抵抗を例えば０．８から１．０Ω／□とするため、Ｎ型
不純物の表面濃度が１×１０17から１×１０18ｃｍ-3程
度の範囲内となるようにドーピングレベルを設定してい
る。なお、Ｎ型高濃度領域１におけるＮ型不純物の表面
濃度は、ＭＯＳＦＥＴとしての動作に必要とされる「オ
ン抵抗」に応じて適宜決定される。オン抵抗を低減する
には、Ｎ型高濃度領域１におけるＮ型不純物の表面濃度
を高くし、Ｎ型高濃度領域１の厚く形成することが好ま
しい。
【００４１】ソース領域７と延長ドレイン領域３との間
はチャネル領域として機能する。ソース領域７および基
板コンタクト領域８は、Ｐ型不純物が低濃度に拡散され
たアンチパンチスルー領域９中に形成されている。Ｐ型
シリコン基板４のチャネル領域の上には、ゲート絶縁膜
を介してゲート電極６が設けられている。絶縁膜（厚
さ：１〜２μｍ程度）５がゲート電極６を覆うように半
導体基板４上に形成されている。
【００４２】図１（ａ）および（ｂ）に示す装置のＮ型
高濃度領域１は、延長ドレイン領域３の延長方向に沿っ
て、埋込領域２の一端上方から他端上方まで延びてい
る。言いかえると、Ｎ型高濃度領域１３は、図１（ａ）
における埋込領域２の右端部および左端部を越えて両外
側に広がっている。本実施形態では、Ｎ型高濃度領域１
３の一部がドレイン電極１０に直接的に接触しているた
め、ドレインコンタクト領域は特別に形成されていな
い。このような場合でも、Ｎ型高濃度領域１３が通常の
ドレインコンタクト領域の不純物濃度と同程度の不純物
濃度を有していれば、充分に低いコンタクト抵抗が得ら
れる。
【００４３】ＭＯＳＦＥＴが導通状態（オン状態）にあ
るときに形成される電流経路は、図１（ａ）中の破線矢
印および図１（ｂ）中の実線矢印で示されるように、Ｎ
型高濃度領域１および延長ドレイン領域３を通って、ソ
ース領域７に向かう。
【００４４】図２は、図１のＹ−Ｙ’線に沿った深さ方
向不純物濃度プロファイルを示している。図２から、基
板４の表面と埋込領域２との間に形成した高濃度領域１
におけるＮ型不純物濃度が、従来の延長ドレイン領域に
おけるＮ型不純物濃度（図１１参照）よりも高いことが
わかる。Ｎ型高濃度領域１の存在により、ＭＯＳＦＥＴ
のオン抵抗が低減される。延長ドレイン領域３が形成さ
れている部分の表面におけるＮ型不純物濃度は、その表
面におけるＰ型不純物濃度に比べて十分に高いため、製
造プロセスパラメータの変動に起因してトランジスタの
オン抵抗が増加したり、大きくばらつくことは生じにく
い。
【００４５】Ｎ型延長ドレイン領域３の内部にＰ型埋込
領域を形成する際、埋込領域と半導体表面との間にはＮ
型不純物とＰ型不純物の両方が存在する。図１０に示す
従来の半導体装置の場合、Ｎ型延長ドレイン領域３の上
面領域に反転層が形成されるなどして、ドレイン電流経
路が分断されるおそれがあるが、本実施形態の装置の場
合、特別に設けられたＮ型高濃度層によって抵抗を従来
よりも大きく軽減できる。
【００４６】次に、図３（ａ）〜（ｆ）および図４
（ａ）および（ｂ）を参照しながら、本発明による半導
体装置の製造方法の実施形態を説明する。図３（ａ）〜
（ｃ）および図４（ａ）は、製造工程の主要段階におけ
る装置の断面を示している。図３（ｄ）〜（ｆ）および
図４（ｂ）は、それぞれ、図３（ａ）〜（ｃ）および図
４（ａ）に示される各工程段階での装置の平面レイアウ
ト図である。
【００４７】まず、図３（ａ）および図３（ｄ）に示す
ように、Ｐ型半導体基板４内にＮ型延長ドレイン領域３
を形成する。延長ドレイン領域３は通常の熱拡散法によ
って形成され得る。半導体基板１の表面は絶縁膜５’に
よって覆われている。
【００４８】次に、図３（ｂ）および図３（ｅ）に示す
ように、高エネルギーイオン注入法を用いて、Ｐ型埋込
領域２をＰ型半導体基板４内に形成する。Ｐ型埋込領域
２の大部分は延長ドレイン領域３に覆われているが、Ｐ
型埋込領域２の一端部は延長ドレイン領域３から外側の
領域に広がり、Ｐ型半導体基板４と電気的に接触してい
る。図１（ａ）および図１（ｂ）に示している配置と異
なり、この実施形態のＰ型埋込領域２は、その一端が、
ドレイン領域電流の流れる方向とは反対の方向に突出す
る形状を有している。
【００４９】次に、図３（ｃ）および図３（ｆ）に示す
ように、レジストマスク１２でＰ型半導体基板４の表面
を部分的に覆った後、イオン注入法を用いてＮ型高濃度
領域１のための不純物イオンをＰ型半導体基板４に注入
し、高濃度領域１を形成する。本実施形態のように、高
濃度領域１を不純物ドーピングによって形成すれば、高
濃度領域１の不純物濃度および厚さを高い自由度で設計
できる。図１０の半導体装置では、図１１のグラフに示
されるように、半導体表面と埋込領域との間のＮ型層の
厚さは０．５μｍより小さい。図１０の装置を製造する
従来の方法によれば、このＮ型層の厚さを０．５μｍ以
上にすることは困難である。そのため、延長ドレイン領
域の表面部分の抵抗が充分に低減できない。これに対
し、本実施形態の方法によれば、表面部分の抵抗低減を
容易に達成できる。
【００５０】次に、図４（ａ）および図４（ｂ）に示す
ように、レジストマスク１３でＰ型半導体基板４の表面
を部分的に覆った後、イオン注入法を用いてドーズ１×
１０ 15ｃｍ-2のＰ型不純物イオンを１００ｋｅＶの加速
エネルギーでＰ型半導体基板４に注入し、チャネルスト
ップ領域（アンチパンチスルー領域を含む）１４を形成
する。Ｐ型埋込領域２の一端部は、チャネルストップ領
域１４に接続される。耐圧を高くするためにＰ型埋込領
域２の不純物濃度は比較的に低く設定されているので、
Ｐ型埋込領域２とＰ型基板４との間の接触抵抗は比較的
に高くなる。そのため、チャネルストップ領域１４の不
純物濃度を比較的に高めに設定し、Ｐ型埋込領域２とチ
ャネルストップ領域１４との間の接触抵抗を低減してい
る。この結果、動作時においては、基板電位がチャネル
ストップ領域１４を介してＰ型埋込領域２に効率良く供
給されることになる。電気的接続抵抗を低減するという
観点から、チャネルストップ領域１４のＰ型不純物濃度
はＰ型埋込領域２のＰ型不純物濃度よりも高いことが好
ましい。
【００５１】チャネルストップ領域１４を形成した後、
公知の半導体製造方法を用いて、図５に示す半導体装置
を製造する。図５の装置は、素子分離のためにＬＯＣＯ
Ｓ１５を有している。図５では、ＬＯＣＯＳ１５がチャ
ネルストップ領域１４内に形成されているように記載さ
れている。ＬＯＣＯＳ１５は、延長ドレイン領域４を覆
うように形成されていても良いし、覆わないように形成
されていても良い。チャネルストップ領域１４のうち、
ＬＯＣＯＳ１５が形成されなかった領域には、ソース領
域７、チャネル領域および基板コンタクト領域が形成さ
れる。ただし、本実施形態の場合、Ｎ型高濃度層の一部
が基板コンタクト領域として機能する。また、チャネル
ストップ領域１４のうちソース領域７を囲む部分は、ア
ンチパンチスルー領域（図１（ａ）の参照符号「９」で
示されている部分）として機能する。ゲート電極６は、
ゲート絶縁膜５ａ上に形成され、層間絶縁膜５ｂによっ
て覆われている。層間絶縁膜５ｂの上には、ドレイン電
極１０およびソース電極１１が形成される。
【００５２】図６（ａ）〜（ｄ）は、本発明による半導
体装置の主要要素の平面レイアウトの幾つかを示してい
る。図では、Ｎ型高濃度領域１、Ｐ型埋込領域２、延長
ドレイン領域３、およびゲート電極６の配置関係が示さ
れている。なお、図中の矢印は電流経路を示す。埋込領
域２が形成されている領域での延長ドレイン領域３の厚
さは、埋込領域２の上側に位置する部分の厚さと、埋込
領域２の下側に位置する部分の厚さとを合計したもので
ある（図１（ａ）参照）。従って、延長ドレイン領域３
の厚さは、埋込領域２が形成されていない領域では相対
的に厚く、埋込領域２が形成されている領域では相対的
に薄くなっている。場所に応じて延長ドレイン領域３の
厚さが変化するため、延長ドレイン領域３のシート抵抗
は場所に応じて変化する。電流は、シート抵抗の低い部
分を多く流れようとするため、電流はＮ型高濃度領域１
を優先的に流れようとする。図６（ａ）〜（ｄ）中の矢
印は電流経路を示す。
【００５３】図６（ａ）に示す例の場合、Ｎ型高濃度領
域１は、延長ドレイン領域３のＰ型埋込領域２が設けら
れていない部分から、埋込領域２の一部の上を跨いで、
延長ドレイン領域３のＰ型埋込領域２が設けられていな
い他の部分にまで延びている。言いかえると、Ｎ型高濃
度領域１は、延長ドレイン領域３のシート抵抗が埋込領
域の存在によって増加した部分を貫いて、延長ドレイン
領域３のシート抵抗の低い部分同士を相互接続してい
る。その結果、Ｐ型埋込領域２を形成するためにドープ
されたＰ型キャリアによって、基板表面とＰ型埋込領域
２との間におけるＮ型キャリア濃度が低下していても、
Ｎ型高濃度領域１が低抵抗の電流経路を提供するため、
オン抵抗の増加を低減することができる。
【００５４】図６（ｂ）および（ｃ）に示すＮ型高濃度
領域１の配置例は、オン抵抗を更に低減することのでき
る。図６（ｂ）の例では、Ｎ型高濃度領域１は延長ドレ
イン領域の延長方向に沿って、ドレインコンタクト領域
からゲート電極に向かって延びている。ここで、ドレイ
ンコンタクト領域とは、延長ドレイン領域３とドレイン
電極１０とが接触する領域であり、Ｎ型高濃度層１とは
別にＮ型高濃度不純物拡散領域を設け、そのＮ型高濃度
不純物拡散領域にドレインコンタクト領域として機能さ
せてもよい。電流（ドレイン領域）は、ドレインコンタ
クト領域からチャネル領域に向かってスムーズに流れ、
オン抵抗がより低下する。図６（ｃ）の例では、埋込領
域２と電流経路とが交差する部分を覆うようにＮ型高濃
度層１が形成されている。この結果、図７（ｂ）のＰ型
領域８０が電流経路と交差することがなくなる。図６
（ｄ）の例では、Ｎ型高濃度領域１がＰ型埋込領域３に
完全に覆ってる。このようにすることによって、オン抵
抗はより低下する。なお、図１（ａ）は、図６（ｄ）の
断面を示している。
【００５５】Ｎ型高濃度領域１は、Ｐ型埋込領域２と基
板表面との間において、その一部に形成されていてもオ
ン抵抗を低減することに寄与するが、広い範囲に形成さ
れるほうがオン抵抗を低減する効果が増加することは言
うまでもない。従って、図６（ａ）〜（ｃ）のレイアウ
トよりも、図６（ｄ）のレイアウトの方がオン抵抗低減
に適している。
【００５６】次に、図７（ａ）および（ｂ）ならびに図
８（ａ）〜（ｃ）を参照し、高エネルギーイオン注入法
によってＰ型埋込領域３を形成する場合の製造方法の主
要工程を詳細に説明する。
【００５７】まず、図７（ａ）に示すように、Ｐ型シリ
コン基板４の特定領域にＮ型不純物をドープし、それに
よってＮ型延長ドレイン領域３をシリコン基板４内に形
成する。次に、シリコン基板４の表面に酸化膜５’を形
成した後、リソグラフィ技術を用いて、厚膜レジスト
（厚さ：３〜５μｍ）１６ａでシリコン基板４の表面を
覆う。この厚膜レジスト１６ａは、埋込領域の形状と位
置を規定する開口部を有している。この開口部を介し
て、注入ドーズが１〜３×１０13ｃｍ-2程度のボロンイ
オンを１〜２ＭｅＶの高エネルギーにてシリコン基板４
に注入する。
【００５８】高エネルギーイオン注入を行うことによ
り、ボロンイオンは延長ドレイン領域３の表面から１μ
ｍ程度の内部に注入される。その後、ボロンイオンを活
性化するために約９００〜１０００℃での熱処理を行
い、Ｐ型埋込領域２を形成する。
【００５９】高エネルギーイオン注入のためレジストを
厚くした場合、イオン注入の際に装置の真空度を保つ目
的で、事前にレジスト内に含まれる溶剤や水分を加熱し
て蒸発させる。この加熱はレジストの形状を悪くするた
め、イオン注入工程で、不純物イオンがレジストの一部
を突き抜ける。その結果、図７（ｂ）の点線で示す部分
に、Ｐ型領域８０が形成される。Ｐ型領域８０が電流経
路と交差するように残存すると、オン抵抗低減に悪影響
が及ぶことになる。
【００６０】次に、図８（ａ）に示すように、レジスト
（膜厚：１〜２μｍ程度）１２で基板表面を覆った後、
延長ドレイン領域３の表面にＮ型不純物（例えば、リン
またはヒ素）のイオンを注入し、Ｐ型領域８を含む領域
をＮ型化すれば、Ｐ型領域８０は消滅する。注入ドーズ
量は、１×１０13ｃｍ-2以上に設定し、注入エネルギー
は３０〜８０ｋｅＶ程度にすることが好ましい。ＭＯＳ
ＦＥＴのオン抵抗をより低下させる必要がある場合に
は、より高いドーズのＮ型不純物を延長ドレイン領域３
の表面の広い範囲に注入し、Ｎ型キャリア濃度を全体的
に高くすればよい。図８（ｂ）は、Ｐ型埋込領域２を覆
うようにＮ型高濃度領域１が形成された状態を示す。
【００６１】図８（ｃ）には、Ｎ型高濃度領域１を相対
的に厚く形成することによって、Ｎ型高濃度領域１の下
面とＰ型埋込領域２の上面とが接触している。言いかえ
ると、Ｎ型高濃度領域１とＰ型埋込領域２との間に不純
物濃度の低い領域が介在しない構成が示されている。
【００６２】Ｎ型高濃度領域１の形成方法は、イオン注
入に限定されない。液体・固体等の不純物源（ドーパン
トソース）を基板表面に塗布したり、蒸着するなどすれ
ば、Ｎ型高濃度領域１の形成を簡単に行うことができ
る。例えば、ＰＯＣｌ3を不純物源とする拡散を行って
も良い。
【００６３】なお、Ｎ型高濃度領域１は、延長ドレイン
領域３の外周端部のうちチャネル領域に隣接している部
分から距離をおいて形成される。空乏層を利用した耐圧
向上の観点から、距離Ｌｗは、Ｎ型高濃度領域１の厚さ
Ｔｗ以上であること（Ｌｗ≧Ｔｗ）が好ましい。
【００６４】次に、図９（ａ）〜（ｃ）を参照しなが
ら、本発明による半導体装置の製造方法の他の実施形態
を説明する。本実施形態では、高エネルギーイオン注入
法を用いずに、Ｐ型埋込領域２を形成する。この実施形
態によれば、高エネルギー注入の際のレジスト形状の悪
化による影響は現れず、複雑な工程を必要としない。
【００６５】まず、公知の製造方法を用いた工程を実行
して、延長ドレイン領域３をシリコン基板４内に形成す
る。その後、図９（ａ）に示すように、レジスト１６ｂ
で基板４の表面を覆った後、注入ドーズ量１〜３×１０
13ｃｍ-2程度のボロンイオンを加速エネルギー３０〜８
０ｋｅＶで注入する。この程度の加速エネルギーであれ
ば、レジスト１６ｂの厚さが１〜１．５μｍでも充分に
イオン注入を遮蔽することができる。ボロンイオンの注
入加速エネルギーが低いため、注入ボロンの深さ方向プ
ロファイルのピークは基板表面に近く、ボロン注入を受
けた基板表面はＰ型に反転する。
【００６６】次に、図９（ｂ）に示すように、レジスト
（膜厚：１〜２μｍ程度）１２で基板４の表面を覆った
後、注入ドーズ量が１×１０13ｃｍ-2以上のＮ型不純物
（リンまたはヒ素）のイオンを加速エネルギー３０〜５
０ｋｅＶ程度で基板４に注入する。ＭＯＳＦＥＴのオン
抵抗を大きく低下させる必要がある場合には、前述のよ
うに、基板表面のＮ型キャリア濃度を更に全体的に高く
すればよい。ＭＯＳＦＥＴのオン抵抗を効果的に低減す
るには、図４（ｄ）に示すようにＰ型埋込領域２を完全
に覆う広い範囲にＮ型不純物イオンを注入することが望
ましい。図９（ｃ）は、Ｎ型高濃度領域１が形成される
ことにより、Ｐ型領域１０が埋め込まれた状態を示す。
【００６７】前述の実施形態と同様に、表面部のＮ型高
濃度領域を形成する方法はイオン注入法に限定されな
い。液体・固体等の不純物源の塗布・蒸着等によっても
容易に高濃度領域を形成できる。
【００６８】上記実施形態では、半導体基板内に延長ド
レイン領域等の不純物拡散領域を形成したが、本発明は
これに限定されない。例えば、半導体基板上にエピタキ
シャル成長した半導体層内に各種の不純物拡散層を設け
ても良い。また、絶縁性基板上に堆積した半導体層内に
各種の不純物拡散層を設けても良い。
【００６９】なお、延長ドレイン領域のための第２導電
型不純物を半導体層にドープする工程と、埋込領域のた
めの第１導電型不純物を半導体層にドープする工程と、
第２導電型不純物を半導体層にドープし、それによって
第２導電型高濃度領域を、少なくとも半導体層の表面と
埋込領域との間に形成する工程とは、それらの順序を入
れ変えて実施しても良い。
【００７０】上記の半導体装置においては、Ｐ型埋込領
域２を連続した一つ層から形成しているが、以下におい
ては、Ｐ型埋込領域２の構成に改良を加えた半導体装置
を説明する。
【００７１】図１３（ａ）は、この改良に係る半導体装
置のチャネル長方向に沿った断面図であり、図１（ａ）
に対応する。図１３（ｂ）は、この半導体装置の平面レ
イアウト図であり、図１（ｂ）に対応する。図１３
（ｃ）は、チャネル長方向に垂直な面で切り取った断面
図である。
【００７２】この改良例の半導体装置が図１（ａ）およ
び（ｂ）に示す半導体装置と異なる点は、主にＰ型埋込
領域２の構成にある。従って、Ｐ型埋込領域２の構成以
外の点については説明を省略する。
【００７３】図１３（ｂ）に示すように、Ｐ型埋込領域
２は複数の部分２aおよび２bに分かれており、平面レイ
アウト上、Ｎ型延長ドレイン領域３とＰ型埋込領域２と
がオーバーラップしていない領域がＮ型延長ドレイン領
域３内において一つに連結している。その結果、Ｎ型延
長ドレイン領域３のチャネル側エッジおよびドレイン電
極１０の両方を横切るように仮想的な面（仮想面）を基
板４の主面に対して垂直に形成したとき、図１（ａ）お
よび（ｂ）に示す半導体装置では、上記仮想面が必ずＰ
型埋込領域２を横切ることになる。これに対して、図１
３（ａ）〜（ｃ）に示す半導体装置によれば、上記仮想
面がＰ型埋込領域２の部分２aと部分２bとの間を横切る
ことが可能である。
【００７４】図１３（ａ）〜（ｃ）の半導体装置におい
て、Ｐ型埋込領域２の部分２aと部分２bとの間の領域
（以下、「ギャップ領域（Ｇ）」と称することにす
る。）は、そこにＰ型埋込領域が存在していないため、
Ｎ型延長ドレイン領域３の他の領域に比較してシート抵
抗が低く、ドレイン電流を流しやすい。
【００７５】耐圧を向上させるというＰ型埋込領域２の
機能を維持しながら、しかも、ドレイン電流に対するＮ
型延長ドレイン領域３の抵抗を低減するには、図１３
（ｂ）および（ｃ）に示すように、Ｐ型埋込領域２を複
数の部分に分割し、ドレイン電流を妨げないギャップ領
域Ｇを形成することが効果的である。このようなギャッ
プ領域Ｇを設けると、例えば図１（ａ）および（ｂ）に
示すＮ型高濃度領域１を設けない場合であっても、オン
電流を増加させることが可能である。
【００７６】図１４（ａ）は、本発明による半導体装置
の他の実施形態の平面レイアウトを示している。図１４
（ａ）の半導体装置では、Ｐ型埋込領域２は、４個の部
分２ c、２d、２e、および２fに分かれ、隣接する部分の
間に合計３個のギャップ領域が形成されている。その結
果、ドレイン電流はギャップ領域を優先的に流れること
になり、ドレイン電流に対するＮ型延長ドレイン領域３
の抵抗がいっそう低減される。
【００７７】図１４（ｂ）は、本発明による半導体装置
の更に他の実施形態の平面レイアウトを示している。図
１４（ｂ）の半導体装置では、Ｐ型埋込領域２は、１５
個の部分２g〜２uに分かれ、隣接する部分の間に多数の
ギャップ領域が形成されている。
【００７８】このようにＰ型埋込領域２の分割の態様に
は種々のパターンがあるが、Ｎ型延長ドレイン領域３内
においてＰ型埋込領域２が存在してない領域がドレイン
電流の経路を形成するようにＰ型埋込領域２は分割され
る必要がある。
【００７９】なお、分割されたＰ型埋込領域２の形成
は、形成すべきＰ型埋込領域２の平面レイアウトを規定
するレジストマスクを公知のリソグラフィ技術を用いて
形成した後、Ｐ型埋込領域２のためのＰ型不純物イオン
を基板４中に注入することによって行える。
【００８０】ギャップ領域Ｇの幅は、例えば約１〜約５
μｍに設定される。ギャップ領域Ｇの幅は、上記レジス
トマスクのパターンサイズと、不純物イオン注入後に行
う熱処理条件とに依存する。この熱処理が高温で長時間
行われると、不純物の横方向拡散が顕著になるため、ギ
ャップ領域Ｇの幅の減少する。従って、製造プロセスの
最終的な段階でギャップ領域Ｇの幅がゼロではなく有限
の値を持つように製造条件を設定する必要がある。
【００８１】図１４（ａ）の装置のチャネル長方向に垂
直な断面を図１５（ａ）に示す。図１５（ａ）からわか
るように、この例では、半導体基板４の表面とＰ型埋込
領域２との間にＮ型高濃度領域１を設けていないが、Ｐ
型埋込領域２が存在してない領域（ギャップ領域）をド
レイン電流が優先的に流れるため、オン抵抗は低下す
る。しかし、オン抵抗を更に低くするには、半導体基板
４の表面とＰ型埋込領域２との間にＮ型高濃度領域１を
設けることが好ましい。
【００８２】図１５（ｂ）の構成では、図１（ａ）およ
び（ｂ）に示すようなＮ型高濃度領域１をＰ型埋込領域
２の上に形成している。これに対して、図１５（ｃ）の
構成では、複数の部分に分割したＰ型埋込領域２と半導
体基板４の表面との間に、Ｐ型埋込領域２のパターンと
同様のパターンを持つように複数部分に分割したＮ型高
濃度領域１を形成している。このようなＮ型高濃度領域
１は、Ｐ型埋込領域２を形成するためのレジストマスク
を使って形成することが効率的である。
【００８３】なお、Ｎ型高濃度領域１は、Ｐ型埋込領域
２の上面と接触するように形成しても良い。
【００８４】このように、Ｐ型埋込領域２を複数部分に
分割する一方でＮ型高濃度領域１をドレイン領域の表面
に設けると、オン抵抗低減の効果はいっそう向上するの
で好ましい。
【００８５】
【発明の効果】本発明の半導体装置によれば、少なくと
も一部分が延長ドレイン領域内に含まれる埋込領域が複
数の部分に分割されているため、埋込領域の存在による
耐圧向上を維持しながら、半導体装置のオン抵抗を低減
することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明による半導体装置の実施形態の
断面図であり、（ｂ）はその平面レイアウト図である。
【図２】図１のＹ−Ｙ’線に沿った深さ方向不純物濃度
プロファイルを示すグラフである。
【図３】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の主要工程段階における半導体装置の断面を
示し、（ｄ）から（ｆ）は、（ａ）〜（ｃ）の各工程段
階での半導体装置の平面レイアウト図である。
【図４】（ａ）は、本発明による半導体装置の製造方法
のある工程段階における半導体装置の断面を示し、
（ｂ）のその工程段階での半導体装置の平面レイアウト
図である。
【図５】本発明による半導体装置の製造方法によって製
造された半導体装置の断面図である。
【図６】（ａ）から（ｄ）は本発明による半導体装置の
主要要素のレイアウト例を示す平面図である。
【図７】（ａ）および（ｂ）は、本発明による半導体装
置の製造方法に関しており、高エネルギーイオン注入法
によってＰ型埋込領域を形成する場合の製造方法の主要
工程を示す工程断面図である。
【図８】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法に関しており、高エネルギーイオン注入法に
よってＰ型埋込領域を形成する場合の製造方法の主要工
程を示す工程断面図である。
【図９】（ａ）から（ｃ）は、本発明による半導体装置
の他の製造方法に関しており、高エネルギーイオン注入
法によらずにＰ型埋込領域を形成する場合の製造方法の
主要工程を示す工程断面図である。
【図１０】延長ドレイン領域内に埋込領域を有する従来
の半導体装置の断面図である。
【図１１】図１０のＸ−Ｘ’線に沿った深さ方向不純物
濃度プロファイルを示すグラフである。
【図１２】（ａ）および（ｂ）は、高エネルギーイオン
注入法によってＰ型埋込領域を形成する工程を示す工程
断面図である。
【図１３】（ａ）は、この改良に係る半導体装置のチャ
ネル長方向に沿った断面図であり、（ｂ）は、この半導
体装置の平面レイアウト図であり、（ｃ）は、チャネル
長方向に垂直な面で切り取った断面図である。
【図１４】（ａ）は、本発明による半導体装置の他の実
施形態の平面レイアウト図であり、（ｂ）は、本発明に
よる半導体装置の更に他の実施形態の平面レイアウト図
である。
【図１５】（ａ）は、図１４（ａ）の装置のチャネル長
方向に垂直な断面図であり、（ｂ）は、図１５（ａ）の
装置にＮ型高濃度領域１を設けた場合の断面図であり、
（ｃ）は、図１５（ａ）の装置の複数の部分に分割した
Ｐ型埋込領域２と半導体基板４の表面との間にＰ型埋込
領域２のパターンと同様のパターンを持つように複数部
分に分割したＮ型高濃度領域１を設けた場合の断面図で
ある。
【符号の説明】
１ Ｎ型高濃度領域 ２ Ｐ型埋込領域 ３ 延長ドレイン領域 ４ Ｐ型基板 ５ 酸化膜 ５’ 酸化膜 ６ ゲート電極 ７ ソース領域 ８ 基板コンタクト領域 ９ レジスト １０ ドレイン電極 １１ ソース電極 １２ レジスト １３ レジスト １４ チャネルストップ領域 １９ アンチパンチスルー領域 １６ａ 厚膜レジスト １６ｂ レジスト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年３月６日（２０００．３．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置およびその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。特に、本発明は、ドレイン−ソ
ース間の降伏電圧を高くしながら、オン抵抗が低減され
たパワーＭＯＳＦＥＴの構造とその製造方法に関する。
【０００２】
【従来の技術】まず、図１０を参照しながら、ドレイン
−ソース間の降伏電圧を改善するための構造を備えた半
導体装置の従来例を説明する。この半導体装置は、特開
平４−１０７８７７号公報（出願人：松下電子工業株式
会社）に記載されている。
【０００３】この装置は、Ｐ型単結晶シリコン基板１０
４に形成されたＮ型ソース領域１０７およびＮ型延長ド
レイン領域１０３と、Ｎ型延長ドレイン領域１０３に囲
まれたＰ型埋込領域１０２とを備えている。Ｎ型延長ド
レイン領域１０３の一部にはドレインコンタクト領域１
１４が設けられており、ドレインコンタクト領域１１４
はドレイン電極１１０に接触している。Ｎ型ソース領域
１０７は、Ｐ型単結晶シリコン基板１０４の表面に形成
された基板コンタクト領域１０８とともに、ソース電極
１１１に接触している。ソース領域１０７および基板コ
ンタクト領域１０８を囲むようにアンチパンチスルー領
域１０９が設けられている。
【０００４】ソース領域１０７と延長ドレイン領域１０
３との間はチャネル領域として機能する。Ｐ型シリコン
基板１０４の表面には、ゲート絶縁膜を介してチャネル
領域上にゲート電極１０６が設けられている。基板１０
４の表面は熱酸化膜１０５によって覆われている。
【０００５】この半導体装置の特徴は、Ｐ型基板１０４
内に拡散工程により形成された不純物濃度の比較的に低
いＮ型延長ドレイン領域１０３と、Ｎ型延長ドレイン領
域１０３の内部に形成されたＰ型埋込領域１０２とを備
えていることにある。
【０００６】図１１は、図１０のＸ―Ｘ’線に沿った深
さ方向不純物濃度分布およびキャリア濃度分布を示して
いる。半導体の特定領域の導電型がＰ型またはＮ型のど
ちらになるかは、その特定領域におけるＰ型不純物濃度
とＮ型不純物濃度とを比較して、どちらの濃度が高いか
によって決定される。なお、Ｎ型不純物濃度が高い程、
ＭＯＳＦＥＴのオン抵抗は小さくなる。
【０００７】この半導体装置の導通（オン）状態及び非
導通（オフ）状態の各場合を以下に説明する。
【０００８】Ｐ型埋込領域１０２は延長ドレイン領域１
０３に対して逆バイアス状態にする。ＭＯＳＦＥＴがオ
フ状態にあるとき、Ｐ型埋込領域１０２と延長ドレイン
領域１０３との間の接合から空乏層が広がるとともに、
Ｐ型基板１０４と延長ドレイン領域１０３との間の接合
からも空乏層が広がる。この空乏層を利用することによ
り、ＭＯＳＦＥＴの高耐圧化が可能となる。
【０００９】ＭＯＳＦＥＴがオン状態にあるとき、延長
ドレイン領域１０３を電子が移動する。より正確には、
延長ドレイン領域１０３内のＮ型不純物濃度が最も高い
基板表面領域およびＰ型埋込領域１０２の下の領域を電
子は移動する。ところで、Ｐ型埋込領域１０２が通常の
拡散層によって形成されていると、基板表面領域はＰ型
である。つまり、Ｎ型不純物濃度が最も高い基板表面領
域でさえ、その導電型がＰ型に反転している。このた
め、基板表面領域のＮ型キャリア濃度が低下し、オン抵
抗が高くなる。
【００１０】特開平４−１０７８７７号公報によれば、
Ｐ型基板１０４へのイオン注入および拡散により延長ド
レイン領域１０３を形成する工程、延長ドレイン領域１
０３内にボロンイオンを注入した後、熱処理を行う工
程、および、基板表面を熱酸化する工程が実行される。
最後の熱酸化工程によって、Ｐ型埋込領域１０２と基板
表面との間からＰ型不純物が減少し、その部分の導電型
がＮ型化される。この熱酸化工程は、シリコン酸化膜と
シリコンとの間にある偏析係数の違いを利用し、それに
よってＰ型埋込領域１０２の上部におけるボロンイオン
をシリコン酸化膜１０５内に取り込む。この熱酸化工程
の結果、基板表面からＮ型化された薄い領域を挟んで離
れた位置にＰ型埋込領域１０２が存在することとなり、
Ｐ型埋込領域１０２は延長ドレイン領域１０３内に埋め
込まれた状態になる。Ｐ型埋込領域１０２の上部におけ
るボロン濃度を低下させ、その領域の導電型をＮ型に反
転させるには、ある程度の厚さ（例えば１μｍ）以上の
厚い熱酸化膜を形成する必要がある。
【００１１】
【発明が解決しようとする課題】上記従来の製造方法に
よれば、Ｐ型埋込領域１０２を基板表面から深い位置に
形成することと、Ｐ型埋込領域１０２と基板表面との間
の領域のキャリア濃度を制御することとが、熱酸化膜１
０５の形成条件によって左右されることになる。その結
果、延長ドレイン領域１０３の表面部濃度は、熱酸化膜
１０５の形成工程におけるプロセスパラメータの変動
（例えば温度や酸素ガス流量などの変動）によって影響
される。より具体的には、熱酸化膜の形成速度や形成す
る熱酸化膜の最終的な厚さのばらつきに応じて延長ドレ
イン領域１０３の表面濃度は敏感であるため、延長ドレ
イン領域１０３の表面濃度を熱酸化工程で制御すること
は非常に難しい。
【００１２】図１１に示すように半導体基板表面におい
てＰ型キャリア濃度とＮ型キャリアの濃度の違いはわず
かであり、この濃度のバランスが製造要因で変動しやす
く、Ｐ型埋込領域１０２の形成において表面部のＰ型の
キャリア濃度の減少の度合いによりＰ型拡散層表面が完
全にＮ型に反転しない場合が発生したり、Ｎ型に反転し
ても表面部濃度が毎回大きく異なるといった状態とな
る。このことは、ゲート領域からドレイン電極間の延長
ドレイン領域内を通過する電流によるオン抵抗ならびに
特性のばらつきを大きくさせる（例えば単位面積当たり
１．２〜２．０Ω）要因となる。
【００１３】このばらつきを低減するため、例えば、図
１２（ａ）に示すように、Ｐ型基板２７内に延長ドレイ
ン領域２６を形成した後、１〜２ＭｅＶの高エネルギー
にてボロンイオンを基板２７に注入するという方法が考
えられる。この方法によれば、３〜４μｍ程度の厚膜レ
ジスト２４をＰ型基板２７表面に塗布した後、リソグラ
フィ工程によって厚膜レジスト２４を露光・現像し、厚
膜レジスト２４内に開口部を形成する。この後、厚膜レ
ジスト２４の開口部を介して高エネルギーでボロンイオ
ンを基板２７に注入する。ボロンイオンは延長ドレイン
領域２６の表面から１μｍ程度の内部に入り、図１２
（ｂ）に示されるように、Ｐ型埋込層２８が形成され
る。この方法によれば、延長ドレイン領域２６の表面濃
度の均一性は延長ドレイン領域２６そのもの形成状態に
依存することとなるため、前述の従来技術のようにＰ型
領域表面のボロンイオンを酸化膜１０５内に取り込んで
Ｎ型に反転させるという工程が不要となり、また、ＭＯ
ＳＦＥＴのオン抵抗ばらつきが改善されうる。
【００１４】しかし、このような高エネルギーイオン注
入法でＰ型埋込層領域２８を形成するためには、パター
ニングされたイオン注入マスク（レジスト、金属膜また
は絶縁膜等）が基板上に形成される。パターニングされ
たイオン注入マスクのエッジ側面は、イオン注入方向に
対して完全には平行とならない。そのため、高エネルギ
ー注入によって基板内に注入された不純物の分布は、イ
オン注入マスクのエッジ側面の下方において基板の表面
側にシフトする。イオン注入マスクの遮蔽効果を確保す
るには、注入エネルギーが高くなるほどレジストを厚く
する必要がある。通常、イオン注入装置内の真空度を保
つためには、事前に半導体基板を加熱することによっ
て、レジストに含まれる溶剤や水分を蒸発させなくては
ならない。レジストが厚い場合、通常より長時間または
高温の加熱を実施する必要がある。そのような加熱を行
うと、図１２（ｂ）に示すように、厚膜レジスト２４の
エッジは傾斜し、厚膜レジスト２４の断面形状は台形に
近くなりやすい。厚膜レジスト２４の変形は、厚膜レジ
スト２４のうち基板２７に密着している部分よりも、そ
れ以外の部分が収縮するために生じるからである。この
ような変形レジスト２４を用いてイオン注入を行うと、
厚膜レジスト２４のエッジにおける薄い部分は不十分な
マスク効果しか奏せず、図１２（ｂ）に示すように、不
純物イオンがレジスト２４を突き抜けて基板の表面部に
近い領域に注入されることになる。その結果、埋込領域
２８の外周縁部分は基板表面に向かって上方向に突出
し、基板表面に達するようなＰ型領域を形成してしま
う。基板表面に達するＰ型領域は、ゲート領域とドレイ
ン電極との間においてドレイン電流経路を横切るように
形成されるため、オン抵抗を増大させる。
【００１５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、、ドレイン−ソース
間の降伏電圧を高くしながら、オン抵抗が低減された半
導体装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明による半導体装置
によれば、第１導電型の半導体層と、前記半導体層内に
形成された第２導電型のソース領域と、前記半導体層内
に形成された第２導電型のドレイン領域と、前記ソース
領域と前記ドレイン領域との間に設けられたチャネル領
域と、前記チャネル領域の上に形成されたゲート電極と
を備えた半導体装置であって、少なくとも一部が前記ド
レイン領域内に含まれる第１導電型の埋込領域を更に備
え、前記埋込領域は複数の部分に分かれており、前記複
数の部分のうち隣接する部分の間にはドレイン電流を流
すための第２導電型ギャップ領域が存在している。この
第２導電型ギャップ部分が存在することによって、ドレ
イン電流に対するドレイン領域の抵抗が低減されるの
で、オン抵抗の増大が抑制される。このようなギャップ
部分を持つ半導体装置に対しても前述の高濃度領域を設
けても良い。
【００１７】前記高濃度領域の一部はドレイン電極に接
触していることが好ましい。
【００１８】前記ドレイン領域に電気的に接続されたド
レインコンタクト領域を更に備えており、前記ドレイン
領域は前記ドレインコンタクト領域を介してドレイン電
極に接続されている構成であっても良い。
【００１９】前記ドレイン領域の周辺に形成された第１
導電型不純物拡散領域を更に備え、前記埋込領域は、前
記第１導電型不純物拡散領域に接続されていることが好
ましい。
【００２０】前記第１導電型不純物拡散領域内の第１導
電型不純物濃度は、前記半導体層内の第１導電型不純物
濃度よりも高いことが好ましい。
【００２１】前記第１導電型不純物拡散領域は、チャネ
ルストップとして機能するものであってもよい。
【００２２】前記高濃度領域は、前記ドレイン領域の延
長方向に沿って、前記埋込領域の外周端部のうちの第１
の部分の上方から第２の部分の上方へ延長する部分を含
んでおり、前記埋込領域の外周端部の前記第１の部分
は、前記第２の部分よりも、前記ドレインコンタクト領
域に近い構成であっても良い。
【００２３】前記高濃度領域は、前記埋込領域の外周端
部を覆うように形成されていることが好ましい。
【００２４】前記高濃度領域は、前記埋込領域の外周端
部のうち、前記ドレイン領域の延長方向に延びる部分の
少なくとも一部を覆うように形成されているようにして
もよい。
【００２５】前記高濃度領域は、前記埋込領域を実質的
に覆うように形成されていることが好ましい。
【００２６】前記高濃度領域は、前記埋込領域に接触し
ていてもよい。
【００２７】前記高濃度領域の厚さは、０．５μｍ以上
であることが好ましい。
【００２８】前記高濃度領域は、１×１０17ｃｍ-3以上
の第２導電型不純物濃度を有する部分を含んでいること
が好ましい。
【００２９】動作時において、前記埋込領域と前記ドレ
イン領域との間に逆バイアスを印加する手段を備えてい
ることが好ましい。
【００３０】前記ソース領域、チャネル領域およびドレ
イン領域を含む活性領域が素子分離領域に囲まれてお
り、前記素子分離領域内には第１導電型不純物拡散領域
が形成され、前記第１導電型不純物拡散領域の少なくと
も一部は前記前記埋込領域と電気的に接触していること
が好ましい。
【００３１】前記高濃度領域は、前記ドレイン領域の外
周端部のうち前記チャネル領域に隣接している部分から
距離をおいて形成されていることが好ましい。
【００３２】前記距離は前記高濃度領域の厚さ以上であ
ることが好ましい。
【００３３】前記高濃度領域の下面と前記埋込領域の上
面とが接触していてもよい。
【００３４】好ましい実施形態では、前記半導体層が単
結晶半導体基板から構成されている。
【００３５】本発明による半導体装置の製造方法は、第
１導電型の半導体層と、前記半導体層内に形成された第
２導電型のソース領域と、前記半導体層内に形成された
第２導電型のドレイン領域と、前記ソース領域と前記ド
レイン領域との間に設けられたチャネル領域と、前記チ
ャネル領域の上に形成されたゲート電極と、少なくとも
一部分が前記ドレイン領域内に含まれる第１導電型の埋
込領域とを備えている半導体装置の製造方法であって、
前記ドレイン領域のための第２導電型不純物を前記半導
体層にドープする工程と、前記埋込領域のための第１導
電型不純物を前記半導体層にドープし、複数の部分に分
割された前記埋込領域を形成する工程とを包含する。
【００３６】前記埋込領域のためのドーピングは、高エ
ネルギーイオン注入法によって行うことが好ましい。
【００３７】
【発明の実施の形態】図１（ａ）および（ｂ）を参照し
ながら、本発明による半導体装置の実施形態を説明す
る。図１（ａ）は本半導体装置の断面構造を示し、図１
（ｂ）は本半導体装置における幾つかの要素の平面レイ
アウトを示している。
【００３８】この半導体装置は、Ｐ型不純物濃度が約１
×１０14〜３×１０14ｃｍ-3程度に設定されたＰ型単結
晶シリコン基板４に形成された横型ＭＯＳＦＥＴ構造を
有している。より詳細には、この半導体装置は、Ｐ型シ
リコン基板４内に形成されたＮ型ソース領域７およびＮ
型延長ドレイン領域（「ドレイン領域」と呼んでも良
い）３と、Ｎ型延長ドレイン領域３に実質的に取り囲ま
れたＰ型埋込領域２とを具備している。本実施形態のＮ
型ソース領域７は、Ｐ型単結晶シリコン基板４の表面に
形成されたＰ型基板コンタクト領域８に隣接する位置に
設けられている。Ｎ型ソース領域７およびＰ型基板コン
タクト領域８は、ともに、ソース電極１１に接触してい
る。なお、図１（ｂ）では、Ｐ型埋込領域２がＮ型延長
ドレイン領域３から外側に延び、Ｐ型基板４と電気的に
接続されていることが示されている。Ｐ型埋込領域２と
Ｐ型基板４との間の電気的導通形態は、図１（ｂ）に示
すレイアウトでＰ型埋込領域２を形成する場合に限定さ
れない。Ｐ型埋込領域２の一部がＮ型延長ドレイン領域
３から外側（基板内）に延びていればよい。ただし、Ｐ
型埋込領域２はチャネル領域の存在する側に突出するこ
とは好ましくない。
【００３９】本実施形態では、Ｎ型延長ドレイン領域３
中のＮ型不純物の表面濃度を約１×１０16〜１×１０17
ｃｍ-3程度に設定している。Ｎ型延長ドレイン領域３の
厚さは約６〜７μｍ程度である。Ｐ型埋込領域２は、シ
リコン基板４の表面からの深さが約１〜約１．５μｍの
位置に形成されている。Ｐ型埋込領域２の厚さは、約
０．８〜１．２μｍ程度である。
【００４０】この半導体装置の特徴部は、更に、Ｐ型シ
リコン基板４の表面とＰ型埋込領域２との間に設けられ
たＮ型高濃度領域（厚さ：約０．５〜１μｍ）１を備え
ている点にある。Ｎ型高濃度領域１はＰ型埋込領域２上
に位置しているが、図１（ａ）に示すように、Ｐ型埋込
領域２から離れていても良いし、Ｐ型埋込領域２に接触
していても良い。本実施形態では、Ｎ型高濃度領域１の
シート抵抗を例えば０．８から１．０Ω／□とするた
め、Ｎ型不純物の表面濃度が１×１０17から１×１０18
ｃｍ-3程度の範囲内となるようにドーピングレベルを設
定している。なお、Ｎ型高濃度領域１におけるＮ型不純
物の表面濃度は、ＭＯＳＦＥＴとしての動作に必要とさ
れる「オン抵抗」に応じて適宜決定される。オン抵抗を
低減するには、Ｎ型高濃度領域１におけるＮ型不純物の
表面濃度を高くし、Ｎ型高濃度領域１の厚く形成するこ
とが好ましい。
【００４１】ソース領域７と延長ドレイン領域３との間
はチャネル領域として機能する。ソース領域７および基
板コンタクト領域８は、Ｐ型不純物が低濃度に拡散され
たアンチパンチスルー領域９中に形成されている。Ｐ型
シリコン基板４のチャネル領域の上には、ゲート絶縁膜
を介してゲート電極６が設けられている。絶縁膜（厚
さ：１〜２μｍ程度）５がゲート電極６を覆うように半
導体基板４上に形成されている。
【００４２】図１（ａ）および（ｂ）に示す装置のＮ型
高濃度領域１は、延長ドレイン領域３の延長方向に沿っ
て、埋込領域２の一端上方から他端上方まで延びてい
る。言いかえると、Ｎ型高濃度領域１は、図１（ａ）に
おける埋込領域２の右端部および左端部を越えて両外側
に広がっている。本実施形態では、Ｎ型高濃度領域１の
一部がドレイン電極１０に直接的に接触しているため、
ドレインコンタクト領域は特別に形成されていない。こ
のような場合でも、Ｎ型高濃度領域１が通常のドレイン
コンタクト領域の不純物濃度と同程度の不純物濃度を有
していれば、充分に低いコンタクト抵抗が得られる。
【００４３】ＭＯＳＦＥＴが導通状態（オン状態）にあ
るときに形成される電流経路は、図１（ａ）中の破線矢
印および図１（ｂ）中の実線矢印で示されるように、Ｎ
型高濃度領域１および延長ドレイン領域３を通って、ソ
ース領域７に向かう。
【００４４】図２は、図１のＹ−Ｙ’線に沿った深さ方
向不純物濃度プロファイルを示している。図２から、基
板４の表面と埋込領域２との間に形成した高濃度領域１
におけるＮ型不純物濃度が、従来の延長ドレイン領域に
おけるＮ型不純物濃度（図１１参照）よりも高いことが
わかる。Ｎ型高濃度領域１の存在により、ＭＯＳＦＥＴ
のオン抵抗が低減される。延長ドレイン領域３が形成さ
れている部分の表面におけるＮ型不純物濃度は、その表
面におけるＰ型不純物濃度に比べて十分に高いため、製
造プロセスパラメータの変動に起因してトランジスタの
オン抵抗が増加したり、大きくばらつくことは生じにく
い。
【００４５】Ｎ型延長ドレイン領域３の内部にＰ型埋込
領域を形成する際、埋込領域と半導体表面との間にはＮ
型不純物とＰ型不純物の両方が存在する。図１０に示す
従来の半導体装置の場合、Ｎ型延長ドレイン領域３の上
面領域に反転層が形成されるなどして、ドレイン電流経
路が分断されるおそれがあるが、本実施形態の装置の場
合、特別に設けられたＮ型高濃度層によって抵抗を従来
よりも大きく軽減できる。
【００４６】次に、図３（ａ）〜（ｆ）および図４
（ａ）および（ｂ）を参照しながら、本発明による半導
体装置の製造方法の実施形態を説明する。図３（ａ）〜
（ｃ）および図４（ａ）は、製造工程の主要段階におけ
る装置の断面を示している。図３（ｄ）〜（ｆ）および
図４（ｂ）は、それぞれ、図３（ａ）〜（ｃ）および図
４（ａ）に示される各工程段階での装置の平面レイアウ
ト図である。
【００４７】まず、図３（ａ）および図３（ｄ）に示す
ように、Ｐ型半導体基板４内にＮ型延長ドレイン領域３
を形成する。延長ドレイン領域３は通常の熱拡散法によ
って形成され得る。半導体基板１の表面は絶縁膜５’に
よって覆われている。
【００４８】次に、図３（ｂ）および図３（ｅ）に示す
ように、高エネルギーイオン注入法を用いて、Ｐ型埋込
領域２をＰ型半導体基板４内に形成する。Ｐ型埋込領域
２の大部分は延長ドレイン領域３に覆われているが、Ｐ
型埋込領域２の一端部は延長ドレイン領域３から外側の
領域に広がり、Ｐ型半導体基板４と電気的に接触してい
る。図１（ａ）および図１（ｂ）に示している配置と異
なり、この実施形態のＰ型埋込領域２は、その一端が、
ドレイン領域での電流の流れる方向とは反対の方向に突
出する形状を有している。
【００４９】次に、図３（ｃ）および図３（ｆ）に示す
ように、レジストマスク１２でＰ型半導体基板４の表面
を部分的に覆った後、イオン注入法を用いてＮ型高濃度
領域１のための不純物イオンをＰ型半導体基板４に注入
し、高濃度領域１を形成する。本実施形態のように、高
濃度領域１を不純物ドーピングによって形成すれば、高
濃度領域１の不純物濃度および厚さを高い自由度で設計
できる。図１０の半導体装置では、図１１のグラフに示
されるように、半導体表面と埋込領域との間のＮ型層の
厚さは０．５μｍより小さい。図１０の装置を製造する
従来の方法によれば、このＮ型層の厚さを０．５μｍ以
上にすることは困難である。そのため、延長ドレイン領
域の表面部分の抵抗が充分に低減できない。これに対
し、本実施形態の方法によれば、表面部分の抵抗低減を
容易に達成できる。
【００５０】次に、図４（ａ）および図４（ｂ）に示す
ように、レジストマスク１３でＰ型半導体基板４の表面
を部分的に覆った後、イオン注入法を用いてドーズ量１
×１０15ｃｍ-2のＰ型不純物イオンを１００ｋｅＶの加
速エネルギーでＰ型半導体基板４に注入し、チャネルス
トップ領域（アンチパンチスルー領域を含む）１４を形
成する。Ｐ型埋込領域２の一端部は、チャネルストップ
領域１４に接続される。耐圧を高くするためにＰ型埋込
領域２の不純物濃度は比較的に低く設定されているの
で、Ｐ型埋込領域２とＰ型基板４との間の接触抵抗は比
較的に高くなる。そのため、チャネルストップ領域１４
の不純物濃度を比較的に高めに設定し、Ｐ型埋込領域２
とチャネルストップ領域１４との間の接触抵抗を低減し
ている。この結果、動作時においては、基板電位がチャ
ネルストップ領域１４を介してＰ型埋込領域２に効率良
く供給されることになる。電気的接続抵抗を低減すると
いう観点から、チャネルストップ領域１４のＰ型不純物
濃度はＰ型埋込領域２のＰ型不純物濃度よりも高いこと
が好ましい。
【００５１】チャネルストップ領域１４を形成した後、
公知の半導体製造方法を用いて、図５に示す半導体装置
を製造する。図５の装置は、素子分離のためにＬＯＣＯ
Ｓ１５を有している。図５では、ＬＯＣＯＳ１５がチャ
ネルストップ領域１４内に形成されているように記載さ
れている。ＬＯＣＯＳ１５は、延長ドレイン領域３を覆
うように形成されていても良いし、覆わないように形成
されていても良い。チャネルストップ領域１４のうち、
ＬＯＣＯＳ１５が形成されなかった領域には、ソース領
域７、チャネル領域および基板コンタクト領域が形成さ
れる。ただし、本実施形態の場合、Ｎ型高濃度層の一部
が基板コンタクト領域として機能する。また、チャネル
ストップ領域１４のうちソース領域７を囲む部分は、ア
ンチパンチスルー領域（図１（ａ）の参照符号「９」で
示されている部分）として機能する。ゲート電極６は、
ゲート絶縁膜５ａ上に形成され、層間絶縁膜５ｂによっ
て覆われている。層間絶縁膜５ｂの上には、ドレイン電
極１０およびソース電極１１が形成される。
【００５２】図６（ａ）〜（ｄ）は、本発明による半導
体装置の主要要素の平面レイアウトの幾つかを示してい
る。図では、Ｎ型高濃度領域１、Ｐ型埋込領域２、延長
ドレイン領域３、およびゲート電極６の配置関係が示さ
れている。なお、図中の矢印は電流経路を示す。埋込領
域２が形成されている領域での延長ドレイン領域３の厚
さは、埋込領域２の上側に位置する部分の厚さと、埋込
領域２の下側に位置する部分の厚さとを合計したもので
ある（図１（ａ）参照）。従って、延長ドレイン領域３
の厚さは、埋込領域２が形成されていない領域では相対
的に厚く、埋込領域２が形成されている領域では相対的
に薄くなっている。場所に応じて延長ドレイン領域３の
厚さが変化するため、延長ドレイン領域３のシート抵抗
は場所に応じて変化する。電流は、シート抵抗の低い部
分を多く流れようとするため、電流はＮ型高濃度領域１
を優先的に流れようとする。図６（ａ）〜（ｄ）中の矢
印は電流経路を示す。
【００５３】図６（ａ）に示す例の場合、Ｎ型高濃度領
域１は、延長ドレイン領域３のＰ型埋込領域２が設けら
れていない部分から、埋込領域２の一部の上を跨いで、
延長ドレイン領域３のＰ型埋込領域２が設けられていな
い他の部分にまで延びている。言いかえると、Ｎ型高濃
度領域１は、延長ドレイン領域３のシート抵抗が埋込領
域の存在によって増加した部分を貫いて、延長ドレイン
領域３のシート抵抗の低い部分同士を相互接続してい
る。その結果、Ｐ型埋込領域２を形成するためにドープ
されたＰ型キャリアによって、基板表面とＰ型埋込領域
２との間におけるＮ型キャリア濃度が低下していても、
Ｎ型高濃度領域１が低抵抗の電流経路を提供するため、
オン抵抗の増加を低減することができる。
【００５４】図６（ｂ）および（ｃ）に示すＮ型高濃度
領域１の配置例は、オン抵抗を更に低減することのでき
る。図６（ｂ）の例では、Ｎ型高濃度領域１は延長ドレ
イン領域の延長方向に沿って、ドレインコンタクト領域
からゲート電極に向かって延びている。ここで、ドレイ
ンコンタクト領域とは、延長ドレイン領域３とドレイン
電極１０（図５を参照）とが接触する領域であり、Ｎ型
高濃度層１とは別にＮ型高濃度不純物拡散領域を設け、
そのＮ型高濃度不純物拡散領域にドレインコンタクト領
域として機能させてもよい。電流（ドレイン領域）は、
ドレインコンタクト領域からチャネル領域に向かってス
ムーズに流れ、オン抵抗がより低下する。図６（ｃ）の
例では、埋込領域２と電流経路とが交差する部分を覆う
ようにＮ型高濃度層１が形成されている。この結果、図
７（ｂ）のＰ型領域８０が電流経路と交差することがな
くなる。図６（ｄ）の例では、Ｎ型高濃度領域１がＰ型
埋込領域２を完全に覆っている。このようにすることに
よって、オン抵抗はより低下する。なお、図１（ａ）
は、図６（ｄ）の断面を示している。
【００５５】Ｎ型高濃度領域１は、Ｐ型埋込領域２と基
板表面との間において、その一部に形成されていてもオ
ン抵抗を低減することに寄与するが、広い範囲に形成さ
れるほうがオン抵抗を低減する効果が増加することは言
うまでもない。従って、図６（ａ）〜（ｃ）のレイアウ
トよりも、図６（ｄ）のレイアウトの方がオン抵抗低減
に適している。
【００５６】次に、図７（ａ）および（ｂ）ならびに図
８（ａ）〜（ｃ）を参照し、高エネルギーイオン注入法
によってＰ型埋込領域２を形成する場合の製造方法の主
要工程を詳細に説明する。
【００５７】まず、図７（ａ）に示すように、Ｐ型シリ
コン基板４の特定領域にＮ型不純物をドープし、それに
よってＮ型延長ドレイン領域３をシリコン基板４内に形
成する。次に、シリコン基板４の表面に酸化膜５’を形
成した後、リソグラフィ技術を用いて、厚膜レジスト
（厚さ：３〜５μｍ）１６ａでシリコン基板４の表面を
覆う。この厚膜レジスト１６ａは、埋込領域の形状と位
置を規定する開口部を有している。この開口部を介し
て、注入ドーズが１〜３×１０13ｃｍ-2程度のボロンイ
オンを１〜２ＭｅＶの高エネルギーにてシリコン基板４
に注入する。高エネルギーイオン注入を行うことによ
り、ボロンイオンは延長ドレイン領域３の表面から１μ
ｍ程度の内部に注入される。その後、ボロンイオンを活
性化するために約９００〜１０００℃での熱処理を行
い、Ｐ型埋込領域２を形成する。
【００５８】高エネルギーイオン注入のためレジストを
厚くした場合、イオン注入の際に装置の真空度を保つ目
的で、事前にレジスト内に含まれる溶剤や水分を加熱し
て蒸発させる。この加熱はレジストの形状を悪くするた
め、イオン注入工程で、不純物イオンがレジストの一部
を突き抜ける。その結果、図７（ｂ）の点線で示す部分
に、Ｐ型領域８０が形成される。Ｐ型領域８０が電流経
路と交差するように残存すると、オン抵抗低減に悪影響
が及ぶことになる。
【００５９】次に、図８（ａ）に示すように、レジスト
（膜厚：１〜２μｍ程度）１２で基板表面を覆った後、
延長ドレイン領域３の表面にＮ型不純物（例えば、リン
またはヒ素）のイオンを注入し、Ｐ型領域８０を含む領
域をＮ型化すれば、Ｐ型領域８０は消滅する。注入ドー
ズ量は、１×１０13ｃｍ-2以上に設定し、注入エネルギ
ーは３０〜８０ｋｅＶ程度にすることが好ましい。ＭＯ
ＳＦＥＴのオン抵抗をより低下させる必要がある場合に
は、より高いドーズのＮ型不純物を延長ドレイン領域３
の表面の広い範囲に注入し、Ｎ型キャリア濃度を全体的
に高くすればよい。図８（ｂ）は、Ｐ型埋込領域２を覆
うようにＮ型高濃度領域１が形成された状態を示す。
【００６０】図８（ｃ）には、Ｎ型高濃度領域１を相対
的に厚く形成することによって、Ｎ型高濃度領域１の下
面とＰ型埋込領域２の上面とが接触している。言いかえ
ると、Ｎ型高濃度領域１とＰ型埋込領域２との間に不純
物濃度の低い領域が介在しない構成が示されている。
【００６１】Ｎ型高濃度領域１の形成方法は、イオン注
入に限定されない。液体・固体等の不純物源（ドーパン
トソース）を基板表面に塗布したり、蒸着するなどすれ
ば、Ｎ型高濃度領域１の形成を簡単に行うことができ
る。例えば、ＰＯＣｌ3を不純物源とする拡散を行って
も良い。
【００６２】なお、Ｎ型高濃度領域１は、延長ドレイン
領域３の外周端部のうちチャネル領域に隣接している部
分から距離をおいて形成される。空乏層を利用した耐圧
向上の観点から、距離Ｌｗは、Ｎ型高濃度領域１の厚さ
Ｔｗ以上であること（Ｌｗ≧Ｔｗ）が好ましい。
【００６３】次に、図９（ａ）〜（ｃ）を参照しなが
ら、本発明による半導体装置の製造方法の他の実施形態
を説明する。本実施形態では、高エネルギーイオン注入
法を用いずに、Ｐ型埋込領域２を形成する。この実施形
態によれば、高エネルギー注入の際のレジスト形状の悪
化による影響は現れず、複雑な工程を必要としない。
【００６４】まず、公知の製造方法を用いた工程を実行
して、延長ドレイン領域３をシリコン基板４内に形成す
る。その後、図９（ａ）に示すように、レジスト１６ｂ
で基板４の表面を覆った後、注入ドーズ量１〜３×１０
13ｃｍ-2程度のボロンイオンを加速エネルギー３０〜８
０ｋｅＶで注入する。この程度の加速エネルギーであれ
ば、レジスト１６ｂの厚さが１〜１．５μｍでも充分に
イオン注入を遮蔽することができる。ボロンイオンの注
入加速エネルギーが低いため、注入ボロンの深さ方向プ
ロファイルのピークは基板表面に近く、ボロン注入を受
けた基板表面はＰ型に反転する。
【００６５】次に、図９（ｂ）に示すように、レジスト
（膜厚：１〜２μｍ程度）１２で基板４の表面を覆った
後、注入ドーズ量が１×１０13ｃｍ-2以上のＮ型不純物
（リンまたはヒ素）のイオンを加速エネルギー３０〜５
０ｋｅＶ程度で基板４に注入する。ＭＯＳＦＥＴのオン
抵抗を大きく低下させる必要がある場合には、前述のよ
うに、基板表面のＮ型キャリア濃度を更に全体的に高く
すればよい。ＭＯＳＦＥＴのオン抵抗を効果的に低減す
るには、図９（ｂ）に示すようにＰ型埋込領域２を完全
に覆う広い範囲にＮ型不純物イオンを注入することが望
ましい。図９（ｃ）は、Ｎ型高濃度領域１が形成される
ことにより、Ｐ型埋込領域２が埋め込まれた状態を示
す。
【００６６】前述の実施形態と同様に、表面部のＮ型高
濃度領域を形成する方法はイオン注入法に限定されな
い。液体・固体等の不純物源の塗布・蒸着等によっても
容易に高濃度領域を形成できる。
【００６７】上記実施形態では、半導体基板内に延長ド
レイン領域等の不純物拡散領域を形成したが、本発明は
これに限定されない。例えば、半導体基板上にエピタキ
シャル成長した半導体層内に各種の不純物拡散層を設け
ても良い。また、絶縁性基板上に堆積した半導体層内に
各種の不純物拡散層を設けても良い。
【００６８】なお、延長ドレイン領域のための第２導電
型不純物を半導体層にドープする工程と、埋込領域のた
めの第１導電型不純物を半導体層にドープする工程と、
第２導電型不純物を半導体層にドープし、それによって
第２導電型高濃度領域を、少なくとも半導体層の表面と
埋込領域との間に形成する工程とは、それらの順序を入
れ変えて実施しても良い。
【００６９】上記の半導体装置においては、Ｐ型埋込領
域２を連続した一つ層から形成しているが、以下におい
ては、Ｐ型埋込領域２の構成に改良を加えた半導体装置
を説明する。
【００７０】図１３（ａ）は、この改良に係る半導体装
置のチャネル長方向に沿った断面図であり、図１（ａ）
に対応する。図１３（ｂ）は、この半導体装置の平面レ
イアウト図であり、図１（ｂ）に対応する。図１３
（ｃ）は、チャネル長方向に垂直な面で切り取った断面
図である。
【００７１】この改良例の半導体装置が図１（ａ）およ
び（ｂ）に示す半導体装置と異なる点は、主にＰ型埋込
領域２の構成にある。従って、Ｐ型埋込領域２の構成以
外の点については説明を省略する。
【００７２】図１３（ｂ）に示すように、Ｐ型埋込領域
２は複数の部分２aおよび２bに分かれており、平面レイ
アウト上、Ｎ型延長ドレイン領域３とＰ型埋込領域２と
がオーバーラップしていない領域がＮ型延長ドレイン領
域３内において一つに連結している。その結果、Ｎ型延
長ドレイン領域３のチャネル側エッジおよびドレイン電
極１０の両方を横切るように仮想的な面（仮想面）を基
板４の主面に対して垂直に形成したとき、図１（ａ）お
よび（ｂ）に示す半導体装置では、上記仮想面が必ずＰ
型埋込領域２を横切ることになる。これに対して、図１
３（ａ）〜（ｃ）に示す半導体装置によれば、上記仮想
面がＰ型埋込領域２の部分２aと部分２bとの間を横切る
ことが可能である。
【００７３】図１３（ａ）〜（ｃ）の半導体装置におい
て、Ｐ型埋込領域２の部分２a と部分２b との間の領域
（以下、「ギャップ領域（Ｇ）」と称することにす
る。）は、そこにＰ型埋込領域が存在していないため、
Ｎ型延長ドレイン領域３の他の領域に比較してシート抵
抗が低く、ドレイン電流を流しやすい。
【００７４】耐圧を向上させるというＰ型埋込領域２の
機能を維持しながら、しかも、ドレイン電流に対するＮ
型延長ドレイン領域３の抵抗を低減するには、図１３
（ｂ）および（ｃ）に示すように、Ｐ型埋込領域２を複
数の部分に分割し、ドレイン電流を妨げないギャップ領
域Ｇを形成することが効果的である。このようなギャッ
プ領域Ｇを設けると、例えば図１（ａ）および（ｂ）に
示すＮ型高濃度領域１を設けない場合であっても、オン
電流を増加させることが可能である。
【００７５】図１４（ａ）は、本発明による半導体装置
の他の実施形態の平面レイアウトを示している。図１４
（ａ）の半導体装置では、Ｐ型埋込領域２は、４個の部
分２c、２d、２e、および２fに分かれ、隣接する部分の
間に合計３個のギャップ領域が形成されている。その結
果、ドレイン電流はギャップ領域を優先的に流れること
になり、ドレイン電流に対するＮ型延長ドレイン領域３
の抵抗がいっそう低減される。
【００７６】図１４（ｂ）は、本発明による半導体装置
の更に他の実施形態の平面レイアウトを示している。図
１４（ｂ）の半導体装置では、Ｐ型埋込領域２は、１５
個の部分２g〜２uに分かれ、隣接する部分の間に多数の
ギャップ領域が形成されている。
【００７７】このようにＰ型埋込領域２の分割の態様に
は種々のパターンがあるが、Ｎ型延長ドレイン領域３内
においてＰ型埋込領域２が存在してない領域がドレイン
電流の経路を形成するようにＰ型埋込領域２は分割され
る必要がある。
【００７８】なお、分割されたＰ型埋込領域２の形成
は、形成すべきＰ型埋込領域２の平面レイアウトを規定
するレジストマスクを公知のリソグラフィ技術を用いて
形成した後、Ｐ型埋込領域２のためのＰ型不純物イオン
を基板４中に注入することによって行える。
【００７９】ギャップ領域Ｇの幅は、例えば約１〜約５
μｍに設定される。ギャップ領域Ｇの幅は、上記レジス
トマスクのパターンサイズと、不純物イオン注入後に行
う熱処理条件とに依存する。この熱処理が高温で長時間
行われると、不純物の横方向拡散が顕著になるため、ギ
ャップ領域Ｇの幅の減少する。従って、製造プロセスの
最終的な段階でギャップ領域Ｇの幅がゼロではなく有限
の値を持つように製造条件を設定する必要がある。
【００８０】図１４（ａ）の装置のチャネル長方向に垂
直な断面を図１５（ａ）に示す。図１５（ａ）からわか
るように、この例では、半導体基板４の表面とＰ型埋込
領域２との間にＮ型高濃度領域１を設けていないが、Ｐ
型埋込領域２が存在してない領域（ギャップ領域）をド
レイン電流が優先的に流れるため、オン抵抗は低下す
る。しかし、オン抵抗を更に低くするには、半導体基板
４の表面とＰ型埋込領域２との間にＮ型高濃度領域１を
設けることが好ましい。
【００８１】図１５（ｂ）の構成では、図１（ａ）およ
び（ｂ）に示すようなＮ型高濃度領域１をＰ型埋込領域
２の上に形成している。これに対して、図１５（ｃ）の
構成では、複数の部分に分割したＰ型埋込領域２と半導
体基板４の表面との間に、Ｐ型埋込領域２のパターンと
同様のパターンを持つように複数部分に分割したＮ型高
濃度領域１を形成している。このようなＮ型高濃度領域
１は、Ｐ型埋込領域２を形成するためのレジストマスク
を使って形成することが効率的である。
【００８２】なお、Ｎ型高濃度領域１は、Ｐ型埋込領域
２の上面と接触するように形成しても良い。
【００８３】このように、Ｐ型埋込領域２を複数部分に
分割する一方でＮ型高濃度領域１をドレイン領域の表面
に設けると、オン抵抗低減の効果はいっそう向上するの
で好ましい。
【００８４】
【発明の効果】本発明の半導体装置によれば、少なくと
も一部分が延長ドレイン領域内に含まれる埋込領域が複
数の部分に分割されているため、埋込領域の存在による
耐圧向上を維持しながら、半導体装置のオン抵抗を低減
することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明による半導体装置の実施形態の
断面図であり、（ｂ）はその平面レイアウト図である。
【図２】図１のＹ−Ｙ’線に沿った深さ方向不純物濃度
プロファイルを示すグラフである。
【図３】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の主要工程段階における半導体装置の断面を
示し、（ｄ）から（ｆ）は、（ａ）〜（ｃ）の各工程段
階での半導体装置の平面レイアウト図である。
【図４】（ａ）は、本発明による半導体装置の製造方法
のある工程段階における半導体装置の断面を示し、
（ｂ）のその工程段階での半導体装置の平面レイアウト
図である。
【図５】本発明による半導体装置の製造方法によって製
造された半導体装置の断面図である。
【図６】（ａ）から（ｄ）は本発明による半導体装置の
主要要素のレイアウト例を示す平面図である。
【図７】（ａ）および（ｂ）は、本発明による半導体装
置の製造方法に関しており、高エネルギーイオン注入法
によってＰ型埋込領域を形成する場合の製造方法の主要
工程を示す工程断面図である。
【図８】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法に関しており、高エネルギーイオン注入法に
よってＰ型埋込領域を形成する場合の製造方法の主要工
程を示す工程断面図である。
【図９】（ａ）から（ｃ）は、本発明による半導体装置
の他の製造方法に関しており、高エネルギーイオン注入
法によらずにＰ型埋込領域を形成する場合の製造方法の
主要工程を示す工程断面図である。
【図１０】延長ドレイン領域内に埋込領域を有する従来
の半導体装置の断面図である。
【図１１】図１０のＸ−Ｘ’線に沿った深さ方向不純物
濃度プロファイルを示すグラフである。
【図１２】（ａ）および（ｂ）は、高エネルギーイオン
注入法によってＰ型埋込領域を形成する工程を示す工程
断面図である。
【図１３】（ａ）は、この改良に係る半導体装置のチャ
ネル長方向に沿った断面図であり、（ｂ）は、この半導
体装置の平面レイアウト図であり、（ｃ）は、チャネル
長方向に垂直な面で切り取った断面図である。
【図１４】（ａ）は、本発明による半導体装置の他の実
施形態の平面レイアウト図であり、（ｂ）は、本発明に
よる半導体装置の更に他の実施形態の平面レイアウト図
である。
【図１５】（ａ）は、図１４（ａ）の装置のチャネル長
方向に垂直な断面図であり、（ｂ）は、図１５（ａ）の
装置にＮ型高濃度領域１を設けた場合の断面図であり、
（ｃ）は、図１５（ａ）の装置の複数の部分に分割した
Ｐ型埋込領域２と半導体基板４の表面との間にＰ型埋込
領域２のパターンと同様のパターンを持つように複数部
分に分割したＮ型高濃度領域１を設けた場合の断面図で
ある。
【符号の説明】 １ Ｎ型高濃度領域 ２ Ｐ型埋込領域 ３ 延長ドレイン領域 ４ Ｐ型基板 ５ 酸化膜 ５’ 酸化膜 ６ ゲート電極 ７ ソース領域 ８ 基板コンタクト領域 ９ レジスト １０ ドレイン電極 １１ ソース電極 １２ レジスト １３ レジスト １４ チャネルストップ領域 １９ アンチパンチスルー領域 １６ａ 厚膜レジスト １６ｂ レジスト
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体層と、 前記半導体層内に形成された第２導電型のソース領域
    と、 前記半導体層内に形成された第２導電型のドレイン領域
    と、 前記ソース領域と前記ドレイン領域との間に設けられた
    チャネル領域と、 前記チャネル領域の上に形成されたゲート電極と、を備
    えた半導体装置であって、 少なくとも一部が前記ドレイン領域内に含まれる第１導
    電型の埋込領域を更に備え、 前記埋込領域は複数の部分に分かれており、前記複数の
    部分のうち隣接する部分の間にはドレイン電流を流すた
    めのギャップ領域が存在している半導体装置。
  2. 【請求項２】 前記埋込領域の前記複数の部分は、３個
    以上である請求項１に記載の半導体装置。
  3. 【請求項３】 少なくとも前記半導体層の表面と前記埋
    込領域との間に設けられ、前記ドレイン領域の第２導電
    型不純物濃度よりも高い第２導電型不純物濃度を有する
    高濃度領域を更に備えている請求項１に記載の半導体装
    置。
  4. 【請求項４】 前記高濃度領域の一部はドレイン電極に
    接触している請求項３に記載の半導体装置。
  5. 【請求項５】 前記ドレイン領域の周辺に形成された第
    １導電型不純物拡散領域を更に備え、 前記埋込領域は、前記第１導電型不純物拡散領域に接続
    されている請求項３に記載の半導体装置。
  6. 【請求項６】 前記第１導電型不純物拡散領域内の第１
    導電型不純物濃度は、前記半導体層内の第１導電型不純
    物濃度よりも高い請求項５に記載の半導体装置。
  7. 【請求項７】 前記高濃度領域は、前記ドレイン領域の
    延長方向に沿って、前記埋込領域の外周端部のうちの第
    １の部分の上方から第２の部分の上方へ延長する部分を
    含んでおり、前記埋込領域の外周端部の前記第１の部分
    は、前記第２の部分よりも、ドレインコンタクト領域に
    近い請求項３に記載の半導体装置。
  8. 【請求項８】 前記高濃度領域は、前記埋込領域の外周
    端部を覆うように形成されている請求項３に記載の半導
    体装置。
  9. 【請求項９】 前記高濃度領域は、前記埋込領域の外周
    端部のうち、前記ドレイン領域の延長方向に延びる部分
    の少なくとも一部を覆うように形成されている請求項３
    に記載の半導体装置。
  10. 【請求項１０】 前記高濃度領域は、前記埋込領域を実
    質的に覆うように形成されている請求項３に記載の半導
    体装置。
  11. 【請求項１１】 前記高濃度領域は、前記埋込領域に接
    触している請求項３に記載の半導体装置。
  12. 【請求項１２】 前記高濃度領域の厚さは、０．５μｍ
    以上である請求項３に記載の半導体装置。
  13. 【請求項１３】 前記高濃度領域は、１×１０17ｃｍ-3
    以上の第２導電型不純物濃度を有する部分を含んでいる
    請求項３に記載の半導体装置。
  14. 【請求項１４】 動作時において、前記埋込領域と前記
    ドレイン領域との間に逆バイアスを印加する手段を備え
    ている請求項５に記載の半導体装置。
  15. 【請求項１５】 前記ソース領域、チャネル領域および
    ドレイン領域を含む活性領域が素子分離領域に囲まれて
    おり、 前記素子分離領域内には第１導電型不純物拡散領域が形
    成され、前記第１導電型不純物拡散領域の少なくとも一
    部は前記前記埋込領域と電気的に接触している請求項３
    に記載の半導体装置。
  16. 【請求項１６】 前記高濃度領域は、前記ドレイン領域
    の前記外周端部のうち前記チャネル領域に隣接している
    部分から距離をおいて形成されている、請求項３に記載
    の半導体装置。
  17. 【請求項１７】 前記距離は前記高濃度領域の厚さ以上
    である請求項１６に記載の半導体装置。
  18. 【請求項１８】 前記高濃度領域の下面と前記埋込領域
    の上面とが接触している請求項１３に記載の半導体装
    置。
  19. 【請求項１９】 前記半導体層は、単結晶半導体基板か
    ら構成されている請求項１３に記載の半導体装置。
  20. 【請求項２０】 第１導電型の半導体層と、前記半導体
    層内に形成された第２導電型のソース領域と、前記半導
    体層内に形成された第２導電型のドレイン領域と、前記
    ソース領域と前記ドレイン領域との間に設けられたチャ
    ネル領域と、前記チャネル領域の上に形成されたゲート
    電極と、少なくとも一部分が前記ドレイン領域内に含ま
    れる第１導電型の埋込領域とを備えている半導体装置の
    製造方法であって、 前記ドレイン領域のための第２導電型不純物を前記半導
    体層にドープする工程と、 前記埋込領域のための第１導電型不純物を前記半導体層
    にドープし、複数の部分に分割された前記埋込領域を形
    成する工程とを包含する半導体装置の製造方法。
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