KR100606530B1 - 반도체 장치 - Google Patents

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야마니시유지
히라노류마
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Abstract

본 발명은 드레인-소스간의 항복전압을 높게 하면서 온 저항을 낮게 하기 위한 반도체 장치 및 그 제조방법에 관한 것으로, 연장 드레인 영역(3)의 내부에 복수로 분할된 P형 매립영역(2)을 형성한다. P형 매립영역(2)은 고에너지 붕소 이온 주입법 또는 열확산법으로 형성된다. N형 고농도 영역(1)은 이온주입법 또는 POCl3 확산법으로 연장 드레인 영역 표면의 일부 내지는 전체면에 인 또는 비소 등의 불순물을 도프함으로써 형성된다. MOSFET이 동작할 때 P형 매립영역(2)이 형성되어 있지 않은 영역(갭 영역)을 드레인 전류가 흐르기 때문에 온 저항이 감소된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1의 (a)는 본 발명에 의한 반도체 장치의 실시예의 단면도, (b)는 그 평면 레이아웃도
도 2는 도 1의 Y-Y'선에 따른 깊이방향 불순물 농도 프로파일을 도시한 그래프
도 3의 (a)∼(c)는 본 발명에 의한 반도체 장치 제조방법의 주요 공정단계에서의 반도체 장치의 단면도, (d)∼(f)는 (a)∼(c)의 각 공정단계에서의 반도체 장치의 평면 레이아웃도
도 4의 (a)는 본 발명에 의한 반도체 장치 제조방법의 어느 공정단계에서의 반도체 장치의 단면도, (b)는 그 공정단계에서의 반도체 장치의 평면 레이아웃도
도 5는 본 발명에 의한 반도체 장치의 제조방법에 의해 제조된 반도체 장치의 단면도
도 6의 (a)∼(d)는 본 발명에 의한 반도체 장치의 주요요소의 레이아웃 예를 도시한 평면도
도 7의 (a) 및 (b)는 본 발명에 의한 반도체 장치의 제조방법에 관한 것으로, 고에너지 이온 주입법에 의해 P형 매립영역을 형성하는 경우의 제조방법의 주 요공정을 도시한 공정 단면도
도 8의 (a)∼(c)는 본 발명에 의한 반도체 장치의 제조방법에 관한 것으로, 고에너지 이온 주입법에 의해 P형 매립영역을 형성하는 경우의 제조방법의 주요공정을 도시한 공정 단면도
도 9의 (a)∼(c)는 본 발명에 의한 반도체 장치의 다른 제조방법에 관한 것으로, 고에너지 이온 주입법에 의하지 않고 P형 매립영역을 형성하는 경우의 제조방법의 주요공정을 도시한 공정 단면도
도 10은 연장 드레인 영역 내에 매립영역을 갖는 종래의 반도체 장치의 단면도
도 11은 도 10의 X-X'선에 따른 깊이방향 불순물 농도 프로파일을 도시한 그래프
도 12의 (a) 및 (b)는 고에너지 이온 주입법에 의해 P형 매립영역을 형성하는 공정을 도시한 공정 단면도
도 13의 (a)는 이 개량에 관한 반도체 장치의 채널 길이방향에 따른 단면도, (b)는 이 반도체 장치의 평면 레이아웃도, (c)는 채널 길이방향에 수직인 면에서 자른 단면도
도 14의 (a)는 본 발명에 의한 반도체 장치의 다른 실시예의 평면 레이아웃도, (b)는 본 발명에 의한 반도체 장치의 또 다른 실시예의 평면 레이아웃도
도 15의 (a)는 도 14의 (a)의 장치의 채널 길이방향에 수직인 단면도, (b)는 도 15의 (a)의 장치에 N형 고농도 영역(1)을 설치한 경우의 단면도, (c)는 도 15의 (a)의 장치의 복수의 부분으로 분할한 P형 매립영역(2)과 반도체 기판(4)의 표면 사이에 P형 매립영역(2)의 패턴과 같은 패턴을 갖도록 복수 부분으로 분할한 N형 고농도 영역(1)을 설치한 경우의 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
1 : N형 고농도 영역 2 : P형 매립영역
3 : 연장 드레인 영역 4 : P형 기판
5, 5' : 산화막 6 : 게이트 전극
7 : 소스 영역 8 : 기판 콘택트 영역
9, 12, 13, 16b : 레지스트 10 : 드레인 전극
11 : 소스 전극 14 : 채널 스톱 영역
16a : 두꺼운 막 레지스트 19 : 안티 펀치스루 영역
본 발명은 반도체 장치에 관한 것이다. 특히 본 발명은 드레인-소스간의 항복전압을 높게 하면서 온 저항이 감소된 파워 MOSFET의 구조에 관한 것이다.
우선 도 10을 참조하여 드레인-소스간의 항복전압을 개선하기 위한 구조를 구비한 반도체 장치의 종래예를 설명하기로 한다. 이 반도체 장치는 일본국 특허공개 평4-107877호 공보(출원인 : 마츠시다 덴시 고교 가부시키가이샤)에 기재되어 있다.
이 장치는 P형 단결정 실리콘 기판(104)에 형성된 N형 소스 영역(107) 및 N형 연장 드레인 영역(103)과, N형 연장 드레인 영역(103)에 둘러싸인 P형 매립영역 (102)을 구비하고 있다. N형 연장 드레인 영역(103)의 일부에는 드레인 콘택트 영역(114)이 설치되어 있고, 드레인 콘택트 영역(114)은 드레인 전극(110)에 접촉하고 있다. N형 소스 영역(107)은 P형 단결정 실리콘 기판(104)의 표면에 형성된 기판 콘택트 영역(108)과 함께 소스 전극(111)에 접촉하고 있다. 소스 영역(107) 및 기판 콘택트 영역(108)을 둘러싸도록 안티 펀치스루 영역(109)이 설치되어 있다.
소스 영역(107)과 연장 드레인 영역(103)의 사이는 채널 영역으로서 기능한다. P형 실리콘 기판(104)의 표면에는 게이트 절연막을 통하여 채널 영역 상에 게이트 전극(106)이 설치되어 있다. 기판(104)의 표면은 열산화막(105)으로 덮여 있다.
이 반도체 장치의 특징은 P형 기판(104) 내에 확산공정에 의해 형성된 불순물 농도가 비교적 낮은 N형 연장 드레인 영역(103)과, N형 연장 드레인 영역(103)의 내부에 형성된 P형 매립영역(102)을 구비하는 것에 있다.
도 11은 도 10의 X-X'선에 따른 깊이방향 불순물 농도분포 및 캐리어 농도분포를 도시한다. 반도체의 특정 영역의 도전형이 P형 또는 N형의 어느 쪽이 될 것인지는 그 특정 영역에서의 P형 불순물 농도와 N형 불순물 농도를 비교하여 어느 쪽 농도가 높은가에 따라 결정된다. 또 N형 불순물 농도가 높을수록 MOSFET의 온 저항은 작아진다.
이 반도체 장치의 도통(온) 상태 및 비도통(오프) 상태의 각 경우를 이하에 설명하기로 한다.
P형 매립영역(102)은 연장 드레인 영역(103)에 대하여 역바이어스 상태가 된다. MOSFET가 오프상태에 있을 때 P형 매립영역(102)과 연장 드레인 영역(103) 사이의 접합으로부터 공핍층이 확산되는 것과 아울러, P형 기판(104)과 연장 드레인 영역(103) 사이의 접합으로부터도 공핍층이 확산된다. 이 공핍층을 이용함으로써 MOSFET의 고내압화가 가능하게 된다.
MOSFET가 온 상태에 있을 때 연장 드레인 영역(103)을 전자가 이동한다. 더욱 정확하게는 연장 드레인 영역(103) 내의 N형 불순물 농도가 가장 높은 기판 표면영역 및 P형 매립영역(102) 하의 영역을 전자가 이동한다. P형 매립영역(102)이 통상의 확산층으로 형성되어 있으면 기판 표면은 P형이다. 이 경우, N형 불순물 농도가 가장 높은 기판 표면에서조차 그 도전형이 P형으로 반전되기 때문에 N형 캐리어 농도가 저하되고 온 저항이 높아진다.
일본국 특허공개 평 4-107877호 공보에 의하면, P형 기판(104)으로 이온을 주입 및 확산하는 것에 의해 연장 드레인 영역(103)을 형성하는 공정, 연장 드레인 영역(103) 내에 붕소 이온을 주입한 후, 열처리를 행하는 공정 및 기판 표면을 열산화하는 공정이 실행된다. 마지막 열산화 공정에 의해 P형 매립영역(102)과 기판의 표면 사이로부터 P형 불순물이 감소되고, 그 부분의 도전형이 N형화된다. 이 열산화 공정은 실리콘 산화막과 실리콘 사이에 있는 편석 계수(segregation coefficient)의 차이를 이용하여 그것에 따라 P형 매립영역(102)의 상부에서의 붕 소 이온을 실리콘 산화막(105) 내에 도입한다. 이 열산화 공정의 결과, 기판 표면으로부터 N형화된 얇은 영역을 사이에 두고 분리된 위치에 P형 매립영역(102)이 존재하게 되고, P형 매립영역(102)은 연장 드레인 영역(103) 내에 매립된 상태가 된다. P형 매립영역(102)의 상부에서의 붕소 농도를 저하시키고, 그 영역의 도전형을 N형으로 반전시키려면 어느 정도의 두께(예를 들면 1㎛) 이상의 두꺼운 열산화막을 형성할 필요가 있다.
상기 종래의 제조방법에 의하면 P형 매립영역(102)을 기판 표면으로부터 깊은 위치에 형성하는 것과, P형 매립영역(102)과 기판 표면 사이의 영역의 캐리어 농도를 제어하는 것이 열산화막(105)의 형성조건에 따라 좌우된다. 그 결과, 연장 드레인 영역(103)의 표면부 농도는 열산화막(105)의 형성공정에서의 프로세스 파라미터의 변동(예를 들면 온도나 산소 가스 유량 등의 변동)에 따라 영향을 받는다. 더욱 구체적으로는 열산화막의 형성속도나 형성하는 열산화막의 최종적인 두께의 v편차에 따라 연장 드레인 영역(103)의 표면 농도가 민감해지기 때문에 연장 드레인 영역(103)의 표면 농도를 열산화공정으로 제어하는 것은 매우 어렵다.
도 11에 도시된 바와 같이 반도체 기판 표면에서 P형 캐리어 농도와 N형 캐리어 농도의 차이는 약간이며, 이 농도의 균형이 제조 요인으로 인해 변동하기 쉽고, P형 매립영역(102)의 형성에 있어서 표면부의 P형 캐리어 농도의 감소 정도에 의해 P형 확산층 표면이 완전히 N형으로 반전되지 않는 경우가 발생하거나, N형으로 반전되어도 표면부 농도가 매회 크게 다른 상태로 된다. 이것은 게이트 영역으 로부터 드레인 전극간의 연장 드레인 영역 내를 통과하는 전류에 의한 온 저항 및 특성의 편차를 크게 하는(예를 들면 단위면적당 1.2∼2.0Ω) 요인이 된다.
이 편차를 감소시키기 위해, 예를 들면 도 12의 (a)에 도시된 바와 같이 P형 기판(27) 내에 연장 드레인 영역(26)을 형성한 후, 1∼2MeV의 고에너지로 붕소 이온을 기판(27)에 주입하는 방법이 고려된다. 이 방법에 의하면 3∼4㎛ 정도의 두꺼운 막 레지스트(24)를 P형 기판(27) 표면에 도포한 후, 리소그래피 공정으로 두꺼운 막 레지스트(24)를 노광·현상하고, 두꺼운 막 레지스트(24) 내에 개구부를 형성한다. 이 후 두꺼운 막 레지스트(24)의 개구부를 통하여 고에너지로 붕소 이온을 기판(27)에 주입한다. 붕소 이온은 연장 드레인 영역(26)의 표면으로부터 1㎛ 정도의 내부에 넣고, 도 12의 (b)에 도시된 바와 같이 P형 매립층(28)이 형성된다. 이 방법에 의하면 연장 드레인 영역(26)의 표면 농도의 균일성은 연장 드레인 영역 (26) 자체의 형성상태에 의존하게 되기 때문에, 상술한 종래 기술과 같이 P형 영역 표면의 붕소 이온을 산화막(105) 내에 도입하여 N형으로 반전시키는 공정이 필요 없게 되고, 또 MOSFET의 온 저항 편차가 개선될 수 있다.
그러나 이와 같은 고에너지 이온 주입법으로 P형 매립층 영역(28)을 형성하기 위해서는 패터닝된 이온주입 마스크(레지스트, 금속막 또는 절연막 등)가 기판 상에 형성된다. 패터닝된 이온주입 마스크의 에지 측면은 이온주입 방향에 대하여 완전하게는 평행이 되지 않는다. 이런 이유로 고에너지 주입에 의해 기판 내에 주입된 불순물의 분포는 이온 주입 마스크의 에지 측면의 하방에서 기판의 표면측으로 시프트한다. 이온 주입 마스크의 차폐효과를 확보하기 위해서는 주입 에너지가 높아질수록 레지스트를 두껍게 할 필요가 있다. 통상적으로, 이온주입 장치 내의 진공도를 유지하기 위해서는 사전에 반도체 기판을 가열함으로써 레지스트에 포함되는 용제나 수분을 증발시켜야 한다. 레지스트가 두꺼운 경우, 통상의 경우보다 장시간 또는 고온의 가열을 실시할 필요가 있다. 그와 같은 가열을 행하면 도 12의 (b)에 도시된 바와 같이 두꺼운 막 레지스트(24)의 에지는 경사지고, 두꺼운 막 레지스트(24)의 단면형상은 사다리꼴에 가깝게 되기 쉽다. 두꺼운 막 레지스트(24)의 변형은 두꺼운 막 레지스트(24) 중 기판(27)에 밀착되어 있는 부분보다도 그 이외의 부분이 수축하기 때문에 생기기 때문이다. 이와 같은 변형 레지스트(24)를 이용하여 이온을 주입하면 두꺼운 막 레지스트(24)의 에지에서의 얇은 부분은 불충분한 마스크 효과밖에 거둘 수 없고, 도 12의 (b)에 도시된 바와 같이 불순물 이온이 레지스트(24)를 관통하여 기판의 표면부에 가까운 영역에 주입된다. 그 결과 매립영역(28)의 외부둘레 가장자리 부분은 기판 표면을 향하여 상방향으로 돌출하고, 기판 표면에 달하는 P형 영역을 형성한다. 기판 표면에 달하는 P형 영역은 게이트 영역과 드레인 전극 사이에서 드레인 전류 경로를 횡단하도록 형성되므로 온 저항을 증대시킨다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 그 목적으로 하는 바는 드레인-소스 간의 항복전압을 높게 하면서 온 저항이 감소된 반도체 장치를 제공하는 데에 있다.
본 발명에 의한 반도체 장치에 의하면, 제 1 도전형의 반도체기판과, 상기 반도체기판 내에 형성된 제 2 도전형의 소스 영역과, 상기 반도체기판 내에 형성된 제 2 도전형의 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 영역과, 상기 채널 영역 상에 형성된 게이트 전극을 구비한 반도체 장치로, 적어도 일부분이 상기 드레인 영역 내에 포함되는 제 1 도전형 매립영역과, 적어도 상기 반도체기판의 표면과 상기 매립영역 사이에 설치되고, , 일부분이 드레인영역에 접하고 있으며, 상기 드레인 영역의 제 2 도전형 불순물 농도보다도 높은 제 2 도전형 불순물 농도를 갖는 고농도 영역과, 상기 드레인영역의 주변에 형성되어 있고, 또한, 상기 매립영역에 접속되어 있는 제 1 도전형 불순물확산영역을 구비하고 있다. 이런 이유로 반도체 장치가 비도통 상태일 때에는 매립영역과 드레인 영역 사이의 접합부 및 반도체 기판과 드레인 영역 사이의 접합부로부터 공핍층이 확산되고, 그에 따라 고내압화가 실현된다. 또 반도체 장치가 도통 상태에 있을 때는 드레인 영역의 상부에 설치된 고농도 영역이 저저항인 전류 경로를 제공하기 때문에 온 저항이 감소된다.
본 발명에 의한 다른 반도체 장치는, 제 1 도전형의 반도체기판과, 상기 반도체기판 내에 형성된 제 2 도전형의 소스 영역과, 상기 반도체기판 내에 형성된 제 2 도전형의 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 영역과, 상기 채널 영역 상에 형성된 게이트 전극을 구비한 반도체 장치로, 적어도 일부가 상기 드레인 영역 내에 포함되는 제 1 도전형 매립영역을 더 구비하고, 상기 매립영역은 복수의 부분으로 나뉘어져 있고, 상기 복수의 부분 중 인접하는 부분 사이에는 드레인 전류를 흐르게 하기 위한 갭 영역이 존재하고 있으며, 상기 갭 영역의 배치방향이 드레인 전류의 전류방향을 따르도록 직선적으로 배열되어 있다. 이 제 2 도전형 갭 부분이 존재함으로써 드레인 전류에 대한 드레인 영역의 저항이 감소되므로 온 저항의 증대가 억제된다. 이와 같은 갭 부분을 갖는 반도체 장치에 대해서도 상술한 고농도 영역을 설치해도 된다.
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상기 제 1 도전형 불순물 확산영역 내의 제 1 도전형 불순물 농도는 상기 반도체기판 내의 제 1 도전형 불순물 농도보다 높은 것이 바람직하다.
상기 제 1 도전형 불순물 확산영역은 채널 스톱으로서 기능하는 것이어도 된다.
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상기 고농도 영역은 상기 매립영역의 외주단부를 덮도록 형성되어 있는 것이 바람직하다.
상기 고농도 영역은 상기 매립영역의 외주단부 중 상기 드레인 영역의 연장방향으로 연장되는 부분의 적어도 일부를 덮도록 형성되어 있도록 해도 된다.
상기 고농도 영역은 상기 매립영역을 실질적으로 덮도록 형성되어 있는 것이 바람직하다.
상기 고농도 영역은 상기 매립영역에 접촉하고 있어도 된다.
상기 고농도 영역의 두께는 0.5㎛ 이상 1㎛ 이하인 것이 바람직하다.
상기 고농도 영역은 1 ×1017㎝-3 이상 1 × 1018㎝-3 이하의 제 2 도전형 불순물 농도를 갖는 부분을 포함하고 있는 것이 바람직하다.
동작시에 있어서, 상기 매립영역과 상기 드레인 영역 사이에 역바이어스를 인가하는 수단을 구비하는 것이 바람직하다.
상기 소스 영역, 채널 영역 및 드레인 영역을 포함하는 활성영역이 소자 분리영역에 둘러싸여 있고, 상기 소자 분리영역 내에는 제 1 도전형 불순물 확산영역이 형성되고, 상기 제 1 도전형 불순물 확산영역의 적어도 일부는 상기 매립영역과 전기적으로 접촉하고 있는 것이 바람직하다.
상기 고농도 영역은 상기 드레인 영역의 외주단부 중 상기 채널영역에 인접하고 있는 부분으로부터 거리를 두고 형성되어 있는 것이 바람직하다.
상기 거리는 상기 고농도 영역의 두께 이상인 것이 바람직하다.
상기 고농도 영역의 하면과 상기 매립영역의 상면이 접촉하고 있어도 된다.
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상술한 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
( 실시예 )
도 1의 (a) 및 (b)를 참조하여 본 발명에 의한 반도체 장치의 실시예를 설명하기로 한다. 도 1의 (a)는 본 반도체 장치의 단면구조를 도시하고, 도 1의 (b)는 본 반도체 장치에서의 몇가지 요소의 평면 레이아웃을 도시한다.
이 반도체 장치는 P형 불순물 농도가 약 1 ×1014∼3 ×1014㎝-3 정도로 설정 된 P형 단결정 실리콘 기판(4)에 형성된 가로형 MOSFET 구조를 갖고 있다. 보다 상세하게는 이 반도체 장치는 P형 실리콘 기판(4) 내에 형성된 N형 소스 영역(7) 및 N형 연장 드레인 영역(「드레인 영역」이라 불러도 됨)(3)과, N형 연장 드레인 영역(3)에 실질적으로 둘러싸인 P형 매립영역(2)을 구비하고 있다. 본 실시예의 N형 소스 영역(7)은 P형 단결정 실리콘 기판(4)의 표면에 형성된 P형 기판 콘택트 영역(8)에 인접하는 위치에 설치되어 있다. N형 소스 영역(7) 및 P형 기판 콘택트 영역(8)은 모두 소스 전극(11)에 접촉하고 있다. 또 도 1의 (b)에서는 P형 매립영역(2)이 N형 연장 드레인 영역(3)으로부터 외측으로 연장되고, P형 기판(4)과 전기적으로 접속되어 있는 것이 도시되어 있다. P형 매립영역(2)과 P형 기판(4) 사이의 전기적 도통형태는 도 1의 (b)에 도시된 레이아웃으로 P형 매립영역(2)을 형성하는 경우에 한정되지 않는다. P형 매립영역(2)의 일부가 N형 연장 드레인 영역(3)으로부터 외측(기판내)으로 연장되어 있으면 된다. 단 P형 매립영역(2)은 채널 영역이 존재하는 쪽으로 돌출되는 것은 바람직하지 않다.
본 실시예에서는 N형 연장 드레인 영역(3) 중의 N형 불순물의 표면 농도를 약 1×1016∼1×1017㎝-3 정도로 설정하고 있다. N형 연장 드레인 영역(3)의 두께는 약 6∼7㎛ 정도이다. P형 매립영역(2)은 실리콘 기판(4)의 표면으로부터의 깊이가 약 1∼약 1.5㎛의 위치에 형성되어 있다. P형 매립영역(2)의 두께는 약 0.8∼1.2㎛ 정도이다.
이 반도체 장치의 특징부는 또 P형 실리콘 기판(4)의 표면과 P형 매립영역 (2) 사이에 설치된 N형 고농도 영역(두께 : 약 0.5∼1㎛)(1)을 구비하고 있는 점에 있다. N형 고농도 영역(1)은 P형 매립영역(2) 상에 위치하고 있지만, 도 1에 도시된 바와 같이 P형 매립영역(2)으로부터 떨어져 있어도 되고, P형 매립영역(2)에 접촉하고 있어도 된다. 본 실시예에서는 N형 고농도 영역(1)의 시트 저항(sheet resistance)을, 예를 들면 0.8∼1.0Ω/
Figure 111999006730387-pat00016
로 하기 때문에 N형 불순물의 표면 농도가 1 ×1017∼1 ×1018㎝-3 정도의 범위 내가 되도록 도핑 수준을 설정하고 있다. 또 N형 고농도 영역(1)에서의 N형 불순물의 표면 농도는 MOSFET로서의 동작에 필요하게 되는 「온 저항」에 따라 적절히 결정된다. 온 저항을 감소시키기 위해서는 N형 고농도 영역(1)에서의 N형 불순물의 표면 농도를 높게 하고, N형 고농도 영역(1)을 두껍게 형성하는 것이 바람직하다.
소스 영역(7)과 연장 드레인 영역(3)의 사이는 채널 영역으로서 기능한다. 소스 영역(7) 및 기판 콘택트 영역(8)은 P형 불순물이 저농도로 확산된 안티 펀치스루 영역(9) 중에 형성되어 있다. P형 실리콘 기판(4)의 채널 영역 상에는 게이트 절연막을 통하여 게이트 전극(6)이 설치되어 있다. 절연막(두께 : 1∼2㎛ 정도)(5)이 게이트 전극(6)을 덮도록 반도체 기판(4) 상에 형성되어 있다.
도 1의 (a) 및 (b)에 도시된 장치의 N형 고농도 영역(1)은 연장 드레인 영역(3)의 연장방향을 따라 매립영역(2)의 일단 상방으로부터 타단 상방까지 연장되어 있다. 바꾸어 말하면 N형 고농도 영역(1)은 도 1의 (a)에서의 매립영역(2)의 우단부 및 좌단부를 넘어 양 외측으로 확산되어 있다. 본 실시예에서는 N형 고농도 영역(1)의 일부가 드레인 전극(10)에 직접적으로 접촉하고 있기 때문에 드레인 콘택트 영역은 특별히 형성되어 있지 않다. 이와 같은 경우라도 N형 고농도 영역(13)이 통상의 드레인 콘택트 영역의 불순물 농도와 같은 정도의 불순물 농도를 갖고 있다면 충분히 낮은 콘택트 저항이 얻어진다.
MOSFET가 도통 상태(온 상태)에 있을 때에 형성되는 전류 경로는 도 1의 (a) 중의 점선 화살표 및 도 1의 (b) 중의 실선 화살표로 나타내는 바와 같이 N형 고농도 영역(1) 및 연장 드레인 영역(3)을 통하여 소스 영역(7)으로 향한다.
도 2는 도 1의 Y-Y'선에 따른 깊이방향 불순물 농도 프로파일을 도시한다. 도 2에서 기판(4)의 표면과 매립영역(2) 사이에 형성된 고농도 영역(1)에서의 N형 불순물 농도가 종래의 연장 드레인 영역에서의 N형 불순물 농도(도 11 참조)보다도 높은 것을 알 수 있다. N형 고농도 영역(1)의 존재에 의해 MOSFET의 온 저항이 감소된다. 연장 드레인 영역(3)이 형성되어 있는 부분의 표면에서의 N형 불순물 농도는 그 표면에서의 P형 불순물 농도에 비하여 충분히 높기 때문에 제조 프로세스 파라미터의 변동에 기인하여 트랜지스터의 온 저항이 증가하거나 크게 편차나는 일은 발생하기 어렵다.
N형 연장 드레인 영역(3)의 내부에 P형 매립영역을 형성할 때 매립영역과 반도체 표면 사이에는 N형 불순물과 P형 불순물이 모두 존재한다. 도 10에 도시된 종래의 반도체 장치의 경우, N형 연장 드레인 영역(3)의 상면 영역에 반전층이 형성되는 등으로 하여 드레인 전류경로가 분단될 우려가 있으나, 본 실시예의 장치의 경우, 특별히 설치된 N형 고농도층에 의해 종래보다도 크게 저항을 경감시킬 수 있 다.
다음으로 도 3의 (a)∼(f)와 도 4의 (a) 및 (b)를 참조하여 본 발명에 의한 반도체 장치의 제조방법의 실시예를 설명하기로 한다. 도 3의 (a)∼(c) 및 도 4의 (a)는 제조공정의 주요단계에서의 장치의 단면을 도시한다. 도 3의 (d)∼(f) 및 도 4의 (b)는 각각 도 3의 (a)∼(c) 및 도 4의 (a)에 도시된 각 공정단계에서의 장치의 평면 레이아웃도이다.
우선 도 3의 (a) 및 도 3의 (c)에 도시된 바와 같이 P형 반도체 기판(4) 내에 N형 연장 드레인 영역(3)을 형성한다. 연장 드레인 영역(3)은 통상의 열확산법으로 형성될 수 있다. 반도체 기판(1)의 표면은 절연막(5')으로 덮여 있다.
다음으로 도 3의 (b) 및 도 3의 (e)에 도시된 바와 같이 고에너지 이온주입법을 이용하여 P형 매립영역(2)을 P형 반도체 기판(4) 내에 형성한다. P형 매립영역(2)의 대부분은 연장 드레인 영역(3)에 덮여 있지만 P형 매립영역(2)의 일단부는 연장 드레인 영역(3)으로부터 외측의 영역으로 확산되고, P형 반도체 기판(4)과 전기적으로 접촉하고 있다. 도 1의 (a) 및 도 1의 (b)에 도시된 배치와 달리, 이 실시예의 P형 매립영역(2)은 그 일단이 드레인 전류가 흐르는 방향과는 반대 방향으로 돌출하는 형상을 갖고 있다.
다음으로 도 3의 (c) 및 도 3의 (f)에 도시된 바와 같이 레지스트 마스크 (12)로 P형 반도체 기판(4)의 표면을 부분적으로 덮은 후, 이온 주입법을 이용하여 N형 고농도 영역(1)을 위한 불순물 이온을 P형 반도체 기판(4)에 주입하고, 고농도 영역(1)을 형성한다. 본 실시예와 같이 고농도 영역(1)을 불순물 도핑으로 형성하 면 고농도 영역(1)의 불순물 농도 및 두께를 높은 자유도로 설계할 수 있다. 도 10의 반도체 장치에서는 도 11의 그래프에 나타낸 바와 같이 반도체 표면과 매립영역 사이의 N형층의 두께는 0.5㎛보다 작다. 도 10의 장치를 제조하는 종래의 방법에 의하면 이 N형층의 두께를 0.5㎛ 이상으로 하는 것은 곤란하다. 이런 이유로 연장 드레인 영역의 표면 부분의 저항을 충분히 감소시킬 수 없다. 이에 대하여 본 실시예의 방법에 의하면 표면 부분의 저항을 용이하게 감소시킬 수 있다.
다음으로 도 4의 (a) 및 도 4의 (b)에 도시된 바와 같이 레지스트 마스크 (13)로 P형 반도체 기판(4)의 표면을 부분적으로 덮은 후, 이온 주입법을 이용하여 도즈 1 ×1015㎝-2 의 P형 불순물 이온을 100keV의 가속 에너지로 P형 반도체 기판 (4)에 주입하고, 채널 스톱 영역(안티 펀치스루 영역을 포함)(14)을 형성한다. P형 매립영역(2)의 일단부는 채널 스톱 영역(14)에 접속된다. 내압을 높게 하기 위해 P형 매립영역(2)의 불순물 농도는 비교적 낮게 설정되어 있으므로, P형 매립영역(2)과 P형 기판(4) 사이의 접촉 저항은 비교적 높아진다. 이런 이유로 채널 스톱 영역 (14)의 불순물 농도를 비교적 높게 설정하고, P형 매립영역(2)과 채널 스톱 영역 (14) 사이의 접촉 저항을 감소시키고 있다. 이 결과, 동작시에 있어서는 기판 전위가 채널 스톱 영역(14)을 통하여 P형 매립영역(2)에 효율적으로 공급된다. 전기적 접속 저항을 감소시킨다는 관점에서 채널 스톱 영역(14)의 P형 불순물 농도는 P형 매립영역(2)의 P형 불순물 농도보다도 높은 것이 바람직하다.
채널 스톱 영역(14)을 형성한 후 공지의 반도체 제조방법을 이용하여 도 5에 도시된 반도체 장치를 제조한다. 도 5의 장치는 소자 분리를 위해 LOCOS(15)를 갖고 있다. 도 5에서는 LOCOS(15)가 채널 스톱 영역(14) 내에 형성되어 있도록 기재되어 있다. LOCOS(15)는 연장 드레인 영역(3)을 덮도록 형성되어 있어도 되고, 덮지 않도록 형성되어 있어도 된다. 채널 스톱 영역(14) 중 LOCOS(15)가 형성되지 않은 영역에는 소스 영역(7), 채널 영역 및 기판 콘택트 영역이 형성된다. 단 본 실시예의 경우, N형 고농도층의 일부가 기판 콘택트 영역으로서 기능한다. 또 채널 스톱 영역(14) 중 소스 영역(7)을 둘러싸는 부분은 안티 펀치스루 영역(도 1의 (a)의 참조부호 「9」로 나타낸 부분)으로서 기능한다. 게이트 전극(6)은 게이트 절연막(5a) 상에 형성되고, 층간 절연막(5b)으로 덮여 있다. 층간 절연막(5b) 상에는 드레인 전극(10) 및 소스 전극(11)이 형성된다.
도 6의 (a)∼(d)는 본 발명에 의한 반도체 장치의 주요 요소의 평면 레이아웃을 몇가지 도시한다. 도면에서는 N형 고농도 영역(1), P형 매립영역(2), 연장 드레인 영역(3) 및 게이트 전극(6)의 배치관계가 도시되어 있다. 또 도면 중의 화살표는 전류경로를 나타낸다. 매립영역(2)이 형성되어 있는 영역에서의 연장 드레인 영역(3)의 두께는 매립영역(2)의 상측에 위치하는 부분의 두께와, 매립영역(2)의 하측에 위치하는 부분의 두께를 합계한 것이다(도 1의 (a) 참조). 따라서 연장 드레인 영역(3)의 두께는 매립영역(2)이 형성되어 있지 않은 영역에서는 상대적으로 두껍게 되어 있고, 매립영역(2)이 형성되어 있는 영역에서는 상대적으로 얇게 되어 있다. 장소에 따라 연장 드레인 영역(3)의 두께가 변화하기 때문에 연장 드레인 영역(3)의 시트 저항은 장소에 따라 변화한다. 전류는 시트 저항이 낮은 부분을 많이 흐르도록 하기 때문에 전류는 N형 고농도 영역(1)을 우선적으로 흐르도록 한다. 도 6의 (a)∼(d) 중의 화살표는 전류 경로를 나타낸다.
도 6의 (a)에 도시된 예의 경우, N형 고농도 영역(1)은 연장 드레인 영역(3)의 P형 매립영역(2)이 설치되어 있지 않은 부분으로부터 매립영역(2)의 일부 상에 걸쳐 연장 드레인 영역(3)의 P형 매립영역(2)이 설치되지 않은 다른 부분에까지 연장되어 있다. 바꾸어 말하면 N형 고농도 영역(1)은 연장 드레인 영역(3)의 시트 저항이 매립영역의 존재에 따라 증가한 부분을 관통하여 연장 드레인 영역(3)의 시트 저항이 낮은 부분끼리 상호 접속하고 있다. 그 결과 P형 매립영역(2)을 형성하기 위해 도프된 P형 캐리어에 의해 기판 표면과 P형 매립영역(2) 사이에서의 N형 캐리어 농도가 저하하고 있어도 N형 고농도 영역(1)이 저저항의 전류 경로를 제공하기 때문에 온 저항의 증가를 감소시킬 수 있다.
도 6의 (b) 및 (c)에 도시된 N형 고농도 영역(1)의 배치예는 온 저항을 더욱 감소시킬 수 있다. 도 6의 (b)의 예에서는 N형 고농도 영역(1)은 연장 드레인 영역의 연장 방향을 따라 드레인 콘택트 영역으로부터 게이트 전극을 향하여 연장되어 있다. 여기에서 드레인 콘택트 영역이란 연장 드레인 영역(3)과 드레인 전극(10)이 접촉하는 영역이며, N형 고농도층(1)과는 별도로 N형 고농도 불순물 확산영역을 설치하고, 그 N형 고농도 불순물 확산영역에 드레인 콘택트 영역으로서 기능시켜도 된다. 전류(드레인 영역)는 드레인 콘택트 영역으로부터 채널 영역을 향하여 자연스럽게 흘러 온 저항이 더욱 낮아진다. 도 6의 (c)의 예에서는 매립영역(2)과 전류 경로가 교차하는 부분을 덮도록 N형 고농도층(1)이 형성되어 있다. 이 결과, 도 7 의 (b)의 P형 영역(80)이 전류경로와 교차하는 일이 없게 된다. 도 6의 (d)의 예에서는 N형 고농도 영역(1)이 P형 매립영역(2)을 완전하게 덮고 있다. 이와 같이 함으로써 온 저항은 더욱 낮아진다. 또 도 1의 (a)는 도 6의 (d)의 단면을 나타낸다.
N형 고농도 영역(1)은 P형 매립영역(2)과 기판 표면의 사이에서 그 일부에 형성되어 있어도 온 저항을 감소시키는 데에 기여하지만, 넓은 범위에 형성되는 쪽이 온 저항을 감소시키는 효과가 증가되는 것은 물론이다. 따라서 도 6의 (a)∼(c)의 레이아웃보다도 도 6의 (d)의 레이아웃이 온 저항 감소에 적합하다.
다음으로 도 7의 (a), (b) 및 도 8의 (a)∼(c)를 참조하여 고에너지 이온 주입법으로 P형 매립영역(2)을 형성하는 경우의 제조방법의 주요공정을 상세히 설명하기로 한다.
우선 도 7의 (a)에 도시된 바와 같이 P형 실리콘 기판(4)의 특정 영역에 N형 불순물을 도프하고, 그것에 따라 N형 연장 드레인 영역(3)을 실리콘 기판(4) 내에 형성한다. 다음으로 실리콘 기판(4)의 표면에 산화막(5')을 형성한 후, 리소그래피 기술을 이용하여 두꺼운 막 레지스트(두께 : 3∼5㎛)(16a)로 실리콘 기판(4)의 표면을 덮는다. 이 두꺼운 막 레지스트(16a)는 매립영역의 형상과 위치를 규정하는 개구부를 갖고 있다. 이 개구부를 통하여 주입 도즈가 1∼3 ×1013㎝-2 정도의 붕소 이온을 1∼2MeV의 고에너지로 실리콘 기판(4)에 주입한다.
고에너지 이온 주입을 행함으로써 붕소 이온은 연장 드레인 영역(3)의 표면으로부터 1㎛ 정도의 내부에 주입된다. 그 후 붕소 이온을 활성화하기 위해 약 900 ∼1000℃에서의 열처리를 행하고, P형 매립영역(2)을 형성한다.
고에너지 이온 주입을 위해 레지스트를 두껍게 한 경우, 이온 주입시에 장치의 진공도를 유지할 목적으로 사전에 레지스트 내에 포함되는 용제나 수분을 가열하여 증발시킨다. 이 가열은 레지스트의 형상을 나쁘게 하기 때문에 이온 주입 공정에서 불순물 이온이 레지스트의 일부를 관통한다. 그 결과, 도 7의 (b)에 점선으로 나타낸 부분에 P형 영역(80)이 형성된다. P형 영역(80)이 전류 경로와 교차하도록 잔존하면 온 저항 감소에 악영향이 미치게 된다.
다음으로 도 8의 (a)에 도시된 바와 같이 레지스트(막두께 : 1∼2㎛ 정도)(12)로 기판 표면을 덮은 후, 연장 드레인 영역(3)의 표면에 N형 불순물(예를 들면 인 또는 비소)의 이온을 주입하고, P형 영역(80)을 포함하는 영역을 N형화하면 P형 영역(80)은 소멸된다. 주입 도즈량은 1 ×1013㎝-2 이상으로 설정하고, 주입 에너지는 30∼80keV 정도로 하는 것이 바람직하다. MOSFET의 온 저항을 더욱 낮출 필요가 있는 경우에는 보다 높은 도즈의 N형 불순물을 연장 드레인 영역(3)의 표면이 넓은 범위에 주입하고, N형 캐리어 농도를 전체적으로 높게 하면 된다. 도 8의 (b)는 P형 매립영역(2)을 덮도록 N형 고농도 영역(1)이 형성된 상태를 나타낸다.
도 8의 (c)에는 N형 고농도 영역(1)을 상대적으로 두껍게 형성함으로써 N형 고농도 영역(1)의 하면과 P형 매립영역(2)의 상면이 접촉하고 있다. 바꾸어 말하면 N형 고농도 영역(1)과 P형 고농도 영역(2) 사이에 불순물 농도가 낮은 영역이 개재하지 않는 구성이 나타나 있다.
N형 고농도 영역(1)의 형성방법은 이온 주입에 한정되지 않는다. 액체·고체 등의 불순물 소스(도펀트 소스)를 기판 표면에 도포하거나 증착하거나 하면 N형 고농도 영역(1)을 간단하게 형성할 수 있다. 예를 들면 POCl3을 불순물 소스로 하는 확산을 행해도 된다.
또 N형 고농도 영역(1)은 연장 드레인 영역(3)의 외주단부 중 채널 영역에 인접하고 있는 부분으로부터 거리를 두고 형성된다. 공핍층을 이용한 내압향상의 관점에서 거리 Lw는 N형 고농도 영역(1)의 두께 Tw 이상인 것(Lw≥Tw)이 바람직하다.
다음으로 도 9의 (a)∼(c)를 참조하여 본 발명에 의한 반도체 장치의 제조방법의 다른 실시예를 설명하기로 한다. 본 실시예에서는 고에너지 이온 주입법을 이용하지 않고 P형 매립영역(2)을 형성한다. 이 실시예에 의하면 고에너지 주입시의 레지스트 형상의 악화에 의한 영향은 나타나지 않고, 복잡한 공정을 필요로 하지 않는다.
우선 공지의 제조방법을 이용한 공정을 실행하여 연장 드레인 영역(3)을 실리콘 기판(4) 내에 형성한다. 그 후 도 9의 (a)에 도시된 바와 같이 레지스트(16b)로 기판(4)의 표면을 덮은 후 주입 도즈량 1∼3×1013㎝-2 정도의 붕소 이온을 가속 에너지 30∼80keV로 주입한다. 이 정도의 가속 에너지라면 레지스트(16b)의 두께가 1∼1.5㎛이어도 충분히 이온 주입을 차폐할 수 있다. 붕소 이온의 주입 가속 에너지가 낮기 때문에 주입 붕소의 깊이방향 프로파일의 피크는 기판 표면에 가깝고 붕 소 주입을 받은 기판 표면은 P형으로 반전된다.
다음으로 도 9의 (b)에 도시된 바와 같이 레지스트(막두께 : 1∼2㎛ 정도) (12)로 기판(4)의 표면을 덮은 후 주입 도즈량이 1×1013㎝-2 이상의 N형 불순물(인 또는 비소)의 이온을 가속 에너지 30∼50keV 정도로 기판(4)에 주입한다. MOSFET의 온 저항을 크게 저하시킬 필요가 있는 경우에는, 상술한 바와 같이 기판 표면의 N형 캐리어 농도를 더욱 더 전체적으로 높게 하면 된다. MOSFET의 온 저항을 효과적으로 감소시키려면 도 4의 (d)에 도시된 바와 같이 P형 매립영역(2)을 완전히 덮는 넓은 범위에 N형 불순물 이온을 주입하는 것이 바람직하다. 도 9의 (c)는 N형 고농도 영역(1)이 형성됨으로써 P형 영역(2)이 매립된 상태를 도시한다.
상술한 실시예와 마찬가지로 표면부의 N형 고농도 영역을 형성하는 방법은 이온 주입법으로 한정되지 않는다. 액체·고체 등의 불순물 소스의 도포·증착 등에 의해서도 용이하게 고농도 영역을 형성할 수 있다.
상기 실시예에서는 반도체 기판 내에 연장 드레인 영역 등의 불순물 확산영역을 형성하였으나, 본 발명은 이것에 한정되지 않는다. 예를 들면 반도체 기판 상에 에피택셜 성장한 반도체층 내에 각종 불순물 확산층을 설치해도 된다. 또 절연성 기판 상에 퇴적된 반도체층 내에 각종 불순물 확산층을 설치해도 된다.
또 연장 드레인 영역을 위한 제 2 도전형 불순물을 반도체층에 도프하는 공정과, 매립영역을 위한 제 1 도전형 불순물을 반도체층에 도프하는 공정과, 제 2 도전형 불순물을 반도체층에 도프하고, 그것에 따라 제 2 도전형 고농도 영역을 적 어도 반도체층의 표면과 매립영역 사이에 형성하는 공정은 그들의 순서를 바꾸어 실시해도 된다.
상기 반도체 장치에 있어서는 P형 매립영역(2)을 연속한 하나의 층으로 형성하고 있으나, 이하에서는 P형 매립영역(2)의 구성을 개량한 반도체 장치를 설명하기로 한다.
도 13의 (a)는 이 개량에 관한 반도체 장치의 채널 길이방향에 따른 단면도이며, 도 1의 (a)에 대응한다. 도 13의 (b)는 이 반도체 장치의 평면 레이아웃도이며, 도 1의 (b)에 대응한다. 도 13의 (c)는 채널 길이방향에 수직인 면에서 자른 단면도이다.
이 개량예의 반도체 장치가 도 1의 (a) 및 (b)에 도시된 반도체 장치와 다른 점은 주로 P형 매립영역(2)의 구성에 있다. 따라서 P형 매립영역(2)의 구성 이외의 점에 대해서는 설명을 생략하기로 한다.
도 13의 (b)에 도시된 바와 같이 P형 매립영역(2)은 복수의 부분 2a 및 2b로 나뉘어져 있고, 평면 레이아웃 상, N형 연장 드레인 영역(3)과 P형 매립영역(2)이 오버랩되지 않은 영역이 N형 연장 드레인 영역(3) 내에서 하나로 연결되어 있다. 그 결과 N형 연장 드레인 영역(3)의 채널측 에지 및 드레인 전극(10)의 양방을 횡단하도록 가상적인 면(가상면)을 기판(4)의 주면에 대하여 수직으로 형성하였을 때, 도 1의 (a) 및 (b)에 도시된 반도체 장치에서는 상기 가상면이 반드시 P형 매립영역(2)을 횡단하게 된다. 이에 대하여 도 13의 (a)∼(c)에 도시된 반도체 장치에 의하면 상기 가상면이 P형 매립영역(2)의 부분 2a와 부분 2b 사이를 횡단할 수 있다.
도 13의 (a)∼(c)의 반도체 장치에서 P형 매립영역(2)의 부분 2a와 부분 2b 사이의 영역(이하 「갭 영역(G)」이라 함)은 거기에 P형 매립영역이 존재하고 있지 않기 때문에 N형 연장 드레인 영역(3)의 다른 영역에 비하여 시트 저항이 낮고, 드레인 전류를 쉽게 흐르게 한다.
내압을 향상시킨다는 P형 매립영역(2)의 기능을 유지하면서, 더구나 드레인 전류에 대한 N형 연장 드레인 영역(3)의 저항을 감소시키려면 도 13의 (b) 및 (c)에 도시된 바와 같이 P형 매립영역(2)을 복수의 부분으로 분할하고, 드레인 전류를 방해하지 않는 갭 영역(G)을 형성하는 것이 효과적이다. 이와 같은 갭 영역(G)을 설치하면, 예를 들면 도 1의 (a) 및 (b)에 도시된 N형 고농도 영역(1)을 설치하지 않는 경우라도 온 전류를 증가시키는 것이 가능하다.
도 14의 (a)는 본 발명에 의한 반도체 장치의 다른 실시예의 평면 레이아웃을 도시한다. 도 14의 (a)의 반도체 장치에서는 P형 매립영역(2)은 4개의 부분 2c, 2d, 2e 및 2f로 나뉘고, 인접하는 부분 사이에 합계 3개의 갭 영역이 형성되어 있다. 그 결과 드레인 전류는 갭 영역을 우선적으로 흐르게 되고, 드레인 전류에 대한 N형 연장 드레인 영역(3)의 저항이 한층 감소된다.
도 14의 (b)는 본 발명에 의한 반도체 장치의 또 다른 실시예의 평면 레이아웃을 도시한다. 도 14의 (b)의 반도체 장치에서는 P형 매립영역(2)은 15개의 부분 2g∼2u로 나뉘고, 인접하는 부분 사이에서 다수의 갭 영역이 형성되어 있다.
이와 같이 P형 매립영역(2)의 분할 형태에는 각종 패턴이 있지만, N형 연장 드레인 영역(3) 내에서 P형 매립영역(2)이 존재하지 않는 영역이 드레인 전류의 경로를 형성하도록 P형 매립영역(2)이 분할될 필요가 있다.
또 분할된 P형 매립영역(2)의 형성은 형성할 P형 매립영역(2)의 평면 레이아웃을 규정하는 레지스트 마스크를 공지의 리소그래피 기술을 이용하여 형성한 후, P형 매립영역(2)을 위한 P형 불순물 이온을 기판(4) 중에 주입함으로써 행해진다.
갭 영역(G)의 폭은, 예를 들면 약 1∼약 5㎛로 설정된다. 갭 영역(G)의 폭은 상기 레지스트 마스크의 패턴 크기와, 불순물 이온 주입후에 행하는 열처리조건에 의존한다. 이 열처리가 고온에서 장시간 행해지면 불순물의 횡방향 확산이 현저하게 되기 때문에 갭 영역(G)의 폭이 감소된다. 따라서 제조 프로세스의 최종적인 단계에서 갭 영역(G)의 폭이 제로(0)가 아니고 유한의 값을 갖도록 제조 조건을 설정할 필요가 있다.
도 14의 (a)의 장치의 채널 길이방향에 수직인 단면을 도 15의 (a)에 도시한다. 도 15의 (a)에서 알 수 있는 바와 같이 이 예에서는 반도체 기판(4)의 표면과 P형 매립영역(2) 사이에 N형 고농도 영역(1)을 설치하고 있지 않지만, P형 매립영역(2)이 존재하지 않는 영역(갭 영역)을 드레인 전류가 우선적으로 흐르기 때문에 온 저항은 낮아진다. 그러나 온 저항을 더욱 낮게 하려면 반도체 기판(4)의 표면과 P형 매립영역(2) 사이에 N형 고농도 영역(1)을 설치하는 것이 바람직하다.
도 15의 (b)의 구성에서는 도 1의 (a) 및 (b)에 도시된 바와 같은 N형 고농도 영역(1)을 P형 매립영역(2) 상에 형성하고 있다. 이에 대하여 도 15의 (c)의 구성에서는 복수의 부분으로 분할한 P형 매립영역(2)과 반도체 기판(4)의 표면 사이 에 P형 매립영역(2)의 패턴과 같은 패턴을 갖도록 복수 부분으로 분할된 N형 고농도 영역(1)을 형성하고 있다. 이와 같은 N형 고농도 영역(1)은 P형 매립영역(2)을 형성하기 위한 레지스트 마스크를 사용하여 형성하는 것이 효율적이다.
또 N형 고농도 영역(1)은 P형 매립영역(2)의 상면과 접촉하도록 형성해도 된다.
이와 같이 P형 매립영역(2)을 복수 부분으로 분할하는 한편 N형 고농도 영역(1)을 드레인 영역의 표면에 설치하면 온 저항 감소의 효과는 한층 향상되므로 바람직하다.
본 발명의 반도체 장치에 의하면 적어도 일부분이 연장 드레인 영역 내에 포함되는 매립영역과 반도체층 표면 사이에 연장 드레인 영역의 제 2 도전형 불순물 농도보다도 높은 제 2 도전형 불순물 농도를 갖는 고농도 영역이 설치되어 있기 때문에 반도체 장치의 온 저항을 감소시키는 것과 아울러, 그 편차를 크게 억제할 수 있다.
본 발명의 반도체 장치의 제조방법에 의하면 연장 드레인 영역을 위한 제 2 도전형 불순물을 반도체층에 도프하는 공정과, 매립영역을 위한 제 1 도전형 불순물을 반도체층에 도프하는 공정과, 제 2 도전형 불순물을 반도체층에 도프하고, 그에 따라 제 2 도전형 고농도 영역을 적어도 반도체층의 표면과 매립영역 사이에 형성하는 공정을 포함하기 때문에 매립영역과 반도체층 표면 사이에 높은 정밀도로 재현성이 좋고, 저항이 낮은 고농도 영역을 형성할 수 있다.
본 발명의 다른 반도체 장치에 의하면 적어도 일부분이 연장 드레인 영역 내에 포함되는 매립영역이 복수의 부분으로 분할되어 있기 때문에 내압을 유지하면서 반도체 장치의 온 저항을 감소시킬 수 있다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (38)

  1. 제 1 도전형의 반도체기판과, 상기 반도체기판 내에 형성된 제 2 도전형의 소스 영역과, 상기 반도체기판 내에 형성된 제 2 도전형의 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 영역과, 상기 채널 영역 상에 형성된 게이트 전극을 구비한 반도체 장치로,
    적어도 일부분이 상기 드레인 영역 내에 포함되는 제 1 도전형 매립영역과, 적어도 상기 반도체기판의 표면과 상기 매립영역 사이에 설치되고, 일부분이 드레인영역에 접하고 있으며, 상기 드레인 영역의 제 2 도전형 불순물 농도보다도 높은 제 2 도전형 불순물 농도를 갖는 고농도 영역과,
    상기 드레인영역의 주변에 형성되어 있고, 또한, 상기 매립영역에 접속되어 있는 제 1 도전형 불순물확산영역을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제 1 도전형 불순물 확산영역 내의 제 1 도전형 불순물 농도는 상기 반도체층 내의 제 1 도전형 불순물 농도보다 높은 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제 1항에 있어서,
    상기 고농도 영역은 상기 매립영역의 외주단부를 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 고농도 영역은 상기 매립영역의 외주단부 중 상기 드레인 영역의 연장방향으로 연장되는 부분의 적어도 일부를 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 고농도 영역은 상기 매립영역을 실질적으로 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 고농도 영역은 상기 매립영역에 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 고농도 영역의 두께는 0.5㎛ 이상 1㎛ 이하인 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서,
    상기 고농도 영역은 1 ×1017㎝-3 이상 1 × 1018㎝-3 이하의 제 2 도전형 불순물 농도를 갖는 부분을 포함하고 있는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서,
    동작시에 있어서, 상기 매립영역과 상기 드레인 영역 사이에 역바이어스를 인가하는 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 소스 영역, 채널 영역 및 드레인 영역을 포함하는 활성 영역이 소자 분리영역에 둘러싸여 있고,
    상기 소자 분리영역 내에는 제 1 도전형 불순물 확산영역이 형성되고, 상기 제 1 도전형 불순물 확산영역의 적어도 일부는 상기 매립영역과 전기적으로 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  14. 제 1항에 있어서,
    상기 고농도 영역은 상기 드레인 영역의 외주단부 중 상기 채널 영역에 인접하고 있는 부분으로부터 거리를 두고 형성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 거리는 상기 고농도 영역의 두께 이상인 것을 특징으로 하는 반도체 장치.
  16. 제 1항에 있어서,
    상기 고농도 영역의 하면과 상기 매립영역의 상면이 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  17. 삭제
  18. 삭제
  19. 제 1 도전형의 반도체기판과, 상기 반도체기판 내에 형성된 제 2 도전형의 소스 영역과, 상기 반도체기판 내에 형성된 제 2 도전형의 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 설치된 채널 영역과, 상기 채널 영역 상에 형성된 게이트 전극을 구비한 반도체 장치로,
    적어도 일부가 상기 드레인 영역 내에 포함되는 제 1 도전형 매립영역을 더 구비하고,
    상기 매립영역은 복수의 부분으로 나뉘어져 있고, 상기 복수의 부분 중 인접하는 부분 사이에는 드레인 전류를 흐르게 하기 위한 갭 영역이 존재하고 있으며, 상기 갭 영역의 배치방향이 드레인 전류의 전류방향을 따르도록 직선적으로 배열된 것을 특징으로 하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 매립영역의 상기 복수의 부분은 3개 이상인 것을 특징으로 하는 반도체 장치.
  21. 제 19항에 있어서,
    적어도 상기 반도체기판의 표면과 상기 매립영역 사이에 설치되고, 상기 드레인 영역의 제 2 도전형 불순물 농도보다 높은 제 2 도전형 불순물 농도를 갖는 고농도 영역을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  22. 제 21항에 있어서,
    상기 고농도 영역의 일부는 드레인 전극에 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  23. 제 21항에 있어서,
    상기 드레인 영역의 주변에 형성된 제 1 도전형 불순물 확산영역을 추가로 구비하고,
    상기 매립영역은 상기 제 1 도전형 불순물 확산영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제 23항에 있어서,
    상기 제 1 도전형 불순물 확산영역 내의 제 1 도전형 불순물 농도는 상기 반도체기판 내의 제 1 도전형 불순물 농도보다 높은 것을 특징으로 하는 반도체 장치.
  25. 제 21항에 있어서,
    상기 고농도 영역은 상기 드레인 영역의 연장방향을 따라 상기 매립영역의 외주단부 중 제 1 부분의 상방으로부터 제 2 부분의 상방으로 연장되는 부분을 포함하고 있고, 상기 매립영역의 외주단부의 상기 제 1 부분은 상기 제 2 부분보다 드레인 콘택트 영역에 가까운 것을 특징으로 하는 반도체 장치.
  26. 제 21항에 있어서,
    상기 고농도 영역은 상기 매립영역의 외주단부를 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  27. 제 21항에 있어서,
    상기 고농도 영역은 상기 매립영역의 외주단부 중 상기 드레인 영역의 연장방향으로 연장되는 부분의 적어도 일부를 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  28. 제 21항에 있어서,
    상기 고농도 영역은 상기 매립영역을 실질적으로 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  29. 제 21항에 있어서,
    상기 고농도 영역은 상기 매립영역에 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  30. 제 21항에 있어서,
    상기 고농도 영역의 두께는 0.5㎛ 이상 1㎛ 이하인 것을 특징으로 하는 반도체 장치.
  31. 제 21항에 있어서,
    상기 고농도 영역은 1×1017㎝-3 이상 1 × 1018㎝-3 이하의 제 2 도전형 불순물 농도를 갖는 부분을 포함하고 있는 것을 특징으로 하는 반도체 장치.
  32. 제 23항에 있어서,
    동작시에 있어서, 상기 매립영역과 상기 드레인 영역 사이에 역바이어스를 인가하는 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  33. 제 21항에 있어서,
    상기 소스 영역, 채널 영역 및 드레인 영역을 포함하는 활성영역이 소자 분리영역에 둘러싸여 있고,
    상기 소자 분리영역 내에는 제 1 도전형 불순물 확산영역이 형성되고, 상기 제 1 도전형 불순물 확산영역의 적어도 일부는 상기 매립영역과 전기적으로 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  34. 제 21항에 있어서,
    상기 고농도 영역은 상기 드레인 영역의 외주단부 중 상기 채널영역에 인접하고 있는 부분으로부터 거리를 두고 형성되어 있는 것을 특징으로 하는 반도체 장치.
  35. 제 34항에 있어서,
    상기 거리는 상기 고농도 영역의 두께 이상인 것을 특징으로 하는 반도체 장치.
  36. 제 31항에 있어서,
    상기 고농도 영역의 하면과 상기 매립영역의 상면이 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  37. 삭제
  38. 삭제
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