KR0174569B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR0174569B1
KR0174569B1 KR1019940017594A KR19940017594A KR0174569B1 KR 0174569 B1 KR0174569 B1 KR 0174569B1 KR 1019940017594 A KR1019940017594 A KR 1019940017594A KR 19940017594 A KR19940017594 A KR 19940017594A KR 0174569 B1 KR0174569 B1 KR 0174569B1
Authority
KR
South Korea
Prior art keywords
region
conductivity type
width
substrate
gate electrode
Prior art date
Application number
KR1019940017594A
Other languages
English (en)
Other versions
KR950004606A (ko
Inventor
마사끼 후나끼
Original Assignee
스즈이 다께오
니뽕 빅터 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스즈이 다께오, 니뽕 빅터 가부시끼 가이샤 filed Critical 스즈이 다께오
Publication of KR950004606A publication Critical patent/KR950004606A/ko
Application granted granted Critical
Publication of KR0174569B1 publication Critical patent/KR0174569B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

[목적]
미세화했을 때 리크 전류를 증가시키지 않고 임계치 전압을 내린다.
[구성]
게이트 전극(15)아래에 기판(11)과 동일한 도전형을 갖는 영역 Ⅰ이 있고, 그 아래에는 기판(11)과 반대의 도전형을 갖는 영역 Ⅱ가 있다. 또한, 이 영역 Ⅱ와 소스 영역(12)과의 사이 및 영역 Ⅱ와 드레인 영역(13)과의 사이에는 각각 기판(11)과 동일한 도전형을 갖는 영역 Ⅲ이 있다. 또한, 기판(11)을 영역 Ⅳ로 한다.

Description

반도체 장치 및 그 제조 방법
제1도는 본 발명에 따른 반도체 장치의 제1실시예를 도시한 구성도.
제2도는 제1도에 도시된 실시예의 요부를 도시한 요부 확대도.
제3도는 본 발명에 따른 반도체 장치의 다른 실시예를 도시한 구성도.
제4a 내지 제4e도는 본 발명에 따른 반도체 장치의 제조 방법의 일 실시예를 설명하기 위한 공정도.
제5도는 제4a도의 상태에서 열처리 했을 때의 실행불순물 프로파일을 도시한 그래프도.
제6a 내지 6c도는 영역 Ⅲ의 형성 방법의 다른 실시예를 설명하기 위한 공정도.
제7a, 7b도는 영역 Ⅲ의 형성 방법의 또 다른 실시예를 설명하기 위한 공정도.
제8도는 종래예를 도시한 구성도.
제9도는 종래예에 있어서 게이트 전압-드레인 전류의 관계를 도시한 그래프도.
제10도는 본 발명에 따른 반도체 장치의 제3실시예를 도시한 구성도.
제11a 내지 제11f도는 제10도에 도시된 본 발명에 따른 반도체 장치의 제3실시예의 제조 방법을 설명하기 위한 공정도.
제12도는 제3실시예의 전위 분포를 도시한 도면.
제13도는 제3실시예의 핫 일렉트론에 의해 발생된 홀의 흐름을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 11, 21 : 기판 2, 12, 22 : 소스 영역
3, 13, 23 : 드레인 영역 4, 14, 24 : 게이트 산화막(게이트 절연막)
5, 15, 25 : 희생 산화막 16, 28 : B(붕소) 주입층(영역 Ⅰ)
17, 29 : P(인) 주입층(영역Ⅱ) 18 : CVD 절연막
26 : 사이드 스페이서 27 : LDD영역
30 : n층
본 발명은 반도체 장치 및 그 제조방법, 특히 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 그 제조 방법에 관한 것이다.
[종래 기술]
종래의 MOSFET는 제8도에 도시된 바와 같이 기판(1)에 불순물을 확산하여 소스 영역(2)과 드레인 영역(3)을 형성하고, 게이트 산화막(4)을 사이에 두고 게이트 전극(5)이 설치되어진 구조로 되어 있다. 그리고, 이와 같은 구조의 MOSFET를 미세화하면 소스 영역(2)과 드레인 영역(3)의 간격이 좁아지고, 이들 사이에서 도통하는 관통 현상이 생기기 때문에 이것을 방지하기 위해서, 기판(1)의 불순물 농도를 상승시킬 필요가 있다.
이를 위해, 게이트 전압을 걸었을 때 게이트 전극(5) 아래의 공핍층 폭은 좁아지고, 게이트 산화막(4) 계면에서의 수직 전계가 확대되기 때문에, 캐리어의 이동도가 감소하여 트랜지스터의 구동 능력이 감소하는 원인이 되어 왔다.
그런데, MOSFET는 미세화함에 따라 전원 전압이 내려가는 경향이 있으므로 이에 따라 임계치 전압도 내릴 필요가 있다. 그러나, 기판(1)의 불순물 농도를 올리면 임계치 전압도 올라가게 된다. 그래서, 기판(1)과 반대의 도전형 불순물을 기판(1)의 표면에 도입해서 외견상의 임계치 전압을 내리도록 하고 있다.
[발명이 해결하려는 과제]
기판(1)과 반대의 도전형(導電型)의 불순물을 기판(1)의 표면에 도입했을 경우, 외견상의 임계치 전압은 내려가지만, 전압이 0V일 때 드레인 전류(리크 전류)치는 증대하는 문제가 있었다.
이것은, 제9도에 도시된 게이트 전압-드레인 전류의 그래프에서도 판명되듯이 임계치 전압 이하의 영역으로 드레인 전류를 한자리 내리는데 필요한 게이트 전압을 나타내는 S계수의 특성은 기판(1)의 불순물 농도에 의존하지만, 기판(1)의 불순물 농도는 변하지 않기 때문에, S계수는 변하지 않고, 단순히 임계치를 내리면 리크 전류가 증가하게 되었다. 따라서, 리크 전류를 증가시키지 않고 임계치 전류를 내리는 동시에 S계수도 내릴 필요가 있다.
또한, 기판(1)의 불순물 농도를 올리면 소스 영역(2) 및 드레인 영역(3) 아래의 공핍층 폭은 감소하고, 각 영역(2, 3)의 용량은 증대하기 때문에, MOSFET의 지연 시간이 증대하고 동작 속도가 저하하는 문제가 있었다.
그래서, 본 발명은, 상기 과제를 해결한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
상기 과제를 해결하기 위한 수단으로서, 제1도전형을 갖는 반도체 기판상에 얇은 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 이 게이트 절연막의 아래 방향으로 이 게이트 전극의 양측에 설치되어진 제2도전형을 갖는 소스 영역 및 드레인 영역을 구비한 반도체 장치에 있어서, 상기 게이트 절연막의 아랫방향에서 상기 게이트 절연막과 상기 소스 영역 및 게이트 영역에 접하지 않도록하여 상기 기판내에 형성된 제2도전형을 갖는 제2영역과, 제1도전형을 가지고 상기 게이트 절연막과 제2의 영역간에 형성되며, 상기 게이트 전극에 전압을 걸었을 때 형성된 공핍층의 폭과, 상기 제2영역간의 pn 접합에 의한 공핍층의 폭을 합한 폭보다 작은 폭의 제1영역과, 제1도전형을 가지고, 상기 제2영역과 상기 소스영역 및 상기 드레인 영역간에 각각 형성되며, 상기 소스 영역에 의한 공핍층 폭과 상기 제2영역과의 pn접합에 의한 공핍층의 폭을 합한 폭보다 큰 폭의 제3영역을 갖는 것을 특징으로 하는 반도체 장치, 및 제1도전형을 보유한 반도체 기판에 제2도전형을 갖는 불순물을 주입하여 제2영역을 형성하는 공정과, 상기 반도체 기판에 제1도전형을 갖는 불순물을 주입하여 제2영역보다도 표면측에 제1영역을 형성하는 공정과, 상기 반도체 기판 표면에 얇은 게이트 절연막을 형성하는 공정과, 이 게이트 절연막상에 게이트 전극을 형성하는 공정과, 이 게이트 전극을 마스크로 해서 상기 제2영역의 불순물 농도보다도 짙게 되도록 제3영역을 형성하기 위한 제1도전형을 갖는 불순물을 상기 제2영역에 중첩되는 위치에 주입하는 공정과, 상기 게이트 전극을 마스크로 해서 제2도전형을 갖는 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것이다.
[실시예]
우선, 본 발명의 반도체 장치의 제1 실시예인 MOSFET의 구조를 제1도에 도시하고, 그 요부 확대도를 제2도에 도시하여 이하에 설명한다.
이 MOSFET는 게이트 전극(15)아래에 기판(11)과 동일 도전형을 갖는 영역 Ⅰ이 있고, 그 아래에는 기판(11)과 반대의 도전형을 갖는 영역 Ⅱ가 있다. 또한, 영역 Ⅱ와 소스 영역(12)과의 사이 및 영역 Ⅱ와 드레인 영역(13)과의 사이에는 각각 기판(11)과 동일 도전형을 갖는 영역 Ⅲ이 있다. 또한, 기판(11)을 영역 Ⅳ로 한다. 따라서, 기판(11)을 P형으로 하면, 영역 Ⅰ, 영역 Ⅲ, 영역 Ⅳ는 P형으로 되고, 영역 Ⅱ, 소스영역(12), 드레인 영역(13)은 n형이 된다. 또한, 기판(11)이 n 형인 경우에는 각각 반대의 도전형이 된다.
그리고, 각각의 영역은, 다음과 같은 조건을 만족하고 있다.
영역 Ⅰ의 깊이 방향 폭(W1)은 게이트 바이어스에 의한 공핍층 폭(Wg)과 영역 Ⅱ의 접합에 의한 공핍층 폭(Wj1)의 합보다도 작게한다(W1Wg+Wj1).
영역 Ⅱ의 깊이 방향 폭(W2)은 임의이다.
영역 Ⅲ의 깊이 방향 폭(W3)은 영역 Ⅱ의 깊이 방향 폭(W2)보다도 크게 한다(W3W2). 영역 Ⅲ의 횡방향 폭(W13)은, 영역 Ⅱ의 드레인 영역(13)에 의한 공핍층 폭(Wd)과 영역 Ⅱ와의 접합에 의한 공핍층 폭(Wj3)의 합계보다도 크게 한다(W13Wd+Wj3).
또한, 바람직한 조건으로서, 영역 Ⅳ의 기판 농도 N4를 그밖의 모든 영역(Ⅰ, Ⅱ, Ⅲ)의 농도(N1, N2, N3)보다도 묽게 한다(N4N1, N2, N3).
이와 같은 조건은 다음과 같은 작용을 나타낸다.
영역 Ⅰ은 동작시에 반전 상태가 되며, 캐리어의 전도를 담당하는 채널 영역이다. 그리고, 영역 Ⅰ의 불순물 농도에 의해 이 MOSFET의 임계치 전압이 제어된다.
영역 Ⅱ는 영역 Ⅰ과 pn 접합하고 있기 때문에 영역 Ⅰ을 이의 접합에 의해 공핍화시킨다. 따라서 영역 Ⅱ는 게이트 전극(15)에 전압을 걸었을 때 영역 Ⅰ의 공핍화를 돕고, 게이트 전극(15)에서 바라본 외견상의 용량을 저감함과 동시에 임계치 전압을 저감한다.
영역 Ⅲ은 드레인 영역(13)의 공핍층이 넓어져서, 영역 Ⅱ와 드레인 영역(13)이 도통하는 것을 방지한다. 또한, 영역 Ⅲ은 영역 Ⅰ과 영역 Ⅳ를 묶어서 영역 Ⅰ의 전위를 안정시키고 있다.
영역 Ⅳ의 불순물 농도는 소스 영역(12)과 드레인 영역(13)의 용량을 결정한다. 펀치스루(punch through) 방지는 영역 Ⅲ이 행하고 있기 때문에 영역 Ⅳ의 불순물 농도는 이것을 고려하지 않고 결정할수 있고, 소스 영역(12)과 드레인 영역(13)의 용량을 감소시키기 위해 저농도로 한다.
또한, 제3도에 도시한 바와 같이, 제조 공정 관계에서, 소스 영역(12) 및 드레인 영역(13)의 아래측에 영역 Ⅲ이 끼워져 나오는 구조로 형성된 것이다(제2실시예). 이 경우, 소스 영역(12) 및 드레인 영역(13)에 접해 있는 영역 Ⅲ의 불순물 농도가 소스 영역(12) 및 드레인 영역(13)의 용량을 결정하지만, 영역 Ⅲ의 끼워져 나온 부분의 깊이 방향 폭(W3a)가 드레인의 공핍층 폭(Wd)보다 작은 경우(W3aWd), 드레인의 공핍층이 영역 Ⅳ까지 연장되었기 때문에 이 경우에도 소스 영역(12)는 드레인 영역(13)의 용량을 절감시킬 수 있다.
이와같은 구조의 MOSFET는 다음과 같이 제조가능하다. 제조 공정을 제4A 내지 4D도에 도시한다. 우선, 제4a도에 도시된 바와 같이 영역 Ⅳ인 불순물 농도 1.5×1016㎝-3의 P형 기판(11)의 표면에 산화막(14a)을 형성하고, 이 희생 산화막(14a)을 통하여 기판(11)에 B(붕소)를 25Kev, 1.5×10-2㎝-12, P(인)를 160KeV, 2.5×1012㎝-2주입하면, 희생 산화막(14a)의 아래에, 영역 Ⅰ로 되는 B도핑층(16)이 형성되고, 그 아래에는 영역 Ⅱ로 되는 P도핑층(17)이 형성된다. 그리고, 열처리는 후술하는 소스 영역(12) 및 드레인 영역(13)의 활성화를 위한 열처리와 동시에 행하여, 영역 Ⅰ, Ⅱ를 형성하는 것이며, 이 시점에서 열처리를 행하여 실행 불순물 프로파일을 취하면 제5도에 도시된 바와 같이 기판(11)의 표면측으로부터 차례대로, 영역 Ⅰ, 영역 Ⅱ 및 기판(11)인 영역 Ⅳ가 형성되어 있는 것이 판명된다. 즉, 제5도의 그래프의 횡축은 이 반도체의 표면으로부터의 깊이를 나타내고, 종축은 실질적인 불순물량을 나타내고 있다.
그리고 제4b도에 도시된 바와 같이, B, P의 주입후(열처리를 행하지 않고)게이트 산화막(게이트 절연막)(14)을 다시 형성하고 나서 다결정실리콘 박막을 형성하고, 에칭하여 게이트 전극(15)을 형성한다.
또한, 소스 영역(12) 및 드레인 영역(13)에 사용되는 불순물과의 확산 계수차를 이용하여, 영역 Ⅲ을 형성한다. 우선, 제4c도에 도시된 바와 같이, 게이트 전극(15)을 마스크로하여 영역 Ⅱ을 완전히 덮도록, 영역 Ⅱ에 주입한 P보다도 많은 B를 주입한다.
또한, 제4d도에 도시된 바와 같이, 소스 영역(12) 및 드레인 영역(13) 형성용의 As(비소)를 B(붕소)보다 많이 주입하여, 열처리를 행하면, 제4e도에 도시된 바와 같이 확산 계수가 큰 B가 As보다 더 확산되어, 영역 Ⅲ을 형성하고, 제1도에 도시된 바와 같은 MOSFET를 제조하는 것이 가능하다.
또한, 영역 Ⅲ은 다른 방법에 의해서도 형성 가능하다. 이 방법을 제6a 내지 6c도까지 동일하게 행하고, 게이트 전극(15)을 마스크로하여 B를 주입한 상태를 제6a도에 도시한다.
그리고, 제6b도에 도시된 바와 같이 SiO2의 CVD 절연막(18)을 표면에 형성하고서, 소스 영역(12) 및 드레인 영역(13) 형성용 As를 주입한다. 이 때, 게이트 전극(15)의 측면에 형성된 막 CVD 절연막(18)의 두께분 만큼, B보다 As가 더 외측으로 주입되기 때문에, 제6c도에 도시된 바와 같이, 영역 Ⅲ으로 되는 부분이 가능하다. 그리고, 최종적으로 열처리를 행하면, 제1도에 도시된 바와 같은 MOSFET을 제조할 수 있다.
이 방법에서는, CVD 절연막(18)의 막두께를 제어하는 것에 의해 영역 Ⅲ의 횡방향 폭(W13)을 변화시키는 것이 가능하기 때문에 확산만으로 영역 Ⅲ을 형성하는 경우에 비해서, 영역 Ⅲ의 횡방향 폭(W13)을 간단하게 제어하는 것이 가능하다.
또한, 영역 Ⅲ의 다른 형성 방법을 제7a, 7b도와 함께 설명한다.
먼저, 제4a, 4b도까지 동일하게 제조한다. 다음에 제7a도에 도시된 바와 같이, 게이트 전극(15)을 마스크로하여 B를 경사 이온 주입한다. 이 경사 이온 주입에 의해 게이트 전극(15)의 아래측에도 B가 주입된다. 그후 제7b도에 도시된 바와 같이, 게이트 전극(15)을 마스크로하여 소스 영역(12) 및 드레인 영역(13) 형성용의 As를 주입하면, 게이트 전극의 아래측에 영역 Ⅲ으로 되는 B주입의 영역이 남는다. 그리고, 마지막에 열처리를 하면, 제1도에 도시된 바와 같이 MOSFET를 제조할 수 있다.
이 경우에도, 경사 이온 주입을 제어함으로써, 영역 Ⅲ의 횡방향 폭(W13)을 간단히 제어할수 있다.
또한, 본 발명에 따른 반도체 장치의 제3실시예를 도면을 참조하여 설명한다.
제10도는 본 발명에 따른 반도체 장치의 제3실시예를 도시한 구성도이며, LDD구조를 가지는 것이다. 이 LDD구조의 특성은 특개평 제95-135316호(1995년 5월 23일 공개)[특원평 93-303367(93. 11. 9)]로 상세히 기재되어 있다.
그리고, 제1실시예에서는 영역 Ⅲ의 횡방향 폭이 영역 Ⅱ의 드레인 영역(13)에 의한 공핍층 폭과 영역 Ⅱ의 접합에 의한 공핍층 폭의 합보다도 크게 되어 있지만, 이 제3실시예에서는 영역 Ⅲ의 횡방향 폭이 영역 Ⅱ의 드레인 영역(23)에 의한 공핍층 폭과 영역 Ⅱ의 접합에 의한 공핍층 폭의 합보다도 적으며 영역 Ⅱ의 소스 영역(22)에 의한 공핍층 폭과, 영역 Ⅱ의 접합에 의한 공핍층 폭의 합보다도 큰 값의 가진다.
일반적으로, 드레인 전압의 작용에 의해, 드레인 영역(13)에 의한 공핍층 폭이 소스 영역(12)에 의한 공핍층 폭 보다도 크게 되므로 본 실시예와 같은 영역 Ⅲ의 횡방향 폭으로 설정할 수 있다.
제10도에 도시된 MOSFET의 구성을 간단히 설명하면, 게이트 전극(25)의 양측에는, 비전도성 사이드 스페이서(side spacer)(26)가 있고, 게이트 산화막(24)을 사이에 두고 게이트 전극(25)아래에 기판(21)과 동일한 도전형을 갖는 영역 Ⅰ가 있다. 그리고, 그 아래에는 기판(21)과 반대의 도전형을 갖는 영역 II가 있다. 또한, 이 영역 Ⅱ와 소스 영역(22)과의 사이 및 영역 Ⅱ와 드레인 영역(23)과의 사이에는, 각각 기판(21)과 동일한 도전형을 갖는 영역 Ⅲ이 있다. 또, 영역 Ⅰ과 소스 영역(22)과의 사이 및 영역 Ⅰ과 드레인 영역(23)과의 사이에는, LDD영역(27)이 형성되어 있다. 또한, 기판(21)을 영역 Ⅳ로 한다. 따라서, 기판(21)을 P형으로 하면, 영역 Ⅰ, Ⅱ, Ⅳ는 P형으로 되고, 영역 Ⅱ, 소스 영역(22), 드레인 영역(23), LDD 영역(27)은 n형으로 된다, 또한, 기판(21)이 n형인 경우에는, 각각 반대인 도전형이 된다.
이 MOSFET제조 방법을 제11a 내지 11f 도를 참조하여 설명한다.
먼저, 제11A도에 도시된 바와 같이, 영역 Ⅳ와 불순물 농도 1.5×1016㎝-3의 P형 기판(21)의 표면에 두께 500A(옹스트롬)의 희생 산화막(24a)을 형성하고, 이 희생 산화막(24a)를 통하여 기판(21)에 B(붕소)를 주입 전압 25KeV, 주입량 6.8×1012㎝-2로 주입한 후, P(인)를 105KeV의 주입 전압, 주입량 6.3×1012㎝-2로 주입하면, 희생 산화막(24a)의 아래에 영역 Ⅰ로 되는 B 주입층(28)이 형성되며, 또 그 아래에는 영역 Ⅱ로 되는 P주입층(29)이 형성된다. 또한, 이 불순물의 열처리는, 후술하는 소스 영역(22) 및 드레인 영역(23)의 활성화를 위한 열처리와 동일하게 행하여, 영역 Ⅰ, Ⅱ를 형성한다.
그리고, 제11b도에 도시된 바와 같이, B, P의 주입후, 희생 산화막(24a)을 제거하고 나서 두께 60A의 게이트 산화막(24)을 다시 형성하고, 다결정실리콘 박막을 피복시키고 나서 이것을 에칭하여 폭 0.4㎛의 N+형 다결정실리콘 게이트 전극(25)을 형성한다.
또한, 제11c도에 도시된 바와 같이, 게이트 전극(25)을 마스크로하여 영역 Ⅱ가 형성된 깊이 위치에 B를 주입 전압 40KeV, 주입량 5.0×1012㎝-2로 주입하여 영역 Ⅲ을 형성한다.
그 뒤, 제11d도에 도시된 바와 같이, 게이트 전극(25)을 마스크로 하여, 주입 전압 25KeV, 주입량 4.0×1013㎝-2로 As(비소)를 주입하여 B주입층(28)의 표면측에 LDD영역(27)으로 되는 n-층(30)을 형성한다.
그리고, 제11e도에 도시된 바와 같이, 폭 0.2㎛의 사이드 스페이스(26)를 게이트 전극(25)의 양 사이드에 형성한다. 이 사이드 스페이서(26)는, SiO2막을 전체면에 피복하여 RIE법 등의 이방성 에칭을 행함으로써 형성할 수 있다.
이 상태에서 제11f도에 도시된 바와 같이, 게이트 전극(25) 및 사이드 스페이서(26)를 마스크로 하여, 주입 압력 50KeV, 주입량 4.0×1013㎝-2로 As를 주입하여 n-층(30) 및 B주입층(28)의 사이드 스페이서(26)의 아래측보다도 외측에 소스 영역(22)과 드레인 영역(23)을 형성한다.
마지막으로 900℃에서 40분간 열처리를 행하므로써, 제10도에 도시된 바와 같은 MOSFET를 제조할 수 있다.
그리고, 이와같이하여 제조된 MOSFET에 게이트 전압, 소스 전압, 기판 전압을 전부 0V로하여 드레인 전압 2V로 인가한 때의 진성 실리콘 전위를 기준으로 한 전위 분포도를 제12도에 도시한다. 또한, 제12도에 사용되고 있는 숫자는, 제12도의 우측에 표시된 전위의 등고선을 표시하기 위한 번호이고 다른 도면에서 사용하고 있는 부호와는 다른 것이다.
제12도로부터 판단할 수 있는 바와 같이, 영역 Ⅱ는 드레인 전압의 영향을 받아서, 드레인측의 전위가 소스측의 전위보다도 상승하고 있다. 그렇지만, 소스측 근방의 영역 III의 전위가 안정되어 있기 때문에, 소스측의 영역 Ⅲ을 통하여 채널의 전위도 안정되어 있다. 그 결과, MOSFET의 특성에 문제가 발생되지 않는다.
또한, 제13도에 드레인 근방에서 핫 일렉트론(hot electron)에 의해 발생된 홀의 흐름(기판 전류)을 나타낸다.
이 MOSFET는, 소스측에서 영역 Ⅲ이 공핍화되어 있지 않고, 영역 Ⅰ과 전기적으로 접속되어 있기 때문에, 드레인 영역(23)에서 발생된 혹은, 영역 Ⅱ와의 경계로 나아가는 소스측의 영역 Ⅲ을 통하여 기판(21)으로 흐르고 있다. 그리고 이 경로가 존재하는 것에 의해, 홀이 영역 Ⅰ의 채널 영역에 고여서 채널의 전위가 상승하여, 드레인 전류가 이상 상승하는 킹크(kink) 효과가 발생되는 것을 방지하고 있다.
따라서, 제1실시예에서는 드레인측의 영역 Ⅲ이 공핍화되지 않도록 하고 있었지만, 본 제3실시예와 같이 드레인 측의 영역 Ⅲ이 공핍화되어 영역 Ⅱ와 드레인 영역(23)이 연결되어 있어도 소스측의 영역 Ⅲ이 공핍화되지 않는다면, MOSFET의 특성이 안정된다.
다시말하면, 영역 Ⅲ의 폭은 드레인 영역(23)에 의한 공핍층 폭에 관계되어, 소스 영역(22)에 있는 공핍층 포고가 영역Ⅱ의 접합에 의한 공핍층 폭의 합보다도 큰 값으로 되면 좋으며, 반도체 장치의 설계 자유도를 증대시킬 수 있다.
[발명의 효과]
본 발명의 반도체 장치는, 미세화 했을 때에도 불순물 농도를 상승시키지 않고 임계치 전압을 내리는 것이 가능하기 때문에 리크 전류를 증가시키지 않고 양호한 특성을 얻을수 있다.
또한, 소스 영역 및 드레인 영역 아래의 공핍층 폭이 감소하지 않기 때문에, 지연 시간의 증대나 동작 속도의 저하를 초래하지 않고 반도체 장치의 미세화가 가능하게 된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 양호한 특성을 갖는 반도체 장치를 제조할 수 있게 하는 효과가 있다.

Claims (6)

  1. 제1도전형을 갖는 반도체 기판(11)상에 얇은 게이트 절연막(14)을 사이에 두고 형성된 게이트 전극(15)과, 상기 게이트 절연막(14)아래 방향으로 상기 게이트 전극(15)의 양측에 설치되어진 제2도전형을 갖는 소스 영역(12) 및 드레인 영역(13)을 구비한 반도체 장치에 있어서, 상기 게이트 절연막(14)의 아래 방향으로 상기 게이트 절연막(14)과 상기 소스 영역(12) 및 상기 드레인 영역(13)에 접하지 않도록하여 상기 기판(11)내에 형성된 제2도전형을 갖는 제2영역과, 제1도전형을 가지고, 상기 게이트 절연막(14)과 상기 제2영역 사이에 형성되며 상기 게이트 전극(15)에 전압을 인가하였을 때 형성되는 공핍층의 폭(Wg)과 상기 제2영역과의 pn 접합에 의한 공핍층 폭을 합한 폭(Wj1)보다도 작은 폭의 제1영역과, 제1도전형을 가지고, 상기 제2영역과 상기 소스 영역(12) 및 상기 드레인 영역(13)사이에 각각 형성하며, 상기 소스 영역에 의한 공핍층 폭과 상기 제2 영역과의 pn 접합에 의한 공핍층 폭을 합한 폭보다도 큰 폭의 제3영역을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제3영역 불순물 농도가 상기 제2영역 불순물 농도보다도 높은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 기판의 불순물 농도가 제3영역의 불순물 농도 보다도 묽고, 또한 드레인 영역(13)에 의한 공핍층이 상기 기판(11)까지 도달하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제1도전형을 갖는 반도체 기판(11)에 제2도전형을 갖는 불순물을 주입하여 제2영역을 형성하는 공정과, 상기 반도체 기판(11)에 제1도전형을 갖는 불순물을 주입하여 상기 제2영역보다도 표면측에 제1영역을 형성하는 공정과, 상기 반도체 기판(11)표면에 얇은 게이트 절연막(14)을 피복시키는 공정과, 상기 게이트 절연막(14)상에 게이트 전극(15)을 형성하는 공정과, 상기 게이트 전극(15)을 마스크로하여 제2영역의 불순물 농도보다도 진하게 되도록 제3영역을 형성하기 위한 제1도전형을 갖는 불순물을 상기 제2영역에 중첩되는 위치에 주입하는 공정과, 상기 게이트 전극(15)을 마스크로하여 제2도전형을 가지는 불순물을 주입하여 소스 영역(12) 및 드레인 영역(13)을 형성하는 공정으로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 반도체 기판(11) 및 게이트 전극(15)상에 절연막을 형성하고 나서, 제2도전형을 갖는 불순물을 주입하여 소스 영역(12) 및 드레인 영역(13)을 형성하는 것에 의해, 상기 절연막의 막두께로 제3영역의 폭을 제어하도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 경사 이온 주입을 이용하여 제3영역을 형성하기 위한 제1도전형을 가지는 불순물을 제2영역에 중첩되는 위치에 주입하도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019940017594A 1993-07-30 1994-07-21 반도체 장치 및 그 제조방법 KR0174569B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP20886793 1993-07-30
JP93-208867 1993-07-30
JP5315811A JP2858623B2 (ja) 1993-07-30 1993-11-24 半導体装置及びその製造方法
JP93-315811 1993-11-24

Publications (2)

Publication Number Publication Date
KR950004606A KR950004606A (ko) 1995-02-18
KR0174569B1 true KR0174569B1 (ko) 1999-02-01

Family

ID=26517090

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940017594A KR0174569B1 (ko) 1993-07-30 1994-07-21 반도체 장치 및 그 제조방법

Country Status (2)

Country Link
JP (1) JP2858623B2 (ko)
KR (1) KR0174569B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001082379A1 (fr) * 2000-04-21 2001-11-01 Hitachi, Ltd. Dispositif semi-conducteur

Also Published As

Publication number Publication date
JPH0794723A (ja) 1995-04-07
KR950004606A (ko) 1995-02-18
JP2858623B2 (ja) 1999-02-17

Similar Documents

Publication Publication Date Title
US5510279A (en) Method of fabricating an asymmetric lightly doped drain transistor device
EP0422940B1 (en) Method of forming a DMOS transistor
KR910000929B1 (ko) 금속 산화물 반도체 전계 효과 트랜지스터
KR960001609B1 (ko) Mosfet 구조물 및 이의 제조 방법
US5463237A (en) MOSFET device having depletion layer
KR0175276B1 (ko) 전력반도체장치 및 그의 제조방법
EP0248292B1 (en) Semiconductor device having a high breakdown voltage
US6426258B1 (en) Method of manufacturing a semiconductor integrated circuit device
EP0487220A2 (en) SOI-Field effect transistor and method of manufacturing the same
US6054737A (en) High density MOS technology power device
KR100236098B1 (ko) 반도체소자 및 그 제조방법
KR0159141B1 (ko) 다수의 불순물층을 포함하고 있는 반도체장치 및 그 제조방법
US5238857A (en) Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure
KR100606530B1 (ko) 반도체 장치
KR900008153B1 (ko) 고신뢰성 반도체 장치와 그 제조 방법
US20020050618A1 (en) Semiconductor device and manufacturing method thereof
US5750416A (en) Method of forming a lateral field effect transistor having reduced drain-to-source on-resistance
KR0174569B1 (ko) 반도체 장치 및 그 제조방법
US4216038A (en) Semiconductor device and manufacturing process thereof
KR100257074B1 (ko) 모스팻 및 이의 제조방법
US5215936A (en) Method of fabricating a semiconductor device having a lightly-doped drain structure
KR100252747B1 (ko) 플래쉬메모리소자및그제조방법
KR100206193B1 (ko) 전력반도체장치 및 그의 제조방법
JP2880885B2 (ja) 半導体集積回路装置及びその製造方法
KR0137996B1 (ko) 엘디디 구조의 모스펫 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee