KR960001609B1 - Mosfet 구조물 및 이의 제조 방법 - Google Patents

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Abstract

내용 없음.

Description

MOSFET 구조물 및 이의 제조 방법
제1도는 종래 기술의 저농도 도프된 드레인(LDD) MOSFET 구조물의 단면도.
제2도는 종래 기술의 매입되고, 저농도 도프된 드레인(BLDD) MOSFET 구조물의 단면도.
제3도는 본 발명에 따른 쉬프트되고, 매입되며, 저농도 도프된 드레인(SBLDD) MOSFET 구조물의 부분단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : MOSFET 구조물 2 : 드레인영역
16 : 팁 영역 18 : 주입된 매입 영역
20 : 블로킹 영역 22 : 박막산화물층
24 : 폴리 실리콘 게이트 26a : 스페이서
30 : 최대 전계 영역
본 발명은 집적 회로에 관한 것으로, 특히 집적 회로용 MOSFET 구조물에 관한 것이다.
집적 회로 장치의 공통 형태는 금속 산화물 전계 효과 트랜지스터(MOSFET)이다. MOSFET는 소오스 영역, 드레인 영역, 소오스와 드레인 영역 사이에 연장된 채널 영역, 및 채널 영역 상에 제공된 게이트 구조물을 포함한다. 게이트 구조물은 도전성 게이트, 및 채널 영영으로부터 게이트를 분리시키는 박막 산화물층을 포함한다.
동작적으로, 바이어싱 전위는 MOSFET의 소오스와 드레인 영역 사이에 제공된다. 대부분의 집적 회로용의 표준 MOSFET 소오스/드레인 바이어스 전압은 5V이다. 제어 전압이 게이트에 인가될 때, 공핍 영역이 채널 영역 내에 형성될 수 있어, 소오스 영역으로부터 드레인 영역에 전류가 흐를 수 있게 된다. 그러므로, MOSFET는 게이트에 인가된 제어 전압의 레벨에 응답하는 스위치로서 작용할 수 있다.
"고온 전자 효과"로 알려진 곤란한 현상은 MOSFET가 더욱 작게 제조될 때 발생한다. MOSFET의 크기가 감소되면, 소오스 영역과 드레인 영역 사이의 거리가 더 작게 되고, 일정한 소오스/드레인 바이어스 전압을 취하면, 드레인 영역 근처의 전계 세기가 상당히 증가한다.
고전계 세기는 전자를 신속하게 가속시키어, "고온" 전자를 형성시킨다. 고온 전자는 드레인 영역의 근처의 게이트 구조물의 박막 산화물층 내에 트랩(trap)되는 경향이 있다. 전하가 박막 산화물내에 축적되므로, MOSFET의 임계 전압이 변하고, MOSFET의 속도 및 효율이 크게 감소될 수 있다.
제1도에서, 고온 전자 효과를 감소시키는 종래 기술의 MOSFET 구조물은 소오스 및 드레인 영역에서 저농도 도프된 팁(tip)을 포함한다. 드레인 팁이 드레인 영역 자체보다 더욱 저농도 도프되기 때문에, 채널 근처의 전계는 약해진다. 결국, 채널 전류는 많은 고온 전자를 발생시키지 못하게 되어, 고온 전자 효과를 감소시킨다. 이 종래 기술의 구조물은 "저농도 도프된 드레인" 또는 "LDD”구조물로서 공지되어 있다.
제1도의 종래 기술의 구조물은 고온 전자 효과를 감소시키지만, 이것을 완전히 제거시키지 않는다. LDD구조물보다 약간 개량된 "매입되고 저농도 도프된 드레인" 또는 "BLDD"구조물로서 공지된 다른 종래 기술의 구조물은 제2도에 도시되어 있다. LDD구조물과 같이, BLDD구조물은 트랜지스터의 소오스 영역 및 드레인 영역 근처에 한 쌍의 저농도 도프된 팁들을 포함한다. 그러나, BLDD는 부수적으로 드레인 및 소오스 영역보다 저농도 도프되지만, 팁 영역보다 고농도 도프된 한 쌍의 매입된 주입 영역을 MOSFET의 칩 영역 아래에 포함한다. 드레인 매입 주입 영역은 드레인 팁 영역보다 낮은 저항을 갖고 있기 때문에 채널 전류를 하향편향시킨다.
이론적으로, BLDD구조물로 채널 전류를 하향 편향시키면 박막 산화물층 내에 모이는 고온 전자의 수를 감소시키게 된다. 그러나, 매입된 주입 영역이 저농도 도프된 영역보다 고농도 도프되기 때문에 BLDD구조물의 전계 세기는 제1도의 구조물로 발생된 전계보다 크게 되어, 채널 전류의 전자를 크게 가속시킨다. 결과적으로, 고온 전자 효과에 대한 BLDD구조물의 면역성은 LDD구조물의 면역성 보다 약간 좋게 된다.
BLDD구조물이 갖고 있는 문제점은, 전류가 제2도에 파선으로 도시한 바와 같이, 매입된 주입 영역들 사이로 흐르는 경우에 "펀치-스루(punch-through)”하기 위한 전위이다. 이것이 발생한 경우에, MOSFET는 과대한 누설 전류를 갖게 되고, 게이트에 인가된 제어 전압에 완전히 응답하지 못하게 된다.
LDD 및 BLDD 구조물은 유사한 공정에 의해 제조될 수 있다. 예를 들어, 폴리실리콘 게이트가 우선 박막 산화층 상에 형성될 수 있다. 그 다음에는, 저농도 도프된 영역이 우선 이온 주입에 의해 형성될 수 있다. 팁 영역은 주로 "측면 스캐터링(side scattering)” 효과로 인해 채널 영역내로 돌출한다. BLDD구조물의 경우에는, 그 다음에 매입된 주입 영역이 고 에너지 이온 주입에 의해 형성될 수 있다. 매입된 주입 영역은 이 매입된 주입 영역에 필요한 고 에너지가 측면 스캐터링 효과를 증가시키기 때문에 채널 영역 내로 더욱 균일하게 확장된다. 그 다음으로, LDD 및 BLDD장치의 경우에는, 산화물 스페이서가 폴리실리콘 게이트의 측면을 따라 형성되고, 소오스 및 드레인 영역이 이온 주입에 의해 형성된다. 또한, 소오스 및 드레인 영역은 측면 스캐터링 효과로 인해 채널 영역을 향해 돌출한다.
본 발명의 목적은 고온 전자 효과로부터 비교적 면역성이 있는 MOSFET구조물을 제조하기 위한 것이다.
본 발명의 다른 목적은 서브미크론(submicron) MOSFET구조물을 제조하기 위한 간단하고, 경제적이며, 신뢰할 만한 방법을 제공하기 위한 것이다.
요약하여 말하면, 본 발명의 MOSFET 구조물은 트랜지스터의 채널 영역과 드레인 영역 사이에 배치된 드레인 팁 영역, 및 드레인 팁 영역 아래에 배치되고 드레인 영역을 향해 측 방향으로 쉬프트(shift)된 드레인 매입 영역을 포함한다. 드레인 매입 영역은 드레인 영역보다 덜 고농도 도프되고, 드레인 팁 영역은 매입 영역보다 덜 고농도 도프된다. MOSFET 구조물은 드레인 팁 영역과 드레인 영역 사이에 배치되지만 드레인 매입 영역 상에 배치된 진성 드레인 블로킹(blocking) 영역을 선택적으로 포함할 수 있다. 본 발명의 MOSFET 구조물은 채널 전류를 박막 산화물층으로부터 멀리 드레인 매입 영역내로 편향시킨다.
본 발명의 방법은 반도체 기판의 채널 영역 상에 게이트 구조물을 형성하는 단계, 기판 내에 팁 영역을 형성하는 단계, 게이트 구조물을 향해 스페이서를 형성하는 단계, 기판 내에 매입 영역을 주입하는 단계, 스페이서를 확장하는 단계, 및 소오스 영역과 드레인 영역을 형성하는 단계를 포함한다. 이 방법은 또한, 팁 영역과 소오스 및 드레인 영역들 사이에 블로킹 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 장점은 종래의 LDD 및 BLDD MOSFET 구조물 보다 고온 전자 효과에 대한 면역성이 상당히 큰 MOSFET 구조물을 제공한다는 것이다.
본 발명의 다른 장점은 서브미크론 MOSFET 구조물을 제조하기 위한 용이하고, 신뢰할 만하며, 반복가능한 방법을 제공한다는 것이다.
이하, 첨부 도면을 참조하여 본 발명의 목적 및 장점에 대해서 상세하게 기술하겠다.
제1도 및 제2도는 표준 MOSFET 구조물보다 고온 전자 효과의 감수성이 감소된 종래 기술의 MOSFET 구조물을 도시한 것이다. 제 3도는 제1도 및 제2도의 종래 기술의 구조물보다 고온 전자 효과의 감수성이 낮고 누설 전류가 적은 본 발명에 따라 쉬프트되고, 매입되고, 저농도 도프된 드레인(SBLDD) MOSFET 구조물(10)을 도시한 것이다.
제3도에는, 드레인 영역(12) 근처의 SBLDD 구조물(10)의 일부가 도시되어 있다. 소오스 영역 근처의 SBLDD 구조물은 도시되지 않았지마, 거의 제2도에 도시한 것의 거울상(mirror image)이다. 그러므로, 드레인 영역(12)에 근접한 다수의 영역들의 설명은 구조물의 소오스 영역에 근접한 다수의 영역의 설명으로서 충분하다.
드레인 영역(12)는 p-형 기판(14) 내에 형성된 n+영역이다. 또한, 기판(14)내에는 팁 영역(16), 주입된 매입 영역(18), 및 블로킹 영역(20)도 형성되어 있다. 기판(14)상에는 박막 산화층(22), 폴리실리콘 게이트(24), 및 산화물 스페이서(26)이 형성되어 있다.
상술한 바와 같이, 드레인 영역(12)는 약 1020불순물 원자/㎤를 갖고 있는 고농도 도프된 n+영역이다. 팁 영역(16)은 n--영역이고, 약 1018불순물 원자/㎤를 갖고 있다. 주입된 매입 영역(18)은 팁 영역(16)의 불순물 원자/㎤수의 약 5배를 갖고 있는 n-영역이다. 그러므로, 주입된 매입 영역의 도우핑 레벨은 팁 영역(16)과 드레인 영역(12)의 도우핑 레벨 사이에 있다. 비소(As)가 적당한 n-형 도펀트(dopant)이다.
블로킹 영역(20)은 양호하게 진성, 즉 비도프된 실리콘 기판과 동일한 도전성이지만, 약간 n-형 또는 약간 p-형으로 될 수 있다. 어느 경우에나, 블로킹 영역(20)의 저항성은 드레인 영역(12), 팁 영역(16), 및 주입된 매입 영역(18)의 저항성보다 높다. 블로킹 영역(20)은 스페이서(26a)의 형성 후에 BF2와 같은 p-형 불순물을 주입시킴으로써 발생될 수 있다.
화살표(28)로 표시한 바와 같이, 채널 전류는 팁 영역(16) 내에 배치된 최대 전계 영역(30)을 향해 박막 산화물층(22)로부터 하향 편향된다. 채널 전류가 박막산화물층으로부터 멀리 편향되기 때문에, 고온 전자가 산화물층에서 트랩되는 기회는 크게 감소된다. 더욱이, 채널 전류 경로가 매입 영역(18)에 인입되기 전에 팁 영역(16)을 통해 향하기 때문에, 전계가 감소되어, 고온 전자 형성 기회가 크게 감소된다. 그러므로, 본 발명의 구조물은 2가지 방법, 즉 첫째로 적은 고온 전자를 발생시키고, 둘째로 박막 산화물층으로부터 멀리 전자를 편향시킴으로써, 고온 전자 효과를 감소시킨다.
매입된 영역(18)은 팁 영역(16)의 돌출 단부에 관련하여 드레인 영역(12)를 향해 측방향으로 쉬프트된다. 이 측방향 쉬프트는 채널 전류 경로가 보다 고농도 도프된 매입 영역(18)에 인입하기 전에 팁 영역(16)를 통과하게 하므로 중요하다. 또한, 드레인 영역(12)을 향해 측방향으로 매입 영역(18)을 쉬프트시킴으로써, 매입 영역(18)과 장치의 소오스 영역 근처의 대응 매입 영역 사이의 펀치-스루 기회가 크게 감소된다.
또한, 블로킹 영역(20)은 채널 전류가 비교적 고 저항인 것으로 인해 박막 산화물층(22)로부터 멀리 편향되게 한다. 블로킹 영역(20)의 크기는 주입량 및 주입에너지를 제어함으로써 결정될 수 있지만, 매입 영역(18)에 전류 경로를 핀치오프(pinch off)하는 점으로 블로킹 영역(20)을 증가시키지 않도록 주의해야 한다.
블로킹 영역(20)은 드레인 영역 근처의 채널 전류 통로를 한정할 때 유용하지만, 본 발명의 소정의 실시예는 블로킹 영역을 포함하지 않는다. 이 실시예들의 경우에는, 팁 영역(16) 및 측방향으로 쉬프트된 매입 영역(18)이 고온 전자 효과를 감소시키도록 되어 있다.
또한, 본 발명의 방법을 제3도를 참조하여 기술하겠다. 첫째, 적당히 도프되고 준비된 기판이 준비되며, 박막 산화물층(22) 및 폴리실리콘 게이트(24)가 기판의 채널 영역 상에 형성된다. 이때, 팁 영역은 기판(14)의 상부 표면을 향해 인이온의 비임을 투사시킴으로써 이온 주입에 의해 형성된다. 팁(16)은 상술한 측면 스캐터링 효과로 인해 박막 산화물층(22) 및 폴리실리콘 게이트(24)의 아래로 확장된다. 다음에, 돌출부(32)를 갖고 있는 측면 스페이서(26a)가 저압 화학 증착(LPCVD) 및 비등방성 에칭에 의해 형성된다. 후속적으로, 고 에너지 비소 이온 주입이 매입 영역(18)을 형성하기 위해 사용되는데, 이 영역은 측면 스캐터링 효과로 인해 채널 영역 내로 돌출된다. 또한, 본 발명의 소정의 실시예에서, 블로킹 영역(20)은 저 조사량(low dose, 1013/㎤) 및 저 에너지 BF2 주입으로 형성될 수 있다. 최종적으로, 제2 또는 확장 스페이서(26b)가 LPCVD 및 비등방성 에칭에 의해 형성되고, 드레인 영역(12) 및 소오스 영역이 주입된다.
팁 영역(16)을 형성하는 주입물의 최초 경계선은 파선(34)로 도시되고, 블로킹 영역(20)을 형성하는 주입의 최초 경계선은 파선(36)으로 도시되어 있다. 매입영역(18)을 발생시키는 고 에너지 주입에 의해 야기된 최초 경계선을 파선(38 및 40)으로 도시되어 있다.
상술한 설명으로부터, 매입 영역(18)내에 측방향 쉬프트를 발생시키기 위한 해결 방법은 산화물 스페이서(26a)가 형성된 후, 산화물 스페이서(26b)가 형성되기 전에, 매입 영역을 주입시키는 것이라는 것을 알 수 있다. 이 방법에서, 매입 영역(18)은 팁 영역(16)에 대하여 쉬프트되고, 드레인 영역(12)는 매입 영역(18)에 대하여 쉬프트된다. 이 방법은 확장함으로써, 상대적으로 쉬프트된 영역이 다수 형성될 수 있다.
다수의 간행물에 집적 회로 구성 부품의 제조 과정에 사용된 공통 기술이 상세하게 기술되어 있다. 예를 들어, 프레스톤 퍼블리싱 코포레이션, 인크(Preston Publishing Co., Inc)사가 간행한 반도체 및 집적 회로 제조 기술(Semiconductor and Integrated Circuit Fabrication Techniques)를 참조할 수 있다. 일반적으로, 이 기술들은 본 발명의 구조물의 제조시에 사용될 수 있다. 더욱이, 각각의 제조단계는 상업적으로 유용한 집적 회로 제조 기계를 사용하여 실행될 수 있다. 본 발명의 이해에 특히 필요한 바와 같이, 양호한 실시예의 개략적인 기술 데이터는 현재 기술에 기초를 두고 설정된다. 이 기술의 장래 개발은 본 분야에 숙련된 기술자들이 알고 있는 바와 같이 적당히 조절될 수 있다.
본 발명을 다수의 양호한 실시예에 관련하여 기술하였으나, 본 발명의 여러 가지 변형 및 변경은 상술한 설명을 읽고 도면을 연구함으로써 본 분야에 숙련된 기술자들이 명백히 알 수 있다. 그러므로, 본 발명의 범위는 첨부된 특허 청구 범위에 의해 결정된다.

Claims (23)

  1. 소오스 영역, 드레인 영역, 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 채널 영역, 및 상기 채널 영역 상에 배치된 게이트 수단, 상기 채널 영역과 상기 드레인 영역 사이에 배치되고 상기 드레인 영역보다 낮은 도전성을 갖고 있는 팁 영역 및 상기 팁 영역 아래에 배치되고 상기 팁 영역에 관련하여 상기 드레인 영역을 향해 측방향으로 쉬프트되며, 상기 팁 영역보다는 높지만 상기 드레인 영역보다 낮은 도전성을 갖고 있는 매입 영역을 포함하는 것을 특징으로 하는 MOSFET 구조물.
  2. 제1항에 있어서, 상기 팁 영역과 상기 드레인 영역 사이 및 상기 매입 영역상에 배치되고, 상기 팁 영역보다 낮은 도전성을 갖고 있는 블로킹 영역을 포함하는 것을 특징으로 하는 MOSFET 구조물.
  3. 제2항에 있어서, 상기 소오스 영역, 상기 드레인 영역, 상기 팁 영역, 및 상기 매입 영역이 모두 n-형 영역인 것을 특징으로 하는 MOSFET 구조물.
  4. 제3항에 있어서, 상기 블로킹 영역이 n-형 영역인 것을 특징으로 하는 MOSFET 구조물.
  5. 제3항에 있어서, 상기 블로킹 영역이 진성 영역인 것을 특징으로 하는 MOSFET 구조물.
  6. 제3항에 있어서, 상기 블로킹 영역이 p-형 영역인 것을 특징으로 하는 MOSFET 구조물.
  7. 반도체 기판에 따라 MOSFET 장치를 제조하는 방법에 있어서, 상기 기판 영역 상에 게이트 구조물을 형성하는 단계, 상기 게이트 구조물과 정렬 상태로 상기 기판 내에 팁 영역을 형성하는 단계, 상기 게이트 구조물에 대해 제1폭을 갖고 있는 제1스페이서 수단을 형성하는 단계, 매입 영역을 주입하는 단계, 상기 게이트 구조물에 대해 상기 제1폭보다 큰 제2폭을 갖고 있는 제2스페이서 수단을 형성하는 단계 및 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  8. 제7항에 있어서, 상기 소오스 영역 및 드레인 영역이 고농도 도프된 n-형 영역인 것을 특징으로 하는 MOSFET 장치의 제조방법.
  9. 제8항에 있어서, 상기 팁 영역이 저농도 도프된 n-형 영역인 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  10. 제9항에 있어서, 상기 매입 영역이 상기 팁 영역 및 상기 드레인 영역의 레벨의 중간인 도우핑 레벨을 갖고 있는 n-형 영역인 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제1스페이서 수단을 형성한 후, 상기 제2스페이서 수단을 형성하기 전에 상기 팁 영역과 상기 드레인 영역 사이에 블로킹 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  12. 제11항에 있어서, 상기 블로킹 영역이 상기 팁 영역보다 저농도 도프된 n-형 영역인 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  13. 제11항에 있어서, 상기 블로킹 영역이 진성 영역인 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  14. 제11항에 있어서, 상기 블로킹 영역이 저농도 도프된 p-형 영역인 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  15. 제7항에 있어서, 상기 제1스페이서 수단을 형성한 후, 상기 제2스페이서 수단을 형성하기 전에 상기 팁 영역과 상기 드레인 영역 사이에 블로킹 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  16. 제7항에 있어서, 상기 제1스페이서 수단을 제조하는 단계가 상기 게이트 구조물의 대향측을 따라 제1산화물 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제2스페이서 수단을 제조하는 단계가 상기 제1산화물 스페이서 상에 제2산화물 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  18. p-형 반도체 기판에 따라 MOSFET 장치를 제조하는 방법에 있어서, 상기 기판 내의 n-형 채널 영역 상에 배치된 박막 산화물층과, 이 박막 산화물층 상에 배치된 도전성 게이트를 포함하는 게이트 구조물을 형성하는 단계, 상기 채널 영역의 대향측 상의 상기 기판 내에 자기-정합되고, 저농도 도프된, n-형 팁 영역을 형성하는 단계, 상기 게이트 구조물의 대향측을 따라 산화물 스페이서를 형성하는 단계, 상기 팁 영역 아래의 상기 기판 내에 자기-정합되고, 중간 레벨로 도프된, n-형 매입 영역을 주입하는 단계, 상기 산화물 스페이서를 확장하는 단계 및 상기 팁 영역 및 상기 매입 영역이 상기 소오스 영역과 상기 드레인 영역 사이에 배치되도록 상기 기판 내에 자기 정합되고, 고농도 도프된, n-형 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  19. 제18항에 있어서, 상기 산화물 스페이서를 형성한 후, 이 산화물 스페이서를 확장하기 전에 상기 팁 영역과 상기 소오스 영역과 상기 드레인 영역들 사이에 블로킹 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  20. 제19항에 있어서, 상기 팁 영역, 상기 매입 영역, 상기 소오스 영역 및 상기 드레인 영역이 n-형 물질을 형성하는 주입 이온에 의해 형성되고, 상기 블로킹 영역이 p-형 물질을 형성하는 이온 주입에 의해 형성되는 것을 특징으로 하는 MOSFET 장치의 제조 방법.
  21. MOSFET의 3개의 주입 영역들 사이에 상대적인 쉬프트를 제공하는 방법에 있어서, 반도체 기판 상에 게이트 구조물을 형성하는 단계, 제1영역을 주입하는 단계, 상기 게이트 구조물에 인접한 제1폭을 갖고 있는 최초 스페이서 수단을 발생시키는 단계, 제2영역을 주입하는 단계, 상기 제1폭보다 큰 제2폭을 갖고 있는 상기 게이트 구조물에 인접한 증가된 스페이서 수단을 발생시키는 단계 및 제3영역을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 증가된 스페이서 수단을 발생시키는 상기 단계가 상기 최초 스페이서 수단을 확장하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제21항에 있어서, 증가된 스페이서 수단을 발생시키는 상기 단계가, 상기 최초 스페이서 수단을 제거하는 단계 및 상기 증가된 스페이서 수단을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3581797D1 (de) * 1984-12-27 1991-03-28 Toshiba Kawasaki Kk Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung.
JPS62229976A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 半導体装置およびその製造方法
US4908327A (en) * 1988-05-02 1990-03-13 Texas Instruments, Incorporated Counter-doped transistor
US4906588A (en) * 1988-06-23 1990-03-06 Dallas Semiconductor Corporation Enclosed buried channel transistor
US4943537A (en) * 1988-06-23 1990-07-24 Dallas Semiconductor Corporation CMOS integrated circuit with reduced susceptibility to PMOS punchthrough
US5122474A (en) * 1988-06-23 1992-06-16 Dallas Semiconductor Corporation Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough
JP2551127B2 (ja) * 1989-01-07 1996-11-06 三菱電機株式会社 Ｍｉｓ型半導体装置およびその製造方法
JP2760068B2 (ja) * 1989-07-18 1998-05-28 ソニー株式会社 Ｍｉｓ型半導体装置の製造方法
JPH04206933A (ja) * 1990-11-30 1992-07-28 Nec Corp 半導体装置
US5171700A (en) * 1991-04-01 1992-12-15 Sgs-Thomson Microelectronics, Inc. Field effect transistor structure and method
US5362982A (en) * 1992-04-03 1994-11-08 Matsushita Electric Industrial Co., Ltd. Insulated gate FET with a particular LDD structure
US5432103A (en) * 1992-06-22 1995-07-11 National Semiconductor Corporation Method of making semiconductor ROM cell programmed using source mask
US5352914A (en) * 1992-08-03 1994-10-04 Hughes Aircraft Company Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor
KR960009994B1 (ko) * 1992-10-07 1996-07-25 삼성전자 주식회사 반도체 메모리 장치 및 그 제조방법
US5308780A (en) * 1993-07-22 1994-05-03 United Microelectronics Corporation Surface counter-doped N-LDD for high hot carrier reliability
US5463237A (en) * 1993-11-04 1995-10-31 Victor Company Of Japan, Ltd. MOSFET device having depletion layer
KR100189964B1 (ko) * 1994-05-16 1999-06-01 윤종용 고전압 트랜지스터 및 그 제조방법
DE19617166C1 (de) * 1996-04-29 1997-07-24 Siemens Ag Ldd-mosfet
KR100236098B1 (ko) * 1997-09-06 1999-12-15 김영환 반도체소자 및 그 제조방법
US6211023B1 (en) * 1998-11-12 2001-04-03 United Microelectronics Corp. Method for fabricating a metal-oxide semiconductor transistor
US7653272B2 (en) 2002-09-19 2010-01-26 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Highly parallel optical communication system with intracard and intercard communications
US6989567B2 (en) * 2003-10-03 2006-01-24 Infineon Technologies North America Corp. LDMOS transistor
US9117841B2 (en) * 2013-10-07 2015-08-25 Freescale Semiconductor, Inc. Mergeable semiconductor device with improved reliability
US9614041B1 (en) * 2015-09-11 2017-04-04 Nxp Usa, Inc. Multi-gate semiconductor devices with improved hot-carrier injection immunity

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4613882A (en) * 1985-04-12 1986-09-23 General Electric Company Hybrid extended drain concept for reduced hot electron effect
US4680603A (en) * 1985-04-12 1987-07-14 General Electric Company Graded extended drain concept for reduced hot electron effect
JPS6366967A (ja) * 1986-09-08 1988-03-25 Hitachi Ltd 半導体装置およびその製造方法
JPS6395670A (ja) * 1986-10-13 1988-04-26 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置

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